KR101267064B1 - 박막 트랜지스터 어레이 기판의 제조 방법 - Google Patents

박막 트랜지스터 어레이 기판의 제조 방법 Download PDF

Info

Publication number
KR101267064B1
KR101267064B1 KR1020050125531A KR20050125531A KR101267064B1 KR 101267064 B1 KR101267064 B1 KR 101267064B1 KR 1020050125531 A KR1020050125531 A KR 1020050125531A KR 20050125531 A KR20050125531 A KR 20050125531A KR 101267064 B1 KR101267064 B1 KR 101267064B1
Authority
KR
South Korea
Prior art keywords
electrode
source
pattern
gate
drain
Prior art date
Application number
KR1020050125531A
Other languages
English (en)
Other versions
KR20070064917A (ko
Inventor
김경일
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020050125531A priority Critical patent/KR101267064B1/ko
Publication of KR20070064917A publication Critical patent/KR20070064917A/ko
Application granted granted Critical
Publication of KR101267064B1 publication Critical patent/KR101267064B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13458—Terminal pads
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/123—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs

Abstract

본 발명은 개구율 및 표시품질을 향상시킬 수 있는 박막 트랜지스터 어레이 기판의 제조방법에 관한 것이다.
본 발명에 다른 박막 트랜지스터 어레이 기판은 기판 상에 형성되는 게이트 라인, 게이트 라인과 접촉되는 게이트 전극을 포함하는 게이트 패턴과; 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차되는 데이터 라인, 상기 데이터 라인과 접속된 소스전극, 상기 소스전극과 마주보는 드레인 전극을 포함하는 소스/드레인 패턴과; 상기 소스/드레인 패턴의 하부에 위치하며 상기 소스/드레인 패턴의 선폭가 같거나 작은 선폭을 가지는 반도체 패턴과; 상기 드레인 전극에 부분적으로 걸치도록 형성된 화소전극과; 상기 화소전극을 제외한 영역에 형성된 보호막을 구비한다.

Description

박막 트랜지스터 어레이 기판의 제조 방법{MANUFACTURING METHOD OF THIN FILM TRANSISTOR ARRAY SUBSTRATE}
도 1은 종래의 박막 트랜지스터 어레이 기판의 일부분을 도시한 평면도.
도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도.
도 3a 내지 도 3d는 도 2에 도시된 박막 트랜지스터 어레이 기판의 제2 마스크 공정을 순차적으로 나타내는 공정도.
도 4는 종래의 데이터 라인과 반도체 패턴을 구체적으로 나타내는 단면도.
도 5는 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도.
도 6은 도 5에 도시된 박막 트랜지스터 어레이 기판을 도시한 Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도.
도 7a 및 도 7d는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조방법을 순차적으로 나타내는 공정도.
도 8a 내지 도 8d는 본 발명의 제4 마스크 공정을 구체적으로 나타내는 공정도.
도 9는 본 발명의 또 다른 실시예를 따른 박막 트랜지스터 어레이 기판을 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
2, 102 : 게이트 라인 4, 104 : 데이터 라인
6, 106 : 박막 트랜지스터 8, 108 : 게이트 전극
10, 110 : 소스 전극 12, 112 : 드레인 전극
14, 114 : 활성층 16 : 접촉홀
18, 118 : 화소전극 20, 120 : 스토리지 캐패시터
42, 142 : 하부기판 44,144 : 게이트 절연막
47, 147 : 오믹접촉층 14,114 : 활성층
48,148 : 반도체 패턴 50,150 : 보호막
55,155 : 포토레지스트 패턴
본 발명은 액정표시장치에 관한 것으로, 특히 개구율 및 표시품질을 향상시킬 수 있는 박막 트랜지스터 어레이 기판의 제조방법에 관한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화 상을 표시하게 된다. 이를 위하여 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과, 액정패널을 구동하기 위한 구동회로를 구비한다.
액정패널은 서로 대향하는 박막 트랜지스터 어레이 기판 및 컬러필터 어레이 기판과, 두 기판 사이에 일정한 셀갭 유지를 위해 위치하는 스페이서와, 그 셀갭에 채워진 액정을 구비한다.
박막 트랜지스터 어레이 기판은 게이트 라인들 및 데이터 라인들과, 그 게이트 라인들과 데이터 라인들의 교차부마다 스위치소자로 형성된 박막 트랜지스터와, 액정셀 단위로 형성되어 박막 트랜지스터에 접속된 화소 전극 등과, 그들 위에 도포된 배향막으로 구성된다. 게이트 라인들과 데이터 라인들은 각각의 패드부를 통해 구동회로들로부터 신호를 공급받는다. 박막 트랜지스터는 게이트 라인에 공급되는 스캔신호에 응답하여 데이터 라인에 공급되는 화소전압신호를 화소 전극에 공급한다.
컬러필터 어레이 기판은 액정셀 단위로 형성된 컬러필터들과, 컬러필터들간의 구분 및 외부광 반사를 위한 블랙 매트릭스와, 액정셀들에 공통적으로 기준전압을 공급하는 공통 전극 등과, 그들 위에 도포되는 배향막으로 구성된다.
액정표시패널은 박막 트랜지스터 어레이 기판과 컬러필터 어레이 기판을 별도로 제작하여 합착한 다음 액정을 주입하고 봉입함으로써 완성하게 된다.
도 1은 종래의 박막 트랜지스터 어레이 기판을 나타내는 평면도이고, 도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다.
도 1 및 도 2에 도시된 박막 트랜지스터 어레이 기판은 하부기판(42) 위에 게이트 절연막(44)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(6)와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(18)을 구비한다. 그리고, 박막 트랜지스터 어레이 기판은 화소전극(18)과 전단 게이트 라인(2)의 중첩부에 형성된 스토리지 캐패시터(20)를 구비한다.
박막 트랜지스터(6)는 게이트 라인(2)에 접속된 게이트 전극(8)과, 데이터 라인(4)에 접속된 소스 전극(10)과, 화소 전극(16)에 접속된 드레인 전극(12)과, 게이트 전극(8)과 중첩되고 소스 전극(10)과 드레인 전극(12) 사이에 채널을 형성하는 활성층(14)을 구비한다. 활성층(14)은 데이터 라인(4), 소스 전극(10) 및 드레인 전극(12)과 중첩되게 형성되고 소스 전극(10)과 드레인 전극(12) 사이의 채널부를 더 포함한다. 활성층(14) 위에는 데이터 라인(4), 소스 전극(10) 및 드레인 전극(12)과 오믹접촉을 위한 오믹접촉층(47)이 더 형성된다. 여기서, 활성층(14) 및 오믹접촉층(47)을 반도체 패턴(48)이라 명명한다.
이러한 박막 트랜지스터(6)는 게이트 라인(2)에 공급되는 게이트 신호에 응답하여 데이터 라인(4)에 공급되는 화소전압 신호가 화소 전극(18)에 충전되어 유지되게 한다.
화소 전극(18)은 보호막(50)을 관통하는 컨택홀(16)을 통해 박막 트랜지스터(6)의 드레인 전극(12)과 접속된다. 화소 전극(18)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위 차에 의해 박막 트랜지스터 기판과 상부 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(18)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.
게이트 라인(2)은 게이트 구동부(미도시)와 전기적으로 연결되어 게이트 구동부(미도시)로부터 게이트 전압을 공급받고, 데이터 라인(4)은 데이터 구동부(미도시)와 전기적으로 연결되어 게이트 구동부로부터 데이터 전압(또는 화소전압)을 공급받는다.
이러한 구성을 가지는 박막 트랜지스터 기판의 제조방법은 4마스크 공정에 의해 형성된다. 이를 개략적으로 설명하면 다음과 같다.
먼저, 제1 마스크 공정에서는 게이트 라인(2) 및 게이트 전극(8)을 포함하는 게이트 패턴이 형성된다. 제2 마스크 공정에서는 반도체 패턴(48), 소스 전극(10), 드레인 전극(12) 및 데이터 라인(4)을 포함하는 소스/드레인 패턴 및 박막 트랜지스터(6)가 형성된다. 제3 마스크 공정에서는 박막 트랜지스터(6)의 드레인 전극(12)을 노출시키는 접촉홀(16)을 가지는 보호막(50)이 형성된다. 제4 마스크 공정은 접촉홀(16)을 통해 드레인 전극(12)과 접촉되는 화소전극(18)이 형성된다.
이러한, 종래의 박막 트랜지스터 어레이 기판은 제2 마스크 공정 중 애싱공정에서 소스/드레인 패턴의 끝단이 부분적으로 식각됨으로써 소스/드레인 패턴 보다 반도체 패턴(48)의 선폭이 더 넓게 형성된다.
이를 제2 마스크 공정을 순차적으로 나타내는 도 3a 내지 도 3d 참조하여 구체적으로 설명하면 다음과 같다.
먼저, 게이트 전극(8) 및 게이트 라인(미도시) 등의 게이트 패턴이 형성된 하부 기판 상에 PECVD, 스퍼터링 등의 증착방법을 통해 게이트 절연막(44), 비정질 실리콘층(14a), n+ 비정질 실리콘층(47a), 그리고 소스/드레인 금속층(10a)이 순차적으로 형성된다. 이후, 도 3a에 도시된 바와 같이, 소스/드레인 금속층(10a) 위에 제2 마스크를 이용한 포토리쏘그래피 공정으로 단차를 가지는 포토레지스트 패턴(55a)을 형성하게 된다. 이 경우 제2 마스크로는 박막 트랜지스터(6)의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부의 포토레지스트 패턴(55a)이 다른 소스/드레인 패턴부 보다 낮은 높이를 갖게 한다.
이어서, 포토레지스트 패턴(55a)을 이용한 습식 식각공정으로 소스/드레인 금속층(10a)이 패터닝됨으로써 도 3b에 도시된 바와 같이 데이터 라인(4), 소스 전극(10), 그 소스 전극(10)과 일체화된 드레인 전극(12)을 포함하는 소스/드레인 패턴들이 형성된다.
그 다음, 동일한 포토레지스트 패턴(55a)을 이용한 건식 식각공정으로 비정질 실리콘층(14a) 및 n+ 비정질 실리콘층(47a)이 동시에 패터닝됨으로써 오믹접촉층(47)과 활성층(14)으로 이루어지는 반도체 패턴(47)이 형성된다.
그리고, 애싱(Ashing) 공정이 실시됨으로서 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴(55a)이 부분적으로 제거되어 도 3c에 도시된 바와 같이 채널부와 대응되는 소스/드레인 금속을 노출시키는 포토레지스트 패턴(55b)이 잔류하게 된다.
여기서, 이용되는 애싱 가스는 O2 및 SF6 비율이 20 : 1 정도로 혼합된 애싱 가스를 이용한다. 그러나, 이러한 애싱 가스를 이용하여 포토레지스트 패턴(55a)을 애싱하는 경우 포토레지스트 패턴(55a)의 두께 뿐만 아니라 포토레지스트 패턴(55a)의 끝단이 일부 제거되게 된다. 이에 따라, 애싱공정이 종료된 후의 포토레지스트 패턴(55b)은 소스/드레인 금속층의 끝단(A)을 노출시킨다. 이후, 건식 식각공정으로 잔존하는 포토레지스트 패턴(55b)에 의해 노출되는 채널부의 소스/드레인 패턴 및 오믹접촉층(47)이 식각됨으로써 활성층(14)이 노출되어 소스 전극(10)과 드레인 전극(12)이 분리된다. 여기서, 채널부가 형성됨과 동시에 소스/드레인 금속층의 끝단(A) 또한 식각되게 됨으로써 도 1 및 2에 도시된 바와 같이 반도체 패턴(148)의 선폭이 데이터 라인(104) 등을 포함하는 소스/드레인 패턴의 선폭보다 넓게 형성된다.
이후, 스트립 공정으로 소스/드레인 패턴부 위에 남아 있는 포토레지스트 패턴(55b)이 제거됨으로서 데이터 라인(4), 소스전극(10), 드레인 전극(12)을 포함하는 소스/드레인 패턴과 소스/드레인 패턴의 하부에 위치하며 소스/드레인 패턴의 선폭보다 넓은 선폭을 가지는 반도체 패턴(48)이 형성된다.
여기서, 소스/드레인 패턴 하부에 위치하는 반도체 패턴(48)의 선폭이 소스/드레인 패턴의 선폭보다 넓게 형성됨에 따라 특히, 데이터 라인(4) 하부에 위치하는 반도체 패턴(48)이 데이터 라인(104)보다 넓은 선폭을 가지게 됨에 따라 도 4에 도시된 바와 같이 반도체 패턴(48)은 데이터 라인(4)과 접촉되는 오믹접촉영역(P1) 과 데이터 라인(4)과 비접촉되는 비오믹접촉영역(P2)으로 구분된다. 여기서, 반도체 패턴(48)에서의 오믹접촉영역(P1)은 소스/드레인 금속과 접촉되게 되고 비오믹접촉영역(P2)은 소스/드레인 금속과 접촉되지 않게 됨으로써 반도체 패턴(48)에서의 오믹접촉영역(P1)과 비오믹접촉영역(P2) 간의 전류의 활성상태가 서로 다르게 된다. 즉, 반도체 패턴(48)에서 소스/드레인 금속과 비접촉되는 비오믹접촉영역(P2)은 백라이트 광에 노출되는 경우 소스/드레인 금속과 직접접촉하지 않게 됨으로써 비정상적인 누설전류들이 생성되게 된다. 이와 같이 비정상적인 누설전류는 사용자에 의해 제어될 수 없는 전류이며 매우 불안정한 상태로써 인접하게 위치하는 화소전극(18)에 충전되는 화소전압을 왜곡시켜 표시품질을 저하시킨다.
또한, 상술한 소스/드레인 금속층의 끝단(A)이 제거됨에 따라 데이터 라인(4) 등의 선폭이 설계자의 설계된 선폭보다 작게 형성됨으로써 데이터 전압이 정상적으로 공급되지 않는 문제가 발생된다. 이를 방지하기 위해 설계자는 애싱공정에서 데이터 라인(4)의 선폭이 축소되는 것을 감안하여 처음 설계를 약 2% 정도 크게 설계하게 된다. 그러나, 이와 같은 경우 데이터 라인(4)의 선폭을 넓히는 경우 4 마스크 구조에서는 필연적으로 데이터 라인(4)의 하부에 반도체 패턴(48)이 동시에 형성됨으로써 데이터 라인(4) 하부에 위치하는 반도체 패턴(48) 또한 넓게 형성되게 된다. 그 결과, 전체 개구율이 저하되는 문제가 발생된다.
따라서, 본 발명의 목적은 개구율 및 표시품질을 향상시킬 수 있는 박막 트랜지스터 어레이 기판의 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조방법은 제1 마스크 공정에 의해 기판상에 박막 트랜지스터의 게이트 전극, 상기 게이트 전극과 접속되는 게이트 라인을 포함하는 게이트 패턴을 형성하는 단계와; 상기 게이트 패턴 상에 게이트 절연막을 형성하는 단계와; 제2 마스크 공정을 이용하여 상기 게이트 절연막을 사이에 두고 상기 게이트 전극과 부분적으로 중첩되는 반도체 패턴을 형성하는 단계와; 제3 마스크 공정에 의해 상기 게이트 라인과 교차되는 데이터 라인, 상기 데이터 라인과 접속된 소스전극, 상기 소스전극과 마주보는 드레인 전극을 포함하는 소스/드레인 패턴을 형성하는 단계와; 제4 마스크 공정을 이용하여 상기 소스/드레인 패턴이 형성된 기판상에 투명전극물질을 형성하고 상기 투명전극물질 상에 화소전극이 형성될 영역에 포토레지스트 패턴을 형성하며 상기 포토레지스트 패턴과 비중첩되는 투명전극물질을 제거함으로써 상기 화소전극을 형성한 후, 상기 포토레지스트 패턴이 형성된 하부 기판 전면에 절연물질을 형성하고, 상기 포토레지스트 패턴과 상기 포토레지스트 패턴과 중첩되는 절연물질을 동시에 제거하여 상기 화소전극과 비중첩되는 보호막을 형성하는 단계를 포함하고, 상기 반도체 패턴은 상기 소스/드레인 패턴의 선폭보다 작거나 같은 선폭으로 형성되는 것을 특징으로 한다.
삭제
삭제
삭제
상기 소스/드레인 패턴은 상기 반도체 패턴을 덮도록 형성된다.
삭제
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 5 내지 도 9를 참조하여 상세하게 설명하기로 한다.
도 5는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판을 도시한 평 면도이고, 도 6은 도 5에 도시된 박막 트랜지스터 어레이 기판을 Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도이다.
도 5 및 도 6에 도시된 박막 트랜지스터 어레이 기판은 하부기판(142) 위에 게이트 절연막(144)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(106)와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(118)과, 화소전극(118)과 전단 게이트 라인(102)의 중첩부에 형성된 스토리지 캐패시터(120), 화소전극(118)을 제외한 영역에 형성된 보호막(150)을 구비한다.
화소 전극(118)은 별도의 컨택홀 없이 박막 트랜지스터(106)의 드레인 전극(112)에 걸쳐지도록 형성된다. 이에 따라, 종래와 비교하여 드레인 전극(112)과 화소전극(118) 간의 접촉면적이 넓어지게 된다.
보호막(150)은 화소전극(118)과 비중첩되며 화소전극(118)을 제외한 전영역 상에 형성되어 박막 트랜지스터(106), 데이터 라인(104) 등을 보호하는 역할을 한다.
게이트 라인(102)은 게이트 구동부(미도시)와 전기적으로 연결되어 게이트 구동부(미도시)로부터 게이트 전압을 공급받고, 데이터 라인(104)은 데이터 구동부(미도시)와 전기적으로 연결되어 게이트 구동부로부터 데이터 전압(또는 화소전압)을 공급받는다.
스토리지 캐패시터(120)는 전단 게이트 라인(102)과 게이트 절연막(144)을 사이에 두고 중첩되는 화소전극(118)에 의해 마련된다. 여기서, 화소전극(118)과 보호막(150)은 비중첩됨으로써 스토리지 캐패시터(120) 내부에는 보호막(150)이 위치하지 않는다.
박막 트랜지스터(106)는 게이트 라인(102)에 접속된 게이트 전극(108)과, 데이터 라인(104)에 접속된 소스 전극(110)과, 화소 전극(118)에 접속된 드레인 전극(112)과, 게이트 전극(108)과 중첩되고 소스 전극(110)과 드레인 전극(112) 사이에 채널을 형성하는 활성층(114)을 구비한다. 활성층(114)은 데이터 라인(104), 소스 전극(110) 및 드레인 전극(112)과 중첩되게 형성되고 소스 전극(110)과 드레인 전극(112) 사이의 채널부를 더 포함한다. 활성층(114) 위에는 데이터 라인(104), 소스 전극(110) 및 드레인 전극(112)과 오믹접촉을 위한 오믹접촉층(147)이 더 형성된다.
여기서, 활성층(114) 및 오믹접촉층(147)으로 이루어지는 반도체 패턴(148)은 데이터 라인(104), 소스전극(110), 드레인 전극(112)을 포함하는 소스/드레인 패턴의 선폭과 동일한 선폭을 가지게 된다. 이에 따라, 종래의 도 4에서와 같이 반도체 패턴(48)에서 소스/드레인 패턴과 직접적으로 접촉되지 않는 비오믹접촉영역(P2)이 나타나지 않게 된다. 그 결과, 종래 비정상적인 누설전류가 발생되지 않게 되고 화소전극(118)에의 화소전압 또한 왜곡되지 않게 되어 표시품질이 저하를 방지할 수 있게 된다.
다시 말해서, 본 발명에서는 반도체 패턴(148)의 선폭이 데이터 라인(104) 등의 소스/드레인 패턴과 동일 선폭으로 형성됨으로써 반도체 패턴(148)의 전면이 소스/드레인 패턴과 오믹접촉을 하게 된다. 이에 따라, 백라이트 광에 의해 반도체 패턴(148) 내에서 발생되는 누설전류가 소스/드레인 패턴에 의해 안정화될 수 있게 된다. 그 결과, 데이터 라인(104)에 인접하는 화소전극(118)에 충전되는 화소전압이 왜곡되지 않게 됨과 아울러 데이터 라인에 정상적인 전류가 흐를 수 있게 된다. 이에 따라, 화소전극(118)에 정상적으로 화소전압이 충전되어 종래의 화소왜곡 등이 나타나지 않게 되는 등 표시품질 저하가 방지된다.
또한, 본 발명에서의 반도체 패턴(148) 및 소스/드레인 패턴은 별도의 마스크를 이용한 포토리쏘그래피 공정을 통해 형성됨으로서 종래의 애싱공정이 필요 없게 된다. 따라서, 종래 애싱공정시 소스/드레인 패턴의 끝단이 부분적으로 노출되는 일이 일어나지 않게 된다. 그 결과, 채널영역의 오믹접촉층(148)을 제거하여 활성층(114)을 노출시키는 공정이 실시되더라도 소스/드레인 패턴의 끝단이 줄어드는 일은 발생되지 않게 된다. 이에 따라, 데이터 라인(104)의 선폭 감소를 감안하여 데이터 라인(104)의 선폭을 넓게 형성할 필요가 없게 됨으로써 개구율의 저하를 방지할 수 있게 된다.
또한, 본 발명에서의 화소전극(118)은 보호막(150)과 비중첩되게 형성되어 종래와 같은 별도의 컨택홀 없이 직접 드레인 전극(112)에 걸치도록 형성된다. 그 결과, 화소전극(118)과 드레인 전극(112) 간의 접촉 신뢰성이 향상된다.
이와 같은 구조를 가지는 박막 트랜지스터 어레이 기판은 리프트 오프(lift off) 공정을 채용함으로써 4회의 마스크를 이용한 패터닝 공정으로 형성될 수 있게 된다.
이하, 도 7a 내지 도 8d를 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조방법을 구체적으로 설명하면 다음과 같다.
먼저, 하부기판(142) 상에 스퍼터링 방법 등의 증착방법을 통해 게이트 금속층이 형성된다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 게이트 금속층이 패터닝됨으로써 도 7a에 도시된 바와 같이 게이트 라인(도 5참조), 게이트 전극(108)를 포함하는 게이트 패턴들이 형성된다. 게이트 금속으로는 크롬(Cr), 몰리브덴(Mo), 알루미늄계 금속 등이 단일층 또는 이중층 구조로 이용된다.
먼저, 게이트 전극(108) 및 게이트 라인(미도시) 등의 게이트 패턴이 형성된 하부기판(142) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 게이트 절연막(144), 비정질 실리콘층(114a), n+ 비정질 실리콘층(147a)이 순차적으로 증착된 후 제2 마스크를 이용한 포토리쏘그래피 공정 및 식각공정에 의해 패터닝됨으로써 도 7b에 도시된 바와 같이 박막 트랜지스터(106)의 반도체 패턴(148)과, 데이터 라인(104) 하부에 위치할 반도체 패턴(148)이 형성된다. 여기서, 데이터 라인(104) 하부에 위치할 반도체 패턴(148)은 필요에 따라 형성되지 않을 수 있다. 여기서, 반도체 패턴(148)은 활성층(114) 및 오믹접촉층(147)을 포함한다.
반도체 패턴(148)이 형성된 하부 기판(142) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 소스/드레인 금속층이 형성된 후 제3 마스크를 이용한 포토리쏘그래피 공정 및 식각공정에 의해 패터닝됨으로써 데이터 라인(104), 데이터 라인(104)과 접속된 소스전극(110), 소스전극(110)과 마주보는 드레인 전극(112)을 포함하는 소스/드레인 패턴이 형성됨과 아울러 소스 전극(110)과 드레인 전극(112) 사이의 오 믹접촉층(147)이 제거됨으로써 채널부의 활성층(114)이 노출된다.
여기서, 소스/드레인 패턴은 그 하부에 형성되는 반도체 패턴(148)과 동일 선폭을 갖는다.
즉, 종래에는 소스/드레인 패턴과 반도체 패턴(148)을 하나의 마스크를 이용한 패터닝 공정에 의해 형성됨으로써 회절 노광 마스크를 이용하여 단차를 가지는 포토레지스트 패턴을 이용하게 된다. 이에 따라, 애싱공정이 필연적으로 실시되게 되고 그에 따라 소스/드레인 패턴의 선폭이 작아지는 문제가 있었다.
그러나, 본원발명은 반도체 패턴(148)과 소스/드레인 패턴이 각각 별개의 마스크를 이용한 공정에 의해 형성됨으로서 애싱공정이 실시되지 않게 된다. 이에 따라, 이에 소스/드레인 패턴의 선폭이 반도체 패턴(148)의 선폭보다 작게 형성되지 않게 된다. 이 뿐만 아니라, 소스/드레인 패턴은 반도체 패턴(148)과 별개의 독립된 공정에 의해 형성됨으로 반도체 패턴(148)의 선폭과 무관하게 소스/드레인 패턴을 설계할 수 있게 된다. 따라서, 소스/드레인 패턴의 선폭을 반도체 패턴(148)의 선폭보다 같거나 크게 형성할 수 있게 된다.
소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다.
이후 리프트 오프 공정을 포함하는 제4 마스크를 이용한 포토리쏘그래피 공정 및 식각 공정에 의해 보호막(150) 및 화소전극(118)을 동시에 패터닝 됨으로써 도 7d에 도시된 바와 같이 드레인 전극(112)에 부분적으로 걸쳐지는 화소전극(118)과, 화소전극(118)을 제외한 영역에 위치하는 보호막(150)이 형성된다.
이하, 도 8a 내지 도 8d를 참조하여, 리프트 오프 공정을 포함하는 제4 마스크를 이용한 패터닝 공정을 상세히 설명한다.
먼저, 소스/드레인 패턴이 형성된 하부기판(142) 상에 스퍼터링 등의 증착방법으로 투명전극 물질(118a)이 전면 증착된다.
포토레지스트가 도포된 후 노광 및 현상 공정을 포함하는 포토리쏘그래피 공정이 실시됨으로써 도 8a에 도시된 바와 같이 포토레지스트(PR) 패턴(155)이 형성된다. 여기서, 포토레지스트(PR) 패턴(155)은 화소전극(118)이 형성될 영역에 형성된다.
이 포토레지스트 패턴(155)을 마스크로 이용한 패터닝 공정(식각공정)이 실시됨으로서 포토레지스트 패턴(155)과 비중첩되는 투명전극물질(118a)이 제거된다. 그 결과, 도 8b에 도시된 바와 같이 드레인 전극(112)과 접촉되는 화소전극(118)이 형성된다.
포토레지스트 패턴(155) 등이 형성되어 있는 하부기판(142)에 PECVD, 스퍼터링 등의 증착방법을 통해 보호막(150)을 형성하기 위한 절연물질(150a)이 전면 형성된다. 이후, 스트립퍼를 이용하여 포토레지스트 패턴(155)이 제거됨과 동시에 포토레지스트 패턴(155) 위에 형성되어 있는 절연물질(150a) 또한 동시에 제거되는 리프트 오프 공정이 실시된다. 이에 따라, 도 8d에 도시된 바와 같이 화소전극(118)과 경계를 이루며 화소전극(118)을 제외한 영역에 보호막(150)이 형성된다.
절연물질(150a)의 재료로는 게이트 절연막(144)과 같은 무기 절연물질이나 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용되고, 투명전극 물질(118a)로는 인듐주석산화물(Indium Tin Oxide : ITO)이나 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)이 이용된다.
한편, 도 5 내지 도 8d는 반도체 패턴의 선폭과 소스/드레인 패턴의 선폭이 동일한 경우를 설명하였다.
그러나, 반도체 패턴(148)은 소스/드레인 패턴과 별개의 마스크 공정을 통해 형성될 수 있게 됨으로써 도 9에 도시된 바와 같이, 반도체 패턴(148)을 선폭을 작게 형성하고 소스/드레인 패턴이 반도체 패턴(148)을 덮도록 형성될 수 있다. 또한, 데이터 라인(104)에 별도의 반도체 패턴(148)을 형성시키지 않을 수 도 있다.
이러한, 도 9에 도시된 박막 트랜지스터 어레이 기판의 제조방법은 상술한 도 7a 내지 도 8d의 방법과 동일한 방법에 의해 형성될 수 있다.
이와 같이, 본 발명에 다른 박막 트랜지스터 어레이 기판은 반도체 패턴(148)을 소스/드레인 패턴의 선폭보다 작거나 같게 형성함으로써 표시품질 및 개구율 저하를 방지할 수 있게 된다. 또한, 화소전극(118)이 드레인 전극(112)에 걸치도록 형성됨으로서 화소전극(118)과 드레인 전극(112)간의 접촉면적을 넓힐 수 있게 된다. 이에 따라, 드레인 전극(112)과 화소전극(118) 간의 접촉 신뢰성을 향상시킬 수 있게 된다.
더 나아가서, 상술한 본원발명의 박막 트랜지스터 어레이 기판의 제조공정은 리프트 오프 공정을 포함함으로서 종래의 제4 마스크 공정에 의해 형성될 수 있게 됨으로써 별도의 추가 비용이 필요 없게 된다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조 방법은 반도체 패턴의 선폭이 데이터 라인 등의 소스/드레인 패턴의 선폭과 같거나 작게 형성된다. 그 결과, 백라이트 광에 의해 반도체 패턴 내에서 발생되는 누설전류가 소스/드레인 금속에 의해 안정화될 수 있게 된다. 그 결과, 데이터 라인에 인접하는 화소전극에 충전되는 화소전압이 왜곡되지 않게 되어 표시품질 저하가 방지된다.
또한, 본 발명에서는 애싱공정이 필요없게 됨으로써 종래 애싱공정에 의해 감소되는 소스/드레인 선폭을 감안하여 소스/드레인 패턴을 넓게 형성할 필요가 없게 된다. 이에 따라, 종래에 비하여 전체 개구율을 향상시킬 수 있게 된다.
마지막으로, 화소전극은 보호막과 비중첩되게 형성되어 별도의 컨택홀 없이 직접 드레인 전극에 걸치도록 형성되게 됨으로써 드레인 전극과 화소전극 간의 접촉면적이 넓어지게 된다. 이에 따라, 화소전극과 드레인 전극 간의 접촉 신뢰성이 향상된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (6)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 제1 마스크 공정에 의해 기판상에 박막 트랜지스터의 게이트 전극, 상기 게이트 전극과 접속되는 게이트 라인을 포함하는 게이트 패턴을 형성하는 단계와;
    상기 게이트 패턴 상에 게이트 절연막을 형성하는 단계와;
    제2 마스크 공정을 이용하여 상기 게이트 절연막을 사이에 두고 상기 게이트 전극과 부분적으로 중첩되는 반도체 패턴을 형성하는 단계와;
    제3 마스크 공정에 의해 상기 게이트 라인과 교차되는 데이터 라인, 상기 데이터 라인과 접속된 소스전극, 상기 소스전극과 마주보는 드레인 전극을 포함하는 소스/드레인 패턴을 형성하는 단계와;
    제4 마스크 공정을 이용하여 상기 소스/드레인 패턴이 형성된 기판상에 투명전극물질을 형성하고 상기 투명전극물질 상에 화소전극이 형성될 영역에 포토레지스트 패턴을 형성하며 상기 포토레지스트 패턴과 비중첩되는 투명전극물질을 제거함으로써 상기 화소전극을 형성한 후, 상기 포토레지스트 패턴이 형성된 하부 기판 전면에 절연물질을 형성하고, 상기 포토레지스트 패턴과 상기 포토레지스트 패턴과 중첩되는 절연물질을 동시에 제거하여 상기 화소전극과 비중첩되는 보호막을 형성하는 단계를 포함하고,
    상기 반도체 패턴은 상기 소스/드레인 패턴의 선폭보다 작거나 같은 선폭으로 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  5. 제 4 항에 있어서,
    상기 소스/드레인 패턴은 상기 반도체 패턴을 덮도록 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  6. 삭제
KR1020050125531A 2005-12-19 2005-12-19 박막 트랜지스터 어레이 기판의 제조 방법 KR101267064B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050125531A KR101267064B1 (ko) 2005-12-19 2005-12-19 박막 트랜지스터 어레이 기판의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050125531A KR101267064B1 (ko) 2005-12-19 2005-12-19 박막 트랜지스터 어레이 기판의 제조 방법

Publications (2)

Publication Number Publication Date
KR20070064917A KR20070064917A (ko) 2007-06-22
KR101267064B1 true KR101267064B1 (ko) 2013-05-23

Family

ID=38364409

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050125531A KR101267064B1 (ko) 2005-12-19 2005-12-19 박막 트랜지스터 어레이 기판의 제조 방법

Country Status (1)

Country Link
KR (1) KR101267064B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101770124B (zh) * 2008-12-30 2014-09-10 北京京东方光电科技有限公司 Tft-lcd阵列基板及其制造方法

Also Published As

Publication number Publication date
KR20070064917A (ko) 2007-06-22

Similar Documents

Publication Publication Date Title
KR101157978B1 (ko) 액정표시패널의 제조방법
KR100476366B1 (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR100499371B1 (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR100556702B1 (ko) 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
KR100904270B1 (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR100561646B1 (ko) 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
KR100456151B1 (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR101086478B1 (ko) 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
KR100556701B1 (ko) 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
KR101319301B1 (ko) 액정표시장치 및 그 제조방법
KR20050001936A (ko) 박막 트랜지스터 및 그 제조 방법과 이를 이용한 박막트랜지스터 어레이 기판 및 그 제조 방법
KR101350609B1 (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR20030082649A (ko) 정전기 방지를 위한 박막트랜지스터 어레이 기판 및 그제조방법
KR100499376B1 (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR100968341B1 (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR101159388B1 (ko) 액정표시소자와 그 제조 방법
KR101267064B1 (ko) 박막 트랜지스터 어레이 기판의 제조 방법
KR100531486B1 (ko) 박막트랜지스터 어레이 기판의 제조방법용 마스크
KR100583314B1 (ko) 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
KR101222537B1 (ko) 액정표시패널 및 그 제조방법
KR20040061195A (ko) 액정표시패널 및 그 제조방법
KR101200883B1 (ko) 박막 트랜지스터 어레이 기판의 제조 방법
KR20070054505A (ko) 액정 표시장치 및 그의 제조방법
KR100619624B1 (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR100903746B1 (ko) 박막 트랜지스터 어레이 기판 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160428

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170413

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180416

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee