KR101191442B1 - 박막트랜지스터 어레이 기판 및 그 제조 방법 - Google Patents

박막트랜지스터 어레이 기판 및 그 제조 방법 Download PDF

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Abstract

본 발명은 개구율을 향상시킬 수 있는 박막트랜지스터 어레이 기판 및 그 제조 방법에 관한 것이다.
본 발명의 실시 예에 따른 박막트랜지스터 어레이 기판은 게이트라인과; 상기 게이트라인과 교차하여 화소영역을 마련하는 데이터라인과; 상기 데이터라인과 나란하게 형성된 공통라인과; 상기 게이트라인 및 데이터라인의 교차부에 형성된 박막트랜지스터와; 상기 공통라인과 접속되며 상기 화소영역에 상기 게이트라인과 나란하게 형성되는 공통전극과; 상기 박막트랜지스터와 접속되고 상기 데이터라인과 나란하게 형성되며 상기 공통전극의 일측 끝단과 적어도 한층의 절연막을 사이에 두고 중첩되게 형성되는 수직부와, 상기 수직부와 다른 평면상에서 상기 수직부와 상기 적어도 한층의 절연막을 사이에 두고 일부 중첩되게 형성되며 상기 공통전극과 수평전계를 이루는 핑거부를 포함하는 화소전극과; 상기 화소전극의 수직부와 핑거부를 접촉시키기 위해 상기 적어도 한층의 절연막을 관통하여 상기 수직부를 노출시키는 제3 콘택홀을 구비하고, 상기 화소전극의 핑거부의 적어도 일측 끝단은 상기 공통라인과 상기 적어도 한 층의 절연막을 사이에 두고 중첩되게 형성되고; 상기 화소전극의 수직부 및 상기 공통라인은 동일금속으로 동일평면상에 형성되며, 상기 화소전극의 핑거부 및 상기 공통전극은 동일금속으로 동일평면상에 형성되는 것을 특징으로 한다.

Description

박막트랜지스터 어레이 기판 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND FABRICATING METHOD THEREOF}
도 1은 종래의 수평 전계 인가형 박막트랜지스터 어레이 기판을 나타내는 평면도이다.
도 2는 도 1에서 선"Ⅱ-Ⅱ'"를 따라 절취한 박막 트랜지스터 어레이 기판을 상세히 나타내는 단면도이다.
도 3은 본 발명에 따른 박막트랜지스터 어레이 기판을 나타내는 평면도이다.
도 4는 도 3에서 선"Ⅳ1-Ⅳ1'", 선"Ⅳ2-Ⅳ2'"선"Ⅳ3-Ⅳ3'"를 따라 절취한 박막 트랜지스터 어레이 기판을 상세히 나타내는 단면도이다.
도 5는 도 3에 도시된 제1 및 제2 콘택홀이 일체화된 박막트랜지스터 어레이 기판을 나타내는 단면도이다.
도 6a 및 도 6b는 도 3 및 도 4에 도시된 제1 도전패턴군을 형성하기 위한 제조공정을 나타내는 평면도 및 단면도이다.
도 7a 및 도 7b는 도 3 및 도 4에 도시된 반도체패턴을 형성하기 위한 제조공정을 나타내는 평면도 및 단면도이다.
도 8a 및 도 8b는 도 3 및 도 4에 도시된 제2 도전패턴군을 형성하기 위한 제조공정을 나타내는 평면도 및 단면도이다.
도 9a 및 도 9b는 도 3 및 도 4에 도시된 콘택홀을 가지는 보호막을 형성하기 위한 제조공정을 나타내는 평면도 및 단면도이다.
도 10a 및 도 10b는 도 3 및 도 4에 도시된 제3 도전패턴군을 형성하기 위한 제조공정을 나타내는 평면도 및 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
2,102 : 게이트라인 4,104 : 데이터라인
6,106 : 게이트전극 8,108 : 소스전극
10,110 : 드레인전극 14,114 : 활성층
16,116 : 오믹접촉층 18,118 : 보호막
22,122 : 화소전극 24,124 : 공통전극
26,126 : 공통라인 30,130 : 박막트랜지스터
본 발명은 수평 전계를 이용하는 박막트랜지스터 어레이 기판에 관한 것으로, 특히 개구율을 향상시킬 수 있는 박막트랜지스터 어레이 기판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 대별된다.
수직 전계형 액정 표시 장치는 상부기판 상에 형성된 공통전극과 하부기판 상에 형성된 화소전극이 서로 대향되게 배치되어 이들 사이에 형성되는 수직 전계에 의해 TN(Twisted Nemastic) 모드의 액정을 구동하게 된다. 이러한 수직 전계형 액정 표시 장치는 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도로 좁은 단점을 가진다.
수평 전계형 액정 표시 장치는 하부 기판에 나란하게 배치된 화소 전극과 공통 전극 간의 수평 전계에 의해 인 플레인 스위칭(In Plane Switching ; 이하, IPS라 함) 모드의 액정을 구동하게 된다. 이러한 수평 전계형 액정 표시 장치는 시야각이 160도 정도로 넓은 장점을 가진다. 이하, 수평 전계형 액정 표시 장치에 대하여 상세히 살펴보기로 한다.
도 1은 종래 수평 전계형 액정표시장치의 박막트랜지스터 어레이 기판을 나타내는 평면도이며, 도 2는 도 1에서 선"Ⅱ-Ⅱ'"를 따라 절취한 박막트랜지스터 어레이 기판을 나타내는 단면도이다.
도 1 및 도 2를 참조하면, 종래 박막 트랜지스터 어레이 기판은 하부 기판(1) 상에 교차되게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(30)와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 이루도록 형성된 화소 전극(22) 및 공통 전극(24)과, 공통 전극(24)과 접속된 공통 라인(26)을 구비한다.
게이트라인(2)은 박막트랜지스터(30)의 게이트전극(6)에 게이트신호를 공급한다. 데이터라인(4)은 박막트랜지스터(30)의 드레인전극(10)을 통해 화소전극(22)에 화소신호를 공급한다. 게이트라인(2)과 데이터라인(4)은 교차구조로 형성되어 화소영역을 정의한다. 공통라인(26)은 화소영역을 사이에 두고 게이트라인(2)과 나란하게 형성되며 액정 구동을 위한 기준전압을 공통전극(24)에 공급한다.
박막 트랜지스터(30)는 게이트 라인(2)의 게이트 신호에 응답하여 데이터 라인(4)의 화소 신호가 화소 전극(22)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(30)는 게이트 라인(2)에 접속된 게이트 전극(6)과, 데이터 라인(4)에 접속된 소스 전극(8)과, 화소 전극(22)에 접속된 드레인 전극(10)을 구비한다. 또한, 박막 트랜지스터(30)는 게이트 전극(6)과 게이트 절연막(12)을 사이에 두고 중첩되면서 소스 전극(8)과 드레인 전극(10) 사이에 채널을 형성하는 활성층(14)과, 소스 전극(8) 및 드레인 전극(10)과 오믹 접촉을 위한 오믹 접촉층(16)이 더 형성된다.
화소 전극(22)은 보호막(18)을 관통하는 콘택홀(20)을 통해 박막 트랜지스터(30)의 드레인 전극(10)과 접속되어 화소 영역에 형성된다. 특히, 화소 전극(22)은 드레인 전극(10)과 접속되고 인접한 게이트 라인(2)과 나란하게 형성된 수평부(22a)와, 수평부(22a)에서 공통전극(24)과 나란하게 돌출되어 형성된 핑거부(22b)를 구비한다.
공통 전극(24)은 공통 라인(26)과 접속되어 화소 영역에 형성된다. 특히, 공통 전극(24)은 화소 영역(5)에서 화소 전극(22)의 핑거부(22b)와 나란하게 형성된다.
이에 따라, 박막 트랜지스터(30)를 통해 화소 신호가 공급된 화소 전극(22)과 공통 라인(26)을 통해 기준 전압이 공급된 공통 전극(24) 사이에 수평 전계가 형성된다. 특히, 화소 전극(22)의 핑거부(22b)와 공통 전극(24) 사이에 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현하게 된다.
종래 공통라인(26)과 화소전극의 핑거부(22b)의 끝단 사이(A)와, 공통전극(24)의 끝단과 화소전극의 수평부(22a) 사이(B)에 위치하는 액정은 전계가 인가되면 다른 영역(정상부)에 위치하는 액정과 다른 회전방향으로 기울어지게 된다. 즉, 상기와 같은 영역(A,B)에 위치하는 액정들은 회전각도와 회전방향이 정상부에 위치하는 액정과 동일하지 않아 디스크리네이션(disclination)을 포함하는 화질저하가 발생된다. 이에 따라, 개구율 저하가 발생되어 투과율을 높히기 어려운 문제점이 있다.
따라서, 본 발명의 목적은 개구율을 향상시킬 수 있는 박막트랜지스터 어레이 기판 및 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 박막트랜지스터 어레이 기판은 게이트라인과; 상기 게이트라인과 교차하여 화소영역을 마련하는 데이터라인과; 상기 데이터라인과 나란하게 형성된 공통라인과; 상기 게이트라인 및 데이터라인의 교차부에 형성된 박막트랜지스터와; 상기 공통라인과 접속되며 상기 화소영역에 상기 게이트라인과 나란하게 형성되는 공통전극과; 상기 박막트랜지스터와 접속되고 상기 데이터라인과 나란하게 형성되며 상기 공통전극의 일측 끝단과 적어도 한층의 절연막을 사이에 두고 중첩되게 형성되는 수직부와, 상기 수직부와 다른 평면상에서 상기 수직부와 상기 적어도 한층의 절연막을 사이에 두고 일부 중첩되게 형성되며 상기 공통전극과 수평전계를 이루는 핑거부를 포함하는 화소전극과; 상기 화소전극의 수직부와 핑거부를 접촉시키기 위해 상기 적어도 한층의 절연막을 관통하여 상기 수직부를 노출시키는 제3 콘택홀을 구비하고, 상기 화소전극의 핑거부의 적어도 일측 끝단은 상기 공통라인과 상기 적어도 한 층의 절연막을 사이에 두고 중첩되게 형성되고; 상기 화소전극의 수직부 및 상기 공통라인은 동일금속으로 동일평면상에 형성되며, 상기 화소전극의 핑거부 및 상기 공통전극은 동일금속으로 동일평면상에 형성되는 것을 특징으로 한다.
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상기 화소전극의 수직부 및 상기 공통라인은 게이트금속으로 기판 상에 형성되며, 상기 화소전극의 핑거부 및 상기 공통전극은 상기 화소전극의 수직부 및 공통라인을 덮도록 형성된 상기 적어도 한 층의 절연막 상에 투명 도전성물질로 형성되는 것을 특징으로 한다.
상기 공통라인은 상기 화소영역마다 게이트라인을 사이에 두고 분리되어 형성되는 것을 특징으로 한다.
상기 박막트랜지스터 어레이 기판은 상기 각 화소영역마다 분리된 상기 공통라인을 연결시키기 위해 상기 화소영역의 최외곽에 위치하는 공통전극에서 신장되어 형성된 제1 연결패턴과; 상기 박막트랜지스터의 드레인전극 및 상기 화소전극의 수직부와 각각 접촉되어 이들을 연결하는 제2 연결패턴을 추가로 구비하는 것을 특징으로 한다.
상기 박막트랜지스터 어레이 기판은 상기 제2 연결패턴과 상기 드레인전극을 접촉시키기 위해 상기 드레인전극을 노출시키는 제1 콘택홀과; 상기 제2 연결패턴과 상기 화소전극의 수직부를 접촉시키기 위해 상기 화소전극의 수직부를 노출시키는 제2 콘택홀과; 상기 공통라인과 상기 공통전극을 접촉시키기 위해 상기 공통라인을 노출시키는 제4 콘택홀을 추가로 구비하는 것을 특징으로 한다.
상기 박막트랜지스터 어레이 기판은 상기 공통라인에서 돌출된 스토리지하부전극, 그 스토리지하부전극과 적어도 한 층의 절연막을 사이에 두고 중첩되며 상기 화소전극의 수직부와 접속된 스토리지상부전극으로 이루어진 스토리지캐패시터를 추가로 구비하는 것을 특징으로 한다.
상기 스토리지하부전극과 이전단 게이트라인 사이에 위치하는 상기 화소전극 의 핑거부 및 공통전극은 제1 방향으로 나란하게 형성되며, 상기 스토리지 하부전극과 현재단 게이트라인 사이에 위치하는 상기 화소전극의 핑거부 및 공통전극은 제1 방향과 다른 제2 방향으로 나란하게 형성되는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법은 기판 상에 게이트라인, 상기 게이트라인에 접속된 게이트전극, 상기 게이트라인과 이전단 게이트라인 사이에 상기 게이트라인과 교차되게 형성된 공통라인, 상기 공통라인과 나란한 화소전극의 수직부를 포함하는 제1 도전패턴군을 형성하는 단계와; 상기 제1 도전패턴군이 형성된 기판 상에 게이트절연막을 형성하는 단계와; 상기 게이트절연막 상에 반도체패턴을 형성하는 단계와; 상기 반도체패턴이 형성된 게이트절연막 상에 상기 게이트라인과 교차하여 화소영역을 정의하는 데이터라인, 상기 데이터라인과 접속된 소스전극, 상기 소스전극과 대향하는 드레인전극을 형성하는 단계와; 상기 데이터라인, 소스전극 및 드레인전극이 형성된 기판상에 보호막을 형성하는 단계와; 상기 보호막 상에 상기 공통라인과 접속되며 상기 화소전극의 수직부와 상기 게이트절연막과 보호막을 사이에 두고 중첩되게 형성되는 공통전극, 및 상기 공통전극과 수평전계를 이루며 상기 공통라인과 상기 게이트절연막과 보호막을 사이에 두고 중첩되게 형성되는 화소전극의 핑거부를 형성하는 단계를 포함하고, 상기 화소전극의 수직부와 핑거부는 상기 게이트절연막과 보호막을 관통하여 상기 수직부를 노출시키는 제3 콘택홀을 통해 서로 접촉되며; 상기 화소전극의 핑거부는 상기 화소전극의 수직부와 다른 평면상에서 상기 화소전극의 수직부와 상기 게이트절연막과 보호막을 사이에 두고 일부 중첩되게 형성되며 상기 공통전극과 수평전계를 이루는 것을 특징으로 한다.
상기 박막트랜지스터 어레이 기판의 제조방법은 상기 각 화소영역 내에 위치하는 공통라인을 연결시키기 위해 상기 화소영역의 최외곽에 위치하는 공통전극에서 신장된 제1 연결패턴을 형성하는 단계와; 상기 드레인전극 및 상기 화소전극의 수직부와 각각 접촉되어 이들을 연결하는 제2 연결패턴을 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 데이터라인, 소스전극 및 드레인전극이 형성된 기판 상에 보호막을 형성하는 단계는 상기 제2 연결패턴과 상기 드레인전극을 접촉시키기 위해 상기 보호막을 관통하여 상기 드레인전극을 노출시키는 제1 콘택홀을 형성하는 단계와; 상기 화소전극의 수직부와 상기 제2 연결패턴을 접촉시키기 위해 상기 게이트절연막 및 보호막을 관통하여 상기 화소전극의 수직부를 노출시키는 제2 콘택홀을 형성하는 단계와; 상기 제3 콘택홀을 형성하는 단계와; 상기 공통라인과 공통전극을 접촉시키기 위해 상기 게이트절연막 및 보호막을 관통하여 상기 공통라인을 노출시키는 제4 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 박막트랜지스터 어레이 기판의 제조방법은 상기 공통라인에서 돌출된 스토리지하부전극, 그 스토리지하부전극과 적어도 한 층의 절연막을 사이에 두고 중첩되며 상기 화소전극의 수직부와 접속된 스토리지상부전극으로 이루어진 스토리지캐패시터를 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 보호막 상에 공통전극 및 화소전극의 핑거부를 형성하는 단계는 상기 스토리지하부전극과 이전단 게이트라인 사이에 위치하는 상기 화소전극의 핑거부 및 공통전극을 제1 방향으로 나란하게, 상기 스토리지 하부전극과 현재단 게이트라인 사이에 위치하는 상기 화소전극의 핑거부 및 공통전극을 제1 방향과 다른 제2 방향으로 나란하게 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 3 내지 도 10b를 참조하여 상세하게 설명하기로 한다.
도 3은 본 발명에 따른 박막트랜지스터 어레이 기판을 나타내는 평면도이며, 도 4는 도 3에서 선"Ⅳ1-Ⅳ1'", 선"Ⅳ2-Ⅳ2'", 선"Ⅳ3-Ⅳ3'"를 따라 절취한 박막트랜지스터 어레이 기판을 나타내는 단면도이다.
도 3 및 도 4에 도시된 박막 트랜지스터 어레이 기판은 하부 기판(101) 상에 교차되게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(130)와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 이루도록 형성된 화소 전극(122) 및 공통 전극(124)과, 공통 전극(124)과 접속된 공통 라인(126)을 구비한다.
게이트라인(102)은 박막트랜지스터(130)의 게이트전극(106)에 게이트신호를 공급한다. 데이터라인(104)은 박막트랜지스터(130)의 드레인전극(110)을 통해 화소전극(122)에 화소신호를 공급한다. 공통라인(126)은 공통전극(124)에 액정 구동을 위한 기준전압을 공급한다. 이 공통라인(126)은 데이터라인(104)과 나란하게 한 화소영역(105)마다 형성되며 제1 연결패턴(148) 및 화소영역(105)의 최외곽에 위치하는 공통전극(124)을 통해 인접한 화소영역(105)의 공통라인(126)과 전기적으로 접속된다. 공통라인(126)은 게이트라인(102)과 동일한 금속으로 동일평면 상에 형성되거나 데이터라인(104)과 동일금속으로 동일평면 상에 형성된다. 예를 들어, 공통라인(126)이 데이터라인(104)과 동일 금속으로 동일 평면 상에 형성되는 경우 데이터라인(104)과 공통라인(126) 간의 단락 현상이 발생될 수 있으므로 공통라인(126)은 게이트라인(102)과 동일 금속으로 데이터라인(104)과 절연되게 형성되는 것이 바람직하다.
박막 트랜지스터(130)는 게이트 라인(102)의 게이트 신호에 응답하여 데이터 라인(104)의 화소 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(130)는 게이트 라인(102)에 접속된 게이트 전극(106)과, 데이터 라인(104)에 접속된 소스 전극(108)과, 화소 전극(122)에 접속된 드레인 전극(110)을 구비한다. 소스전극(108)은 데이터라인(104)에서 돌출된 제1 소스부(108b)와, 제1 소스부(108b)에서 두 방향으로 돌출되어 "U"자 형태로 형성된 제2 소스부(108a)를 구비한다. 드레인전극(110)은 소스전극의 제2 소스부(108a)와 "U"자 형태의 채널을 사이에 두고 마주보도록 형성된다. 또한, 드레인전극(110)은 보호막(118)을 관통하는 제1 콘택홀(120)을 통해 제2 연결패턴(152)과 접촉된다. 이 제2 연결패턴(152)은 보호막(118) 및 게이트절연막(112)을 관통하는 제2 콘택홀(142)을 통해 화소전극의 수직부(122a)와 접촉된다.
한편, 제2 연결패턴(152)은 제1 및 제2 콘택홀(120,142)을 통해 드레인전극(110) 및 화소전극(122)과 접촉하는 것 이외에도 도 5에 도시된 바와 같이 하나의 콘택홀(170)을 통해 드레인전극(110) 및 화소전극(122)과 접촉될 수도 있다.
또한, 박막 트랜지스터(130)는 게이트 전극(106)과 게이트 절연막(112)을 사이에 두고 중첩되면서 소스 전극(108)과 드레인 전극(110) 사이에 채널을 형성하는 활성층(114)과, 소스 전극(108) 및 드레인 전극(110)과 오믹 접촉을 위한 오믹 접촉층(116)이 더 형성된다. 여기서, 오믹접촉층(116)은 "U"자 형태로 활성층(114)을 노출시키도록 형성된다.
화소 전극(122)은 제1 콘택홀(120), 제2 연결패턴(152) 및 제2 콘택홀(142)을 통해 박막 트랜지스터(130)의 드레인 전극(110)과 접속되어 화소 영역에 형성된다. 특히, 화소 전극(122)은 기판 상에 데이터라인(104)과 나란한 방향으로 형성된 수직부(122a)와, 게이트절연막(112) 및 보호막(118)을 관통하는 제3 콘택홀(144)을 통해 수직부(122a)와 접촉되는 핑거부(122b)를 구비한다. 여기서, 핑거부(122b)는 수직부(122a)와 소정각도를 이루도록 수직부(122a)에서 공통라인(126)을 향하도록 돌출되어 공통전극(124)과 나란하게 형성된다. 화소전극의 수직부(122a)는 게이트라인(102)과 동일한 게이트금속으로 형성되고, 화소전극의 핑거부(122b)는 공통전극(126)과 동일한 투명전도성물질로 형성된다. 화소전극의 핑거부(122b)의 끝단은 공통라인(126)과 화소전극의 수직부(122a)와 게이트 절연막(112)과 보호막(118)을 사이에 두고 중첩되게 형성되므로 디스크리네이션(disclination)과 같은 화질저하를 방지할 수 있다.
공통 전극(124)은 공통 라인(126)과 접속되어 화소 영역(105)에 형성된다. 공통전극(124)은 공통라인(126)에서 돌출되며 화소전극의 핑거부(122b)와 나란하게 형성된다. 공통전극(124)은 게이트절연막(112) 및 보호막(118)을 관통하는 제4 콘택홀(146)을 통해 노출된 공통라인(126)과 접촉된다. 이 공통전극(124)의 끝단은 공통라인(126)과 화소전극의 수직부(122a)와 게이트 절연막(112)과 보호막(118)을 사이에 두고 중첩되게 형성되므로 디스크리네이션(disclination)과 같은 화질저하를 방지할 수 있다.
이러한 박막트랜지스터 어레이 기판은 박막 트랜지스터(130)를 통해 화소 신호가 공급된 화소 전극(122)과 공통 라인(126)을 통해 기준 전압이 공급된 공통 전극(124) 사이에 수평 전계가 형성된다. 특히, 화소 전극(122)의 핑거부(122b)와 공통 전극(124) 사이에 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현하게 된다.
스토리지 캐패시터(140)는 공통라인(126)과 접속되어 공통전극 역할을 하는 스토리지 하부 전극(128)과, 그 스토리지 하부 전극(128)과 게이트절연막(112) 및 보호막(118)을 사이에 두고 중첩되며 화소전극(122)과 접촉되어 화소전극 역할을 하는 스토리지 상부 전극(150)으로 구성된다. 이러한 스토리지 캐패시터(140)는 화소 전극(122)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.
한편, 스토리지 하부전극(128)은 대향하는 두변의 길이가 동일하도록 공통라인(126)에서 돌출되어 형성되므로 화소영역(105) 내에 위치하는 액정은 적어도 두 방향으로 배열된다. 즉, 스토리지 하부전극(128)과 이전단 게이트라인 사이에 위치하는 화소전극(122)과 공통전극(124)은 스토리지 하부전극(128)의 제1 면과 동일한 제1 방향으로 나란하게 형성된다. 그리고, 스토리지 하부전극(128)과 현재단 게이트라인 사이에 위치하는 화소전극(122)과 공통전극(124)은 스토리지 하부전극의 제1 면과 길이가 동일하고 제1 면과 소정각도를 이루는 제2 면과 동일한 제2 방 향으로 나란하게 형성된다.
이에 따라, 한 화소영역에 위치하는 화소전극(122)과 공통전극(124)에 수평전계가 인가되면 스토리지 하부전극(128)과 이전단 게이트라인 사이에 위치하는 액정은 제1 방향으로 배열되고 스토리지 하부전극(128)과 현재단 게이트라인 사이에 위치하는 액정은 제2 방향으로 배열되어 멀티 도메인 구조를 얻게 된다. 이로 인해, 액정배향 방향에 따른 복굴절을 서로 상쇄시켜 컬러 시프트 현상을 최소화할 수 있으며 계조반전이 없는 영역을 넓힐 수 있다.
이와 같이, 본 발명에 따른 박막트랜지스터 어레이 기판은 화소전극의 핑거부의 끝단을 공통라인과 게이트 절연막과 보호막을 사이에 두고 중첩되게 형성하고 공통전극의 끝단을 화소전극의 수직부와 게이트 절연막과 보호막을 사이에 두고 중첩되게 형성하므로 디스크리네이션 발생영역이 없어져 개구율이 향상된다. 또한, 본 발명에 따른 박막트랜지스터 어레이 기판은 화소전극의 핑거부와 공통전극이 보호막 상에 형성되므로 보호막 및 게이트절연막에 의한 두전극 사이에 걸리는 수평전계가 약화되지 않는다. 이에 따라, 종래 적어도 하나의 절연막을 사이에 두고 수평전계를 이루는 공통전극과 화소전극을 가지는 박막트랜지스터 어레이 기판에 비해 수평전계가 강하게 걸려 본 발명에 따른 박막트랜지스터 어레이 기판은 저전압으로 구동할 수 있다. 뿐만 아니라, 본 발명에 따른 박막트랜지스터 어레이 기판은 화소전극의 핑거부와 공통전극이 동일 평면 상에 형성되므로 모든 화소영역 내에서의 수평전계가 균일하게 인가되므로 잔상 등의 화질저하를 방지할 수 있다.
도 6a 내지 도 10b는 본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법을 나타내는 평면도 및 단면도이다.
도 6a 및 도 6b를 참조하면, 하부 기판(101) 상에 게이트 라인(102), 게이트 전극(106), 공통 라인(126), 화소전극의 수직부(122a) 및 스토리지 하부 전극(128)을 포함하는 제1 도전패턴군이 형성된다.
이를 상세히 설명하면, 하부 기판(101) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트금속층이 형성된다. 여기서, 게이트금속층은 알루미늄(Al)계 금속, 구리(Cu), 크롬(Cr), 몰리브덴 등을 포함하는 적어도 1층구조로 형성된다. 예를 들어, 게이트금속층은 알루미늄/네오디뮴(AlNd)과 몰리브덴(Mo)이 순차적으로 적층된 2층 구조로 형성된다. 이 게이트금속층이 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 게이트 라인(102), 게이트 전극(106), 공통 라인(126), 화소전극의 수직부(122a) 및 스토리지 하부 전극(128)이 형성된다.
도 7a 및 도 7b를 참조하면, 제1 도전 패턴군이 형성된 하부기판(101) 상에 게이트 절연막(112)이 형성된다. 그리고, 게이트 절연막(112) 위에 활성층(114) 및 오믹 접촉층(116)을 포함하는 반도체 패턴이 형성된다.
이를 상세히 설명하면, 제1 도전 패턴군이 형성된 하부 기판(101) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(112), 제1 및 제2 반도체층이 순차적으로 형성된다. 여기서, 게이트 절연막(112)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용되거나; BCB(Benzocyclobutene), 아크릴(Acryl)계 수지, PFCB(Perfluorocyclobutane)와 같은 유기절연물질이 이용된다. 제1 반도체층은 불순물이 도핑되지 않은 비정질실리콘이 이용되며, 제2 반도체층은 N형 또는 P형의 불순물이 도핑된 비정질실리콘이 이용된다. 그런 다음, 제1 및 제2 반도체층이 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 활성층(114)과 오믹접촉층(116)을 포함하는 반도체패턴이 형성된다.
도 8a 및 도 8b를 참조하면, 반도체패턴이 형성된 게이트절연막(112) 상에 소스전극(108), 드레인전극(110) 및 데이터라인(104)을 포함하는 제2 도전 패턴군이 형성된다.
이를 위해, 반도체패턴이 형성된 게이트절연막(112) 상에 스퍼터링 등의 증착 방법을 통해 데이터 금속층이 순차적으로 형성된다. 여기서, 데이터 금속층으로는 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴 합금(Mo alloy) 등이 이용된다. 이 데이터 금속층이 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 데이터 라인(104), 소스 전극(108), 및 드레인 전극(110)을 포함하는 제2 도전 패턴군이 형성된다.
그런 다음, 소스전극(108) 및 드레인전극(110)을 마스크로 이용하여 소스 및 드레인전극(108,110)에 의해 노출된 채널부의 오믹접촉층(116)이 건식식각됨으로써 채널부의 활성층(114)이 노출된다.
도 9a 및 도 9b를 참조하면, 제2 도전 패턴군이 형성된 게이트 절연막(112) 상에 제1 내지 제4 콘택홀(120,142,144,146)을 포함하는 보호막(118)이 형성된다.
이를 위해, 제2 도전 패턴군이 형성된 게이트 절연막(112) 상에 PECVD 등의 증착 방법으로 보호막(118)이 전면 형성된다. 여기서, 보호막(118)은 게이트 절연막(112)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합 물, (Benzocyclobutene), 또는 PFCB(Perfluorocyclobutane) 등과 같은 유기 절연 물질이 이용된다.
이 보호막(118)이 포토리소그래피 공정과 식각 공정으로 패터닝됨으로써 제1 내지 제4 콘택홀(120,142,144,146)이 형성된다. 제1 콘택홀(120)은 보호막(118)을 관통하여 드레인 전극(110)을 노출시킨다. 제2 및 제3 콘택홀(142,144)은 보호막(118) 및 게이트절연막(112)을 관통하여 화소전극의 수직부(122a)를 노출시킨다. 제4 콘택홀(146)은 보호막(118) 및 게이트절연막(112)을 관통하여 공통라인(126)을 노출시킨다.
도 10a 및 도 10b를 참조하면, 보호막(118) 상에 화소 전극의 핑거부(122b), 공통전극(124), 제1 및 제2 연결패턴(148,152), 및 스토리지 상부 전극(150)을 포함하는 제3 도전 패턴군이 형성된다.
이를 위해, 보호막(118) 상에 스퍼터링 등의 증착 방법으로 투명 도전막이 도포된다. 여기서, 투명 도전막의 재료로는 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO) 또는 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : ITZO) 등이 이용된다. 이 투명도전막이 포토리소그래피 공정과 식각 공정을 통해 패텅님됨으로써 화소 전극의 핑거부(122b), 공통전극(124), 제1 및 제2 연결패턴(148,152), 및 스토리지 상부 전극(150)을 포함하는 제3 도전 패턴군이 형성된다. 제2 연결패턴(152)은 제1 콘택홀(120)을 통해 드레인전극(110)과 접속되고 제2 콘택홀(142)을 통해 화소전극의 수직부(122a)와 접속된다. 화소전극의 핑거부(122b)는 제3 콘택홀(144)을 통 해 화소전극의 수직부(122a)와 접속된다. 공통전극(124)은 제4 콘택홀(146)을 통해 공통라인(126)과 접속된다. 제1 연결패턴(148)은 화소영역의 최외곽에 위치하는 공통전극에서 신장되어 형성된다.
한편, 본 발명에 따른 박막트랜지스터 어레이 기판은 5마스크공정 이용하여 형성된 경우를 예로 들어 설명하였지만 5이하의 마스크공정으로 형성할 수 있다. 예를 들어, 회절마스크 또는 하프톤 마스크를 이용하여 반도체패턴과 제2 도전패턴군을 동시에 형성할 수 있으므로 본 발명에 따른 박막트랜지스터 어레이 기판은 4마스크공정 이하에서도 적용될 수 있다.
상술한 바와 같이, 본 발명에 따른 박막트랜지스터 어레이 기판 및 그 제조방법은 화소전극의 핑거부의 끝단을 공통라인과 적어도 하나의 절연층을 사이에 두고 중첩되게 형성하고 공통전극의 끝단을 화소전극의 수직부와 적어도 하나의 절연층을 사이에 두고 중첩되게 형성하므로 디스크리네이션 발생영역이 없어져 개구율이 향상된다. 또한, 본 발명에 따른 박막트랜지스터 어레이 기판은 화소전극의 핑거부와 공통전극이 보호막 상에 형성되므로 보호막 및 게이트절연막에 의한 두전극 사이에 걸리는 수평전계가 약화되지 않아 저전압으로 구동할 수 있다. 뿐만 아니라, 본 발명에 따른 박막트랜지스터 어레이 기판은 화소전극의 핑거부와 공통전극이 동일 평면 상에 형성되므로 모든 화소영역 내에서의 수평전계가 균일하게 인가되므로 잔상 등의 화질저하를 방지할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하 는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (14)

  1. 게이트라인과;
    상기 게이트라인과 교차하여 화소영역을 마련하는 데이터라인과;
    상기 데이터라인과 나란하게 형성된 공통라인과;
    상기 게이트라인 및 데이터라인의 교차부에 형성된 박막트랜지스터와;
    상기 공통라인과 접속되며 상기 화소영역에 상기 게이트라인과 나란하게 형성되는 공통전극과;
    상기 박막트랜지스터와 접속되고 상기 데이터라인과 나란하게 형성되며 상기 공통전극의 일측 끝단과 적어도 한층의 절연막을 사이에 두고 중첩되게 형성되는 수직부와, 상기 수직부와 다른 평면상에서 상기 수직부와 상기 적어도 한층의 절연막을 사이에 두고 일부 중첩되게 형성되며 상기 공통전극과 수평전계를 이루는 핑거부를 포함하는 화소전극과;
    상기 화소전극의 수직부와 핑거부를 접촉시키기 위해 상기 적어도 한층의 절연막을 관통하여 상기 수직부를 노출시키는 제3 콘택홀을 구비하고,
    상기 화소전극의 핑거부의 적어도 일측 끝단은 상기 공통라인과 상기 적어도 한 층의 절연막을 사이에 두고 중첩되게 형성되고;
    상기 화소전극의 수직부 및 상기 공통라인은 동일금속으로 동일평면상에 형성되며, 상기 화소전극의 핑거부 및 상기 공통전극은 동일금속으로 동일평면상에 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 화소전극의 수직부 및 상기 공통라인은 게이트금속으로 기판 상에 형성되며,
    상기 화소전극의 핑거부 및 상기 공통전극은 상기 화소전극의 수직부 및 공통라인을 덮도록 형성된 상기 적어도 한 층의 절연막 상에 투명도전성물질로 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  5. 제 1 항에 있어서,
    상기 공통라인은 상기 화소영역마다 게이트라인을 사이에 두고 분리되어 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  6. 제 5 항에 있어서,
    상기 각 화소영역마다 분리된 상기 공통라인을 연결시키기 위해 상기 화소영역의 최외곽에 위치하는 공통전극에서 신장되어 형성된 제1 연결패턴과;
    상기 박막트랜지스터의 드레인전극 및 상기 화소전극의 수직부와 각각 접촉되어 이들을 연결하는 제2 연결패턴을 추가로 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  7. 제 6 항에 있어서,
    상기 제2 연결패턴과 상기 드레인전극을 접촉시키기 위해 상기 드레인전극을 노출시키는 제1 콘택홀과;
    상기 제2 연결패턴과 상기 화소전극의 수직부를 접촉시키기 위해 상기 화소전극의 수직부를 노출시키는 제2 콘택홀과;
    상기 공통라인과 상기 공통전극을 접촉시키기 위해 상기 공통라인을 노출시키는 제4 콘택홀을 추가로 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  8. 제 1 항에 있어서,
    상기 공통라인에서 돌출된 스토리지하부전극, 그 스토리지하부전극과 적어도 한 층의 절연막을 사이에 두고 중첩되며 상기 화소전극의 수직부와 접속된 스토리지상부전극으로 이루어진 스토리지캐패시터를 추가로 구비하는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  9. 제 8 항에 있어서,
    상기 스토리지하부전극과 이전단 게이트라인 사이에 위치하는 상기 화소전극의 핑거부 및 공통전극은 제1 방향으로 나란하게 형성되며, 상기 스토리지 하부전극과 현재단 게이트라인 사이에 위치하는 상기 화소전극의 핑거부 및 공통전극은 제1 방향과 다른 제2 방향으로 나란하게 형성되는 것을 특징으로 하는 박막트랜지스터 어레이 기판.
  10. 기판 상에 게이트라인, 상기 게이트라인에 접속된 게이트전극, 상기 게이트라인과 이전단 게이트라인 사이에 상기 게이트라인과 교차되게 형성된 공통라인, 상기 공통라인과 나란한 화소전극의 수직부를 포함하는 제1 도전패턴군을 형성하는 단계와;
    상기 제1 도전패턴군이 형성된 기판 상에 게이트절연막을 형성하는 단계와;
    상기 게이트절연막 상에 반도체패턴을 형성하는 단계와;
    상기 반도체패턴이 형성된 게이트절연막 상에 상기 게이트라인과 교차하여 화소영역을 정의하는 데이터라인, 상기 데이터라인과 접속된 소스전극, 상기 소스전극과 대향하는 드레인전극을 형성하는 단계와;
    상기 데이터라인, 소스전극 및 드레인전극이 형성된 기판상에 보호막을 형성하는 단계와;
    상기 보호막 상에 상기 공통라인과 접속되며 상기 화소전극의 수직부와 상기 게이트절연막과 보호막을 사이에 두고 중첩되게 형성되는 공통전극, 및 상기 공통전극과 수평전계를 이루며 상기 공통라인과 상기 게이트절연막과 보호막을 사이에 두고 중첩되게 형성되는 화소전극의 핑거부를 형성하는 단계를 포함하고,
    상기 화소전극의 수직부와 핑거부는 상기 게이트절연막과 보호막을 관통하여 상기 수직부를 노출시키는 제3 콘택홀을 통해 서로 접촉되며;
    상기 화소전극의 핑거부는 상기 화소전극의 수직부와 다른 평면상에서 상기 화소전극의 수직부와 상기 게이트절연막과 보호막을 사이에 두고 일부 중첩되게 형성되며 상기 공통전극과 수평전계를 이루는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  11. 제 10 항에 있어서,
    상기 각 화소영역 내에 위치하는 공통라인을 연결시키기 위해 상기 화소영역의 최외곽에 위치하는 공통전극에서 신장된 제1 연결패턴을 형성하는 단계와;
    상기 드레인전극 및 상기 화소전극의 수직부와 각각 접촉되어 이들을 연결하는 제2 연결패턴을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  12. 제 11 항에 있어서,
    상기 데이터라인, 소스전극 및 드레인전극이 형성된 기판 상에 보호막을 형성하는 단계는
    상기 제2 연결패턴과 상기 드레인전극을 접촉시키기 위해 상기 보호막을 관통하여 상기 드레인전극을 노출시키는 제1 콘택홀을 형성하는 단계와;
    상기 화소전극의 수직부와 상기 제2 연결패턴을 접촉시키기 위해 상기 게이트절연막 및 보호막을 관통하여 상기 화소전극의 수직부를 노출시키는 제2 콘택홀을 형성하는 단계와;
    상기 제3 콘택홀을 형성하는 단계와;
    상기 공통라인과 공통전극을 접촉시키기 위해 상기 게이트절연막 및 보호막을 관통하여 상기 공통라인을 노출시키는 제4 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  13. 제 10 항에 있어서,
    상기 공통라인에서 돌출된 스토리지하부전극, 그 스토리지하부전극과 적어도 한 층의 절연막을 사이에 두고 중첩되며 상기 화소전극의 수직부와 접속된 스토리지상부전극으로 이루어진 스토리지캐패시터를 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  14. 제 13 항에 있어서,
    상기 보호막 상에 공통전극 및 화소전극의 핑거부를 형성하는 단계는
    상기 스토리지하부전극과 이전단 게이트라인 사이에 위치하는 상기 화소전극의 핑거부 및 공통전극을 제1 방향으로 나란하게, 상기 스토리지 하부전극과 현재단 게이트라인 사이에 위치하는 상기 화소전극의 핑거부 및 공통전극을 제1 방향과 다른 제2 방향으로 나란하게 형성하는 단계를 포함하는 것을 특징으로 하는 박막트 랜지스터 어레이 기판의 제조방법.
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