KR101398325B1 - 박막 트랜지스터 어레이 기판 및 그 제조방법 - Google Patents

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Abstract

본 발명은 제조비용을 절감할 수 있는 박막 트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
본 발명에 따른 박막 트랜지스터 어레이 기판은 게이트 라인 및 게이트 전극을 포함하는 게이트 패턴 형상의 홈을 가지는 유기 절연패턴과; 상기 홈 내에 형성된 상기 게이트 패턴과; 상기 게이트 라인과 교차되는 데이터 라인과; 상기 게이트 라인과 데이터 라인의 교차영역에 형성된 박막 트랜지스터와; 상기 박막 트랜지스터와 접촉된 화소전극을 구비한다.

Description

박막 트랜지스터 어레이 기판 및 그 제조방법{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND METHOD FOR FABRICATING THEREOF}
도 1은 통상적인 박막 트랜지스터 어레이 기판을 도시한 평면도.
도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도.
도 3은 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판을 개략적으로 도시한 평면도이다.
도 4는 도 3에 도시된 박막트랜지스터 어레이 기판을 Ⅱ-Ⅱ' 선을 따라 절단하여 도시한 단면도이다.
도 5a 내지 도 5d는 도 4에 도시된 박막 트랜지스터 어레이 기판의 제조방법을 단계적으로 도시한 단면도들.
도 6a 내지 도 6b는 도 5a의 유기 절연패턴의 제조공정을 구체적으로 단면도 및 사시도.
도 7a 내지 도 7b는 도 5a의 게이트 패턴의 제조공정을 구체적으로 단면도 및 사시도.
<도면의 주요 부분에 대한 부호의 설명>
2, 102 : 게이트 라인 4, 104 : 데이터 라인
6, 106 : 박막 트랜지스터 8, 108 : 게이트 전극
10, 110 : 소스 전극 12, 112 : 드레인 전극
14, 114 : 활성층 16, 116 : 제1 컨택홀
18, 118 : 화소전극 20, 120 : 스토리지 캐패시터
22, 122 : 스토리지 전극 24, 124 : 제2 컨택홀
44, 144 : 게이트 절연막 48, 148 : 오믹접촉층
49, 149 : 반도체 패턴 185 : 잉크 젯 분사장치
175 : 유기 절연패턴 175a : 홈
본 발명은 액정표시패널에 관한 것으로, 특히 제조비용을 절감할 수 있는 박막 트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과, 액정패널을 구동하기 위한 구동회로를 구비한다.
액정표시패널은 서로 대향하는 박막 트랜지스터 어레이 기판 및 컬러필터 어 레이 기판과, 두 기판 사이에 일정한 셀갭 유지를 위해 위치하는 스페이서와, 그 셀갭에 채워진 액정을 구비한다.
도 1은 종래의 박막 트랜지스터 어레이 기판을 개략적으로 나타내는 평면도이고, 도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다.
도 1 및 도 2에 도시된 박막 트랜지스터 어레이 기판은 하부기판(42) 위에 게이트 절연막(44)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(6)와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(18)과, 화소전극(18)과 전단 게이트 라인(2)의 중첩부에 형성된 스토리지 캐패시터(20)를 구비한다.
박막 트랜지스터(6)는 게이트 라인(2)에 접속된 게이트 전극(8)과, 데이터 라인(4)에 접속된 소스 전극(10)과, 화소 전극(16)에 접속된 드레인 전극(12)과, 게이트 전극(8)과 중첩되고 소스 전극(10)과 드레인 전극(12) 사이에 채널을 형성하는 활성층(14)을 구비한다. 활성층(14)은 스토리지 전극(22), 데이터 라인(4), 소스 전극(10) 및 드레인 전극(12)과 중첩되게 형성되고 소스 전극(10)과 드레인 전극(12) 사이의 채널부를 더 포함한다. 활성층(14) 위에는 스토리지 전극(22), 데이터 라인(4), 소스 전극(10) 및 드레인 전극(12)과 오믹접촉을 위한 오믹접촉층(48)이 더 형성된다. 이하, 활성층(14) 및 오믹접촉층(48)을 반도체 패턴(49)이라 명명한다.
박막 트랜지스터(6)는 게이트 라인(2)에 공급되는 게이트 신호에 응답하여 데이터 라인(4)에 공급되는 화소전압 신호가 화소 전극(18)에 충전되어 유지되게 한다.
화소 전극(18)은 보호막(50)을 관통하는 제1 컨택홀(16)을 통해 박막 트랜지스터(6)의 드레인 전극(12)과 접속된다. 화소 전극(18)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 상부 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(18)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.
스토리지 캐패시터(20)는 전단 게이트라인(2)과, 그 게이트라인(2)과 게이트 절연막(44), 활성층(14) 및 오믹접촉층(48)을 사이에 두고 중첩되는 스토리지 전극(22)과, 그 스토리지 전극(22)과 보호막(50)을 사이에 두고 중첩됨과 아울러 그 보호막(50)에 형성된 제2 컨택홀(24)을 경유하여 접속된 화소전극(22)으로 구성된다. 이러한 스토리지 캐패시터(20)는 화소 전극(18)에 충전된 화소전압이 다음 화소전압이 충전될 때까지 안정적으로 유지되게 한다.
이러한 구성을 가지는 박막 트랜지스터 어레이 기판을 형성하기 위해서는 적어도 4번의 마스크 공정이 실시된다. 각각의 마스크 공정은 증착공정 및, 노광 및 현상을 포함하는 포토리쏘그래피 공정, 세정 공정 등 다수의 공정들을 포함함에 따라 제조공정이 복잡하다. 특히, 증착공정은 증착장치, 증착챔버 등의 고가의 장비를 필요로 하고 있다. 따라서, 공정을 단순화하여 비용을 절감하고자 하는 연구가 지속적으로 이루어지고 있다.
따라서, 본 발명의 목적은 제조비용을 절감할 수 있는 박막 트랜지스터 어레이 기판 및 그 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판은 게이트 라인 및 게이트 전극을 포함하는 게이트 패턴 형상의 홈을 가지는 유기 절연패턴과; 상기 홈 내에 형성된 상기 게이트 패턴과; 상기 게이트 라인과 교차되는 데이터 라인과; 상기 게이트 라인과 데이터 라인의 교차영역에 형성된 박막 트랜지스터와; 상기 박막 트랜지스터와 접촉된 화소전극을 구비한다.
상기 게이트 패턴의 형상 및 두께는 상기 홈의 형상 및 깊이에 따라 제어된다.
상기 게이트 패턴은 도전성 나노파티클(nanoparticle) 용액이 상기 홈 내에 분사된 후 경화 또는 건조되어 형성된다.
상기 유기 절연패턴은 포토 아크릴물질을 포함한다.
상기 게이트 패턴 및 상기 데이터 라인을 전기적으로 분리시키는 게이트 절연막 및 상기 박막 트랜지스터의 드레인 전극을 노출시키는 접촉홀을 가지는 보호막을 포함하고, 상기 화소전극은 상기 접촉홀을 통해 상기 드레인 전극과 접촉되는 것을 특징으로 한다.
본 발명에 따른 박막 트랜지스터 어레이 기판은 기판 위에 게이트 라인 및 게이트 전극을 포함하는 게이트 패턴 형상의 홈을 가지는 유기 절연패턴을 형성하는 단계와; 상기 홈 내에 게이트 패턴을 형성하는 단계와; 상기 게이트 패턴 위에 게이트 절연막을 형성하는 단계와; 상기 게이트 라인과 교차되는 데이터 라인, 상기 데이터 라인과 접속된 박막 트랜지스터를 형성하는 단계와; 상기 박막 트랜지스터의 드레인 전극을 노출시키는 접촉홀을 가지는 보호막을 형성하는 단계와; 상기 접촉홀을 통해 상기 드레인 전극과 접촉되는 화소전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 홈 내에 게이트 패턴을 형성하는 단계는 잉크 젯 분사장치를 이용하여 도전성 나노 파티클 용액을 상기 홈 내에 분사하는 단계와; 상기 홈내에 분사된 상기 도전성 나노파티클 용액을 경화시키는 단계를 포함하는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 3 내지 도 7b를 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.
도 3은 종래의 박막 트랜지스터 어레이 기판을 개략적으로 나타내는 평면도이고, 도 4는 도 3에 도시된 박막 트랜지스터 어레이 기판을 Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도이다.
도 3 및 도 4에 도시된 박막 트랜지스터 어레이 기판은 하부기판(142) 위에 게이트 절연막(144)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(106)와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(118)과, 화소전극(118)과 전단 게이트 라인(102)의 중첩부에 형성된 스토리지 캐패시터(120)와, 게이트 라인(102) 및 게이트 전극(108) 주변에 위치하여 게이트 라인(102) 및 게이트 전극(108)의 형성 위치를 구획하는 유기 절연패턴(175) 구비한다.
박막 트랜지스터(106)는 게이트 라인(102)에 접속된 게이트 전극(108)과, 데이터 라인(104)에 접속된 소스 전극(110)과, 화소 전극(116)에 접속된 드레인 전극(112)과, 게이트 전극(108)과 중첩되고 소스 전극(110)과 드레인 전극(112) 사이에 채널을 형성하는 활성층(114)을 구비한다. 활성층(114)은 스토리지 전극(122), 데이터 라인(104), 소스 전극(110) 및 드레인 전극(112)과 중첩되게 형성되고 소스 전극(110)과 드레인 전극(112) 사이의 채널부를 더 포함한다. 활성층(114) 위에는 스토리지 전극(122), 데이터 라인(104), 소스 전극(110) 및 드레인 전극(112)과 오믹접촉을 위한 오믹접촉층(148)이 더 형성된다. 이하, 활성층(114) 및 오믹접촉층(148)을 반도체 패턴(149)이라 명명한다.
박막 트랜지스터(106)는 게이트 라인(102)에 공급되는 게이트 신호에 응답하여 데이터 라인(104)에 공급되는 화소전압 신호가 화소 전극(118)에 충전되어 유지되게 한다.
화소 전극(118)은 보호막(150)을 관통하는 제1 컨택홀(116)을 통해 박막 트랜지스터(106)의 드레인 전극(112)과 접속된다. 화소 전극(118)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 상부 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(18)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.
스토리지 캐패시터(120)는 전단 게이트라인(102)과, 그 게이트라인(102)과 게이트 절연막(144), 활성층(114) 및 오믹접촉층(148)을 사이에 두고 중첩되는 스토리지 전극(122)과, 그 스토리지 전극(122)과 보호막(150)을 사이에 두고 중첩됨과 아울러 그 보호막(150)에 형성된 제2 컨택홀(124)을 경유하여 접속된 화소전극(122)으로 구성된다. 이러한 스토리지 캐패시터(120)는 화소 전극(118)에 충전된 화소전압이 다음 화소전압이 충전될 때까지 안정적으로 유지되게 한다.
게이트 전극(108), 게이트 전극(108)과 접속된 게이트 라인(102)을 포함하는 게이트 패턴은 종래 도 1 및 도 2의 게이트 패턴보다 높은 높이를 갖도록 형성되며 잉크 젯(ink jet) 분사 장치를 이용한 도전성 나노 파티클 용액이 분사된 후 경화됨에 따라 형성된다. 도전성 나노 파티클 용액이 분사 및 경화공정에 의해 형성된 게이트 패턴은 높은 비항값을 가질 수 있게 된다. 이에 따라 본 발명에서는 충분히 높은 높이를 갖도록 게이트 패턴을 형성함에 따라 비저항 증가에 따른 도전성 저하를 보상할 수 있게 된다. 게이트 패턴의 구체적인 형성방법을 후술한다.
유기 절연패턴(175)은 게이트 패턴과 동일평면 상에 형성됨과 아울러 게이트 패턴과 동일 형상을 가지며 하부 기판(142)을 노출시키는 홈을 가진다. 그리고, 포토 아크릴 등의 유기물질로 형성됨에 따라 무기물의 게이트 절연막(144) 및 보호막(150)보다 높은 높이를 가지게 된다.
그리고, 게이트 패턴은 유기 절연패턴(175)에 의해 마련된 홈 내에 나노 파티클 용액이 분사된 후 경화됨에 따라 종래 게이트 패턴보다 높은 높이를 갖도록 형성된다.
즉, 본 발명에 따른 박막 트랜지스터 어레이 기판은 유기 절연패턴(175)을 형성하고, 유기 절연패턴(175)에 의해 형성된 홈 내에 증착 공정이 아닌 분사 방식을 이용하여 게이트 패턴을 형성할 수 있게 된다. 그 결과, 종래 증착 공정을 위한 고가의 증착 장비 등이 필요 없게 됨에 따라 제조비용을 절감할 수 있게 된다. 뿐만 아니라, 무기물 보다 두꺼운 두께를 가지는 유기물인 유기 절연패턴(175)과 동일한 높이를 갖도록 게이트 패턴을 형성할 수 있게 됨으로서 비저항을 충분히 낮출 수 있게 된다. 이에 따라, 증착공정을 이용한 게이트 패턴과 비교하여 도전성이 떨어지지 않는다.
도 5a 내지 도 5d는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조방법을 단계적으로 나타내는 단면도들이다.
도 5a를 참조하면, 하부기판(142) 위에 게이트 패턴 형상의 홈을 가지는 유기 절연패턴(175)과, 유기 절연패턴(175)의 홈 내에 형성된 게이트 라인(102), 게이트 전극(108)을 포함하는 게이트 패턴이 형성된다.
도 5a에서의 게이트 패턴은 스퍼터링 등의 증착 공정이 아닌 잉크젯 분사장치를 이용한 나노 파티클 용액이 분사된 후 경화됨에 따라 형성된다.
이하, 도 6a 내지 도 7b를 참조하여 좀더 상세히 설명하도록 한다.
먼저, 포토 아크릴 등의 유기물질이 증착된 후 마스크를 이용한 포토리쏘그래피 공정 및 식각 공정에 의해 유기물질이 패터닝 된다. 이에 따라, 도 6a 및 6b에 도시된 바와 같이 하부 기판(142) 위에 게이트 패턴과 동일한 형상의 홈(175a)을 가지는 유기 절연패턴(175)이 형성된다. 유기 절연패턴(175)은 하부기판(142) 전체에 위치할 필요는 없고 홈(175a)의 주변에만 형성된다.
이후, 도 7a 및 도 7b에 도시된 바와 같이 잉크 젯 분사장치(185)가 유기 절연패턴(175)상에 정렬된 후 유기 절연패턴(175)의 홈(175a)에 나노 파티클 용액(102a)을 분사한다. 여기서, 유기 절연패턴(175)은 나노 파티클 용액(102a)이 두께 편차 없이 균일한 두께를 가지는 게이트 패턴을 형성을 위한 모세관힘(Capillary force)을 유도할 수 있는 뱅크(bank) 역할을 한다. 이에 따라, 나노 파티클 용액(102a)이 홈(175a) 내에만 위치할 수 있게 된다. 홈(175a) 내에 나노 파티클 용액(102a) 용액이 형성된 후 경화공정이 실시되어 나노 파티클 용액(102a) 내의 수분 등이 완전히 제거됨에 따라 나노 파티클로 이루어지는 게이트 패턴이 형성된다. 나노 파티클로는 구리(Cu), 크롬(Cr), 알루미늄계 금속 등의 파우더로써 그 크기는 나노(nano) 사이즈를 가지게 된다.
이와 같이 뱅크(bank) 역할을 하는 유기 절연패턴(175)을 이용하여 형성된 본원발명의 게이트 패턴은 나노 파티클 용액(102a)만을 분사하여 게이트 패턴을 형성하는 것에 비하여 폭 및 높이 등을 정확하게 제어할 수 있게 된다. 따라서, 게이트 패턴의 신뢰성 또한 향상시킬 수 있다.
도 5b를 참조하면, 게이트 패턴들이 형성된 하부기판(142) 상에 게이트 절연 막(144), 활성층(114), 오믹접촉층(148), 그리고 소스/드레인 패턴들이 순차적으로 형성된다.
게이트 패턴들이 형성된 하부기판(142) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 게이트 절연막(144), 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소스/드레인 금속층이 순차적으로 형성된다.
소스/드레인 금속층 위에 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴을 형성하게 된다. 이 경우 마스크로는 박막 트랜지스터의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부의 포토레지스트 패턴이 다른 소스/드레인 패턴부 보다 낮은 높이를 갖게 한다.
이어서, 포토레지스트 패턴을 이용한 습식 식각공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(104), 소스 전극(110), 그 소스 전극(110)과 일체화된 드레인 전극(112), 스토리지 전극(122)을 포함하는 소스 드레인 패턴이 형성된다.
그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹접촉층(148)과 활성층(114)으로 구성되는 반도체 패턴(149)이 형성된다.
그리고, 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 애싱(Ashing) 공정으로 제거된 후 건식 식각공정으로 채널부의 소스/드레인 패턴 및 오믹접촉층(148)이 식각된다. 이에 따라, 채널부의 활성층(114)이 노출되어 소스 전극(110)과 드레인 전극(112)이 분리된다.
이어서, 스트립 공정으로 소스/드레인 패턴부 위에 남아 있는 포토레지스트 패턴이 제거된다.
게이트 절연막(144)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. 소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다.
도 5c를 참조하면, 소스/드레인 패턴들이 형성된 게이트 절연막(144) 상에 제1 및 제2 콘택홀들(116, 124)을 포함하는 보호막(150)이 형성된다.
소스/드레인 패턴들이 형성된 게이트 절연막(44) 상에 PECVD 등의 증착방법으로 보호막(150)이 전면 형성된다. 보호막(150)은 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝됨으로써 제1 및 제2 컨택홀들(116, 124)이 형성된다. 제1 컨택홀(116)은 보호막(150)을 관통하여 드레인 전극(112)이 노출되게 형성되고, 제2 컨택홀(124)은 보호막(150)을 관통하여 스토리지 전극(122)이 노출되게 형성된다.
보호막(150)의 재료로는 게이트 절연막(144)과 같은 무기 절연물질이나 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB 또는 PFCB 등과 같은 유기 절연물질이 이용된다.
도 5d를 참조하면, 보호막(150) 상에 투명전극 패턴들이 형성된다.
보호막(150) 상에 스퍼터링 등의 증착방법으로 투명전극 물질이 전면 증착된다. 이어서 마스크를 이용한 포토리쏘그래피 공정과 식각공정을 통해 투명전극 물질이 패텅님됨으로써 화소전극(118)이 형성된다. 화소 전극(118)은 제1 컨택 홀(116)을 통해 드레인 전극(112)과 전기적으로 접속되고, 제2 컨택홀(124)을 통해 전단 게이트 라인(102)과 중첩되는 스토리지 전극(122)과 전기적으로 접속된다.
투명전극 물질로는 인듐주석산화물(Indium Tin Oxide : ITO)이나 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)이 이용된다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 제조방법은 게이트 패턴과 동일한 형상의 홈을 가지는 유기 절연패턴을 형성하고 그 홈 내에 나노 파티클 용액을 분사시킨 후 경화시켜 게이트 패턴을 형성한다. 이에 따라, 스퍼터링 장치, 증착 챔버 등의 고가의 증착 장비가 필요 없게 됨에 따라 비용이 절감된다.
뿐만 아니라, 뱅크 역할을 할 수 있는 유기 절연패턴에 의해 구획되는 홈 내에만 나노 파티클 용액을 분사시킴에 따라 게이트 패턴을 형성시킨다. 이에 따라, 증착 공정에 의해 기판 전체에 게이트 급속층이 형성된 후 패터닝되는 종래와 비교하여 재료 비용을 절감할 수 있게 된다.
더 나아가서, 게이트 패턴 형상의 홈 내에 나노 파티클 용액을 분사하여 게이트 패턴을 형성함으로써 게이트 패턴의 폭 및 높이 등을 정확하게 제어할 수 있게 된다. 그 결과, 게이트 패턴의 두께를 사용자가 원하는 정도의 두께를 갖도록 형성할 수 있게 됨으로써 도전성의 정도 또한 조절할 수 있게 되는 등 게이트 패턴의 신뢰성을 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구의 범위에 의해 정하여져야만 할 것이다.

Claims (8)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 기판 위에 게이트 라인 및 게이트 전극을 포함하는 게이트 패턴 형상의 홈을 가지는 유기 절연패턴을 형성하는 단계와;
    상기 홈 내에 게이트 패턴을 형성하는 단계와;
    상기 게이트 패턴 위에 게이트 절연막을 형성하는 단계와;
    상기 게이트 라인과 교차되는 데이터 라인, 상기 데이터 라인과 접속된 박막 트랜지스터를 형성하는 단계와;
    상기 박막 트랜지스터의 드레인 전극을 노출시키는 접촉홀을 가지는 보호막을 형성하는 단계와;
    상기 접촉홀을 통해 상기 드레인 전극과 접촉되는 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  7. 제 6 항에 있어서,
    상기 홈 내에 게이트 패턴을 형성하는 단계는
    잉크 젯 분사장치를 이용하여 도전성 나노 파티클 용액을 상기 홈 내에 분사하는 단계와;
    상기 홈내에 분사된 상기 도전성 나노파티클 용액을 경화시키는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
  8. 제 6 항에 있어서,
    상기 게이트 패턴의 형상 및 두께는 상기 홈의 형상 및 깊이에 따라 제어되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
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KR20060077874A (ko) * 2004-12-31 2006-07-05 엘지.필립스 엘시디 주식회사 액정표시소자의 제조방법

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