KR20050066745A - 박막트랜지스터 어레이 기판의 제조방법 - Google Patents

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Abstract

본 발명은 포토공정을 사용하지 않고서 패터닝공정을 수행할 수 있는 박막트랜지스터 어레이 기판의 제조 방법에 관한 것이다.
본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법은 기판 상에 에치 레지스트와 제1 소프트 몰드를 이용하여 게이트전극 및 게이트라인을 포함하는 제1 도전패턴군을 형성하는 단계와; 상기 제1 도전패턴군이 형성된 기판 상에 게이트절연막을 형성하는 단계와; 상기 게이트절연막 상에 에치 레지스트와 제2 소프트 몰드를 이용하여 소스전극, 드레인전극 및 데이터라인을 포함하는 제2 도전패턴군과 상기 소스전극 및 상기 드레인전극 사이의 채널을 형성하는 반도체패턴을 형성하는 단계와; 상기 제2 도전패턴군과 반도체패턴이 형성된 게이트절연막 상에 에치 레지스트와 제3 소프트 몰드를 이용하여 콘택홀을 가지는 보호막을 형성하는 단계와; 상기 보호막 상에 에치 레지스트와 제4 소프트 몰드를 이용하여 화소전극을 포함하는 제3 도전패턴군을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

박막트랜지스터 어레이 기판의 제조방법{Method Of Fabricating Thin Film Transistor Array Substrate}
본 발명은 박막트랜지스터 어레이 기판에 관한 것으로, 특히 포토공정을 사용하지 않고서 패터닝공정을 수행할 수 있는 박막트랜지스터 어레이 기판의 제조방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 상/하부 기판에 대향하게 배치된 화소 전극과 공통 전극 사이에 형성되는 전계에 의해 액정을 구동하게 된다.
액정 표시 장치는 서로 대향하여 합착된 박막트랜지스터 어레이 기판 및 칼라 필터 어레이 기판과, 두 어레이 기판 사이에서 셀갭을 일정하게 유지시키기 위한 스페이서와, 그 셀갭에 채워진 액정을 구비한다.
박막트랜지스터 어레이 기판은 다수의 신호 배선들 및 박막 트랜지스터와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다. 칼라필터 어레이 기판은 칼러 구현을 위한 칼라 필터 및 빛샘 방지를 위한 블랙 매트릭스와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다.
도 1은 종래 박막트랜지스터 어레이 기판을 도시한 평면도이고, 도 2는 도 1에서 선 "Ⅱ-Ⅱ'"를 따라 절취한 박막트랜지스터 어레이 기판을 도시한 단면도이다.
도 1 및 도 2에 도시된 박막트랜지스터 어레이 기판은 하부 기판(1) 위에 게이트 절연막(12)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(30)와, 그 교차 구조로 마련된 화소 영역에 형성된 화소 전극(22)과, 게이트라인(2)과 스토리지전극(28)의 중첩부에 형성된 스토리지 캐패시터(40)와, 게이트 라인(2)과 접속된 게이트 패드(50)와, 데이터 라인(4)과 접속된 데이터 패드(60)를 구비한다.
게이트 신호를 공급하는 게이트 라인(2)과 데이터 신호를 공급하는 데이터 라인(4)은 교차 구조로 형성되어 화소 영역(5)을 정의한다.
박막 트랜지스터(30)는 게이트 라인(2)의 게이트 신호에 응답하여 데이터 라인(4)의 화소 신호가 화소 전극(22)에 충전되어 유지되게 한다.
이를 위하여, 박막 트랜지스터(30)는 게이트 라인(2)에 접속된 게이트 전극(6)과, 데이터 라인(4)에 접속된 소스 전극(8)과, 화소 전극(22)에 접속된 드레인 전극(10)을 구비한다. 또한, 박막 트랜지스터(30)는 게이트 전극(6)과 게이트 절연막(12)을 사이에 두고 중첩되면서 소스 전극(8)과 드레인 전극(8) 사이에 채널을 형성하는 활성층(14)을 더 구비한다. 그리고, 활성층(14)은 데이터 라인(4), 데이터 패드 하부 전극(62), 그리고 스토리지 전극(28)과도 중첩되게 형성된다. 이러한 활성층(14) 위에는 데이터 라인(4), 소스 전극(8), 드레인 전극(8), 데이터 패드 하부 전극(62), 그리고 스토리지 전극(28)과 오믹 접촉을 위한 오믹 접촉층(16)이 더 형성된다.
화소 전극(22)은 보호막(18)을 관통하는 제1 콘택홀(20)을 통해 박막 트랜지스터(30)의 드레인 전극(10)과 접속되어 화소 영역(5)에 형성된다.
이에 따라, 박막 트랜지스터(30)를 통해 화소 신호가 공급된 화소 전극(22)과 기준 전압이 공급된 공통 전극(도시하지 않음) 사이에는 전계가 형성된다. 이러한 전계에 의해 하부 어레이 기판과 상부 어레이 기판 사이의 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역(5)을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
스토리지 캐패시터(40)는 게이트 라인(2)과, 그 게이트 라인(2)과 게이트 절연막(12), 활성층(14), 그리고 오믹 접촉층(16)을 사이에 두고 중첩되는 스토리지 전극(28)과, 그 스토리지 전극(28)과 보호막(18)에 형성된 제2 콘택홀(42)을 통해 접속된 화소 전극(22)으로 구성된다. 이러한 스토리지 캐패시터(40)는 화소 전극(22)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다.
게이트패드(50)는 게이트드라이버(도시하지 않음)와 접속되어 게이트라인(2)에 게이트신호를 공급한다. 이러한 게이트 패드(50)는 게이트 라인(2)으로부터 연장되는 게이트 패드 하부 전극(52)과, 게이트 절연막(12) 및 보호막(18)을 관통하는 제3 콘택홀(56)을 통해 게이트 패드 하부 전극(52)과 접속된 게이트 패드 상부 전극(54)으로 구성된다.
데이터패드(60)는 데이터 드라이버(도시하지 않음)와 접속되어 데이터라인(4)에 데이터신호를 공급한다. 이러한 데이터 패드(60)는 데이터 라인(4)으로부터 연장되는 데이터 패드 하부 전극(62)과, 보호막(18)을 관통하는 제4 콘택홀(66)을 통해 데이터 패드 하부 전극(62)과 접속된 데이터 패드 상부 전극(64)으로 구성된다.
이러한 구성을 가지는 박막 트랜지스터 어레이 기판의 제조 방법을 4마스크 공정을 이용하여 상세히 하면 도 3a 내지 도 3h에 도시된 바와 같다.
먼저, 하부 기판(1) 상에 스퍼터링 방법 등의 증착 방법을 통해 도 3a에 도시된 바와 같이 게이트금속층(5)이 형성된다. 이어서, 차단영역(S2)과 노광영역(S1)을 정의하는 제1 마스크(70)를 이용한 노광 및 현상공정을 포함하는 포토리쏘그래피 공정으로 포토레지스트패턴(72)이 형성된다. 이 포토레지스트패턴(72)을 이용한 식각공정으로 게이트금속층(5)이 패터닝됨으로써 도 3b에 도시된 바와 같이 하부기판(1) 상에 게이트 라인(2), 게이트 전극(6) 및 게이트 패드 하부 전극(52)을 포함하는 제1 도전 패턴군이 형성된다.
제1 도전 패턴군이 형성된 하부기판(1) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 도 3c에 도시된 바와 같이 게이트 절연막(12), 비정질 실리콘층(15), n+ 비정질 실리콘층(17), 그리고 데이터금속층(19)이 순차적으로 형성된다. 이어서, 데이터 금속층(19) 위에 노광영역(S1), 차단영역(S2) 및 부분 노광 영역(S3)을 정의하는 제2 마스크(74)를 이용한 노광 및 현상공정을 포함하는 포토리쏘그래피 공정으로 포토레지스트 패턴(76)이 형성된다. 이 경우 제2 마스크(74)로는 박막 트랜지스터의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부의 포토레지스트 패턴(76)이 다른 소스/드레인 패턴부 보다 낮은 높이를 갖게 한다. 그런 다음, 포토레지스트 패턴(76)을 이용한 습식 식각 공정으로 데이터 금속층(19)이 패터닝됨으로써 데이터 라인(4), 소스 전극(8), 그 소스 전극(8)과 일체화된 드레인 전극(10), 스토리지 전극(28)을 포함하는 제2 도전 패턴군이 형성된다. 그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹 접촉층(14)과 활성층(16)이 형성된다. 그리고, 애싱(Ashing) 공정으로 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 제거된 후 건식 식각 공정으로 채널부의 소스/드레인 금속 패턴 및 오믹 접촉층(16)이 식각된다. 이에 따라, 채널부의 활성층(14)이 노출되어 소스 전극(8)과 드레인 전극(10)이 분리된다.
제2 도전 패턴군이 형성된 게이트 절연막(12) 상에 도 3e에 도시된 바와 같이 PECVD 등의 증착 방법으로 보호막(18)이 전면 형성된다. 이어서, 보호막(18) 상에 노광영역(S1)과 차단영역(S2)을 정의하는 제3 마스크(78)를 이용한 노광 및 현상공정을 포함하는 포토리쏘그래피 공정으로 포토레지스트패턴(80)이 형성된다. 이 포토레지스트패턴(80)을 이용한 식각공정으로 보호막(18)이 패터닝됨으로써 도 3f에 도시된 바와 같이 제1 내지 제4 콘택홀들(20,42,56,66)이 형성된다.
제1 내지 제4 콘택홀(20,42,56,66)을 가지는 보호막(18) 상에 스퍼터링 등의 증착 방법으로 도 3g에 도시된 바와 같이 투명 도전막(23)이 도포된다. 이어서, 노광영역(S1)과 차단영역(S2)을 정의하는 제4 마스크(82)를 이용한 노광 및 현상공정을 포함하는 포토리소그래피 공정으로 포토레지스트패턴(84)이 형성된다. 이 포토레지스트패턴(84)을 이용한 식각 공정으로 투명 도전막(23)이 패터닝됨으로써 도 3h에 도시된 바와 같이 화소 전극(22), 게이트 패드 상부 전극(54), 데이터 패드 상부 전극(64)을 포함하는 제3 도전 패턴군이 형성된다.
이와 같이, 종래 박막 트랜지스터 어레이 기판 및 그 제조 방법에 있어서, 포토리소그래피공정은 포토레지스트의 도포, 마스크 정렬, 노광, 현상 및 스트립을 포함하는 일렬의 사진공정이다. 이 포토리소그래피공정은 공정 소요시간이 길고 포토레지스트와, 포토레지스트패턴을 제거하기 위한 스트립용액의 낭비가 크며, 노광장비 등의 고가장비가 필요한 문제점이 있다. 특히, 기판의 크기가 대형화되고 패턴사이즈가 작아짐에 따라 노광장비의 가격이 상승된다.
따라서, 본 발명의 목적은 포토공정을 사용하지 않고서 패터닝공정을 수행할 수 있는 박막트랜지스터 어레이 기판의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법은 기판 상에 에치 레지스트와 제1 소프트 몰드를 이용하여 게이트전극 및 게이트라인을 포함하는 제1 도전패턴군을 형성하는 단계와; 상기 제1 도전패턴군이 형성된 기판 상에 게이트절연막을 형성하는 단계와; 상기 게이트절연막 상에 에치 레지스트와 제2 소프트 몰드를 이용하여 소스전극, 드레인전극 및 데이터라인을 포함하는 제2 도전패턴군과 상기 소스전극 및 상기 드레인전극 사이의 채널을 형성하는 반도체패턴을 형성하는 단계와; 상기 제2 도전패턴군과 반도체패턴이 형성된 게이트절연막 상에 에치 레지스트와 제3 소프트 몰드를 이용하여 콘택홀을 가지는 보호막을 형성하는 단계와; 상기 보호막 상에 에치 레지스트와 제4 소프트 몰드를 이용하여 화소전극을 포함하는 제3 도전패턴군을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 도전패턴군을 형성하는 단계는 상기 기판 상에 게이트금속층과 에치 레지스트를 형성하는 단계와; 상기 에치 레지스트 상에 제1 도전패턴군과 대응하는 홈을 가지는 제1 소프트몰드를 가압하여 에치 레지스트 패턴을 형성하는 단계와; 상기 에치 레지스트 패턴을 마스크로 상기 게이트금속층을 식각하는 단계를 포함하는 것을 특징으로 한다.
상기 제2 도전패턴군과 반도체패턴을 형성하는 단계는 상기 게이트절연막 상에 제1 및 제2 반도체층, 데이트금속층 및 에치 레지스트를 형성하는 단계와; 상기 제2 도전패턴군 및 반도체패턴과 대응하는 제1 홈과 상기 채널과 대응하며 상기 제1 홈과 깊이가 다른 제2 홈을 가지는 상기 제2 소프트 몰드를 상기 에치 레지스트 상에 가압하여 단차를 가지는 에치 레지스트패턴을 형성하는 단계와; 상기 에치 레지스트패턴을 마스크로 상기 데이터금속층을 습식식각하는 단계와; 상기 에치 레지스트패턴을 마스크로 상기 제1 및 제2 반도체층을 건식식각하는 단계와; 상기 에치 레지스트패턴을 에싱하는 단계와; 상기 에싱된 에치 레지스트패턴을 마스크로 상기 채널에 해당하는 데이터금속층과 제2 반도체층을 식각하는 단계를 포함하는 것을 특징으로 한다.
상기 콘택홀을 가지는 보호막을 형성하는 단계는 상기 제2 도전패턴군과 반도체패턴이 형성된 게이트절연막 상에 보호막과 에치 레지스트를 형성하는 단계와; 상기 에치 레지스트 상에 콘택홀과 대응되는 돌기를 가지는 제3 소프트몰드를 가압하여 에치 레지스트패턴을 형성하는 단계와; 상기 에치 레지스트 패턴을 마스크로 상기 보호막을 식각하는 단계를 포함하는 것을 특징으로 한다.
상기 화소전극을 포함하는 제3 도전패턴군을 형성하는 단계는 상기 보호막 상에 투명도전성막과 에치 레지스트를 형성하는 단계와; 상기 에치 레지스트에 상기 제3 도전패턴군과 대응되는 홈을 가지는 제4 소프트 몰드를 가압하여 에치 레지스트패턴을 형성하는 단계와; 상기 에치 레지스트 패턴을 마스크로 상기 투명도전성막을 식각하는 단계를 포함하는 것을 특징으로 한다.
상기 에치 레지스트패턴을 형성하는 단계는 상기 제1 내지 제4 소프트 몰드 중 어느 하나의 자중 정도의 무게로 상기 에치 레지스트를 약 10분~2시간 동안 130℃이하의 온도에서 가압하는 단계를 포함하는 것을 특징으로 한다.
상기 에치 레지스트는 에탄올용액에 노볼락 수지가 약 5~30wt% 첨가된 용액을 포함하는 것을 특징으로 한다.
상기 제1 내지 제4 소프트 몰드 중 적어도 어느 하나는 폴리디메틸실록세인, 폴리 우레탄 및 크로스 링크드 노볼락 수지 중 어느 하나를 포함하는 것을 특징으로 한다.
상기 식각공정 후 상기 에치 레지스트패턴을 알코올계열의 스트립액을 이용하여 제거하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법은 기판 상에 도전층, 반도체층 및 절연층 중 적어도 어느 하나의 박막을 형성하는 단계와; 상기 박막 상에 에치 레지스트를 형성하는 단계와; 상기 박막과 소프트 몰드가 접촉되도록 상기 소프트몰드를 상기 에치 레지스트에 가압하여 에치 레지스트패턴을 형성하는 단계와; 상기 에치 레지스트패턴을 마스크로 상기 박막을 식각하여 도전패턴, 반도체패턴 및 절연패턴 중 적어도 어느 하나를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 박막과 소프트 몰드가 접촉되도록 상기 소프트몰드를 상기 에치 레지스트에 가압하여 에치 레지스트패턴을 형성하는 단계는 상기 소프트 몰드의 자중 정도의 무게로 상기 에치 레지스트를 약 10분~2시간 동안 130℃이하의 온도에서 가압하는 단계를 포함하는 것을 특징으로 한다.
상기 에치 레지스트는 에탄올용액에 노볼락 수지가 약 5~30wt% 첨가된 용액을 포함하는 것을 특징으로 한다.
상기 소프트 몰드는 폴리디메틸실록세인, 폴리 우레탄 및 크로스 링크드 노볼락 수지 중 어느 하나를 포함하는 것을 특징으로 한다.
상기 소프트 몰드에는 상기 에치 레지스트패턴과 대응하는 홈과 상기 박막과 접촉하는 돌출부를 포함하는 것을 특징으로 한다.
상기 박막트랜지스터 어레이 기판의 제조방법은 상기 식각공정 후 상기 에치 레지스트패턴을 알코올계열의 스트립액을 이용하여 제거하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 4a 내지 도 11c를 참조하여 상세하게 설명하기로 한다.
도 4a 및 도 4b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제1 소프트 몰드 공정을 설명하기 위한 평면도 및 단면도이다.
도 4a 및 도 4b에 도시된 바와 같이 하부 기판(101) 상에 게이트 라인(102), 게이트 전극(106) 및 게이트 패드 하부전극(152)을 포함하는 제1 도전패턴군이 형성된다.
이를 위해, 하부기판(101) 상에 스퍼터링 등의 증착방법을 통해 도 5a에 도시된 바와 같이 게이트금속막(208)과, 게이트금속막(208) 상에 노즐분사 또는 스핀코팅 등의 도포공정에 의해 에치 레지스트 용액(204)이 형성된다. 여기서, 게이트금속막(208)은 알루미늄/네오듐(AlNd)을 포함하는 알루미늄(Al)계 금속, 몰리브덴(Mo), 구리(Cu), 크롬(Cr), 탄탈(Ta), 티타늄(Ti) 등과 같은 금속이 이용된다. 에치 레지스트 용액(204)은 내열성과 내약품성을 가지는 재료, 예를 들어 에탄올(Ethanol)용액에 노볼락 수지(Novolac resin)가 약 5~30wt% 첨가된 용액이 이용된다.
이어서, 에치 레지스트 용액(204) 상부에 홈(202a)과 돌출부(202b)를 가지는 제1 소프트 몰드(200)가 정렬된다. 제1 소프트 몰드의 홈(202a)은 제1 도전패턴군이 형성될 영역과 대응된다. 이러한 제1 소프트 몰드(200)는 탄성이 큰 고무 재료, 예를 들어 폴리디메틸실록세인(Polydimethylsiloxane ; PDMS), 폴리 우레탄(Polyurethane), 크로스 링크드 노볼락 수지(Cross-linked Novolac Resin) 등이 이용된다.
이러한 제1 소프트 몰드(200)는 자신의 자중 정도의 무게로 제1 소프트 몰드(200)의 돌출부(202b) 표면과 게이트금속막(208)이 접촉되도록 에치 레지스트 용액(204)에 소정시간동안, 예를 들어 약 10분~2시간 동안 가압된다. 이 때, 기판(101)은 약 130℃이하의 온도로 베이킹된다. 그러면, 제1 소프트 몰드(200)와 기판(101) 사이의 압력으로 발생하는 모세관 힘(Capillary force)과 제1 소프트 몰드(200)와 에치 레지스트 용액(204) 사이의 반발력에 의해 에치 레지스트 용액(204)이 제1 소프트 몰드의 홈(202a) 내로 이동한다. 그 결과, 도 5b에 도시된 바와 같이 제1 소프트 몰드(200)의 홈(202a)과 반전 전사된 패턴 형태의 에치 레지스트패턴(206)이 형성된다.
그런 다음, 제1 소프트 몰드(200)와 기판(101)이 분리된 후 에치 레지스트 패턴을 마스크로 이용한 식각공정으로 게이트금속층(208)이 패터닝됨으로써 도 5c에 도시된 바와 같이 게이트 라인(102), 게이트 전극(106) 및 게이트 패드 하부 전극(152)을 포함하는 제1 도전패턴군이 형성된다.
이어서, 제1 도전패턴군 상에 잔존하는 에치 레지스트패턴(206)이 친환경적인 알코올계열의 스트립액을 이용한 스트립공정에 의해 제거된다.
도 6a 및 도 6b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제2 소프트 몰드 공정을 설명하기 위한 평면도 및 단면도이다.
도 6a 및 도 6b에 도시된 바와 같이 게이트 절연막(112) 위에 적층된 활성층(114) 및 오믹 접촉층(116)을 포함하는 반도체 패턴과; 데이터 라인(104), 소스전극(108), 드레인 전극(110), 데이터 패드 하부전극(162), 스토리지 전극(128)을 포함하는 제2 도전 패턴군이 형성된다.
이를 상세히 설명하면, 제1 도전패턴군이 형성된 하부 기판(101) 상에 도 7a에 도시된 바와 같이 PECVD, 스퍼터링 등의 증착 방법을 통해 게이트 절연막(112)과 제1 및 제2 반도체층(215,217)과 데이터금속층(219)이 순차적으로 형성된다. 여기서, 게이트 절연막(112)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 이용되며, 제1 반도체층(215)은 불순물이 도핑되지 않은 비정질실리콘이 이용되며, 제2 반도체층(217)은 N형 또는 P형의 불순물이 도핑된 비정질실리콘이 이용된다. 데이터금속층(219)은 알루미늄(Al)계 금속, 몰리브덴(Mo), 구리(Cu) 등과 같은 금속으로 이루어진다.
이어서, 데이터금속층(219) 위에 노즐분사 또는 스핀코팅 등의 도포공정에 의해 에치 레지스트 용액(214)이 도포된다. 이 에치 레지스트 용액(214) 상에 제1 소프트 몰드와 동일 재질의 제2 소프트 몰드(210)가 정렬된다. 제2 소프트 몰드(210)는 박막트랜지스터의 채널부에서 단차진 홈(212c)을 가지게 된다. 이를 위해, 제2 소프트 몰드(210)는 서로 다른 높이를 가지는 제1 및 제2 돌출부(212a,212b)와, 제1 및 제2 돌출부(212a,212b) 사이에 형성된 홈(212c)을 가진다. 여기서, 제2 돌출부(212b)는 박막트랜지스터(130)의 채널부와 대응되는 영역에 형성되며, 홈(212c)은 제2 도전패턴군이 형성될 영역과 대응되게 형성된다.
이러한 제2 소프트 몰드(210)는 자신의 자중 정도의 무게로 데이터금속층(219)과 제2 소프트 몰드(210)의 제1 돌출부(212a) 표면이 접촉되도록 에치 레지스트 용액(214)에 소정시간동안, 예를 들어 약 10분~2시간 동안 가압된다. 이 때, 기판(101)은 약 130℃이하의 온도로 베이킹된다. 그러면, 제2 소프트 몰드(210)와 기판(101) 사이의 압력으로 발생하는 모세관 힘(Capillary force)와 제2 소프트 몰드(210)와 에치 레지스트 용액(214) 사이의 반발력에 의해 에치 레지스트 용액(214)이 제2 소프트 몰드(210)의 홈(212c) 내로 이동한다. 그 결과, 도 7b에 도시된 바와 같이 제2 소프트 몰드의 홈(212c)과 반전 전사된 패턴 형태의 단차를 가지는 에치 레지스트패턴(216)이 형성된다. 즉, 제2 돌출부(212b)와 대응되는 영역에 형성된 에치 레지스트 패턴(216)은 홈(212c)과 대응되는 영역에 형성된 제1 높이(h1)를 갖는 에치 레지스트패턴(216)보다 낮은 제2 높이(h2)를 가지게 된다.
그런 다음, 제2 소프트 몰드(210)와 기판(101)이 분리된 후 에치 레지스트 패턴(216)을 마스크로 이용한 습식식각공정으로 데이터금속층이 패터닝됨으로써 스토리지전극(128), 데이터 라인(104), 데이터 라인(104)과 접속된 소스전극(108) 및 드레인 전극(110), 데이터 라인(104)과 다른 일측에 접속된 데이터 패드 하부전극(162)을 포함하는 제2 도전패턴군이 형성된다. 여기서, 데이터라인(104)은 게이트라인(102)과 교차되게 형성되어 화소영역(105)을 결정한다.
그리고, 에치 레지스트 패턴(216)을 마스크로 이용한 건식 식각 공정으로 제1 및 제2 반도체층(215,217)이 패터닝됨으로써 활성층(114)과 오믹접촉층(116)은 제2 도전패턴군을 따라 형성된다.
이어서, 산소(O2) 플라즈마를 이용한 애싱(Ashing) 공정으로 제2 높이(h2)를 갖는 에치 레지스트 패턴(216)은 도 7c에 도시된 바와 같이 제거되고, 제1 높이(h1)를 갖는 에치 레지스트 패턴(216)은 높이가 낮아진 상태가 된다. 이러한 에치 레지스트 패턴(216)을 이용한 식각 공정으로 박막 트랜지스터의 채널부에 형성된 데이터 금속층과 오믹접촉층(116)이 제거됨으로써 도 7d에 도시된 바와 같이 드레인 전극(110)과 소스 전극(108)이 분리된다.
그리고, 제2 도전패턴군 상에 잔존하는 에치 레지스트 패턴(216)이 친환경적인 알코올계열의 스트립액을 이용한 스트립공정에 의해 제거된다.
도 8a 및 도 8b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제3 소프트 몰드 공정을 설명하기 위한 평면도 및 단면도이다.
도 8a 및 도 8b에 도시된 바와 같이 제2 도전패턴군이 형성된 게이트절연막(112) 상에 제1 내지 제4 콘택홀(120,142,156,166)을 가지는 보호막(118)이 형성된다.
이를 위해, 게이트절연막(112) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 도 9a에 도시된 바와 같이 보호막(118)과, 보호막(118) 상에 노즐분사 또는 스핀코팅 등의 도포공정에 의해 에치 레지스트 용액(224)이 형성된다. 여기서, 보호막(118)으로는 게이트 절연막(112)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다. 에치 레지스트 용액(224)은 내열성과 내약품성을 가지는 재료, 예를 들어 에탄올(Ethanol)용액에 노볼락 수지(Novolac resin)가 약 5~30wt% 첨가된 용액이 이용된다.
이어서, 에치 레지스트 용액(224) 상부에 홈(222a)과 돌출부(222b)를 가지는 제3 소프트 몰드(220)가 정렬된다. 제3 소프트 몰드(220)의 돌출부(222b)는 제1 내지 제4 콘택홀이 형성될 영역과 대응된다. 이러한 제3 소프트 몰드(220)는 자신의 자중 정도의 무게로 제3 소프트 몰드(220)와 보호막(118)이 접촉되도록 에치 레지스트 용액(224)에 소정시간동안, 예를 들어 약 10분~2시간 동안 가압된다. 이 때, 기판(101)은 약 130℃이하의 온도로 베이킹된다. 그러면, 제3 소프트 몰드(220)와 기판(101) 사이의 압력으로 발생하는 모세관 힘(Capillary force)와 제3 소프트 몰드(220)와 에치 레지스트 용액(224) 사이의 반발력에 의해 에치 레지스트 용액(224)이 제3 소프트 몰드(220)의 홈(222a) 내로 이동한다. 그 결과, 도 9b에 도시된 바와 같이 제3 소프트 몰드(220)의 홈(222a)과 반전 전사된 패턴 형태의 에치 레지스트패턴(226)이 형성된다.
그런 다음, 제3 소프트 몰드(220)와 기판(101)이 분리된 후 에치 레지스트 패턴(226)을 마스크로 이용한 식각공정으로 보호막(118)이 패터닝됨으로써 도 9c에 도시된 바와 같이 제1 내지 제4 콘택홀(120,142,156,166)이 형성된다.
제1 콘택홀(120)은 보호막(118)을 관통하여 박막트랜지스터의 드레인전극(110)을 노출시킨다. 제2 콘택홀(142)은 보호막(118)을 관통하여 스토리지전극(128)을 노출시킨다. 제3 콘택홀(156)은 보호막(118) 및 게이트절연막(112)을 관통하여 게이트 패드 하부전극(152)을 노출시킨다. 제4 콘택홀(166)은 보호막(118)을 관통하여 데이터 패드 하부전극(162)을 노출시킨다.
이어서, 보호막(118) 상에 잔존하는 에치 레지스트패턴(226)이 친환경적인 알코올계열의 스트립액을 이용한 스트립공정에 의해 제거된다.
도 10a 및 도 10b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조 방법 중 제4 소프트 몰드 공정을 설명하기 위한 평면도 및 단면도이다.
도 10a 및 도 10b에 도시된 바와 같이 제1 내지 제4 콘택홀을 가지는 보호막(118) 상에 화소 전극(122), 게이트 패드 상부 전극(154) 및 데이터 패드 상부 전극(164)을 포함하는 제3 도전 패턴군이 형성된다. 여기서, 화소전극(122)은 제1 콘택홀(120)을 통해 박막 트랜지스터(130)의 드레인 전극(110)과 접속되어 화소 영역(105)에 형성된다. 또한, 화소전극(122)은 제2 콘택홀(142)을 통해 스토리지전극(128)과 접속되어 스토리지 캐패시터(140)를 구성한다. 즉, 스토리지 캐패시터(140)는 게이트 라인(102)과, 그 게이트 라인(102)과 게이트 절연막(112), 활성층(114), 그리고 오믹 접촉층(116)을 사이에 두고 중첩되는 스토리지 전극(128)과, 그 스토리지 전극(128)과 보호막(118)에 형성된 제2 콘택홀(142)을 통해 접속된 화소 전극(122)으로 구성된다. 이러한 스토리지 캐패시터(140)는 화소 전극(122)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 한다. 게이트 패드 상부 전극(154)은 제3 콘택홀(156)을 통해 게이트 패드 하부 전극(152)과 접속되어 게이트패드(150)를 구성한다. 이 게이트패드(150)는 게이트드라이버(도시하지 않음)와 접속되어 게이트라인(102)에 게이트신호를 공급한다. 데이터 패드 상부 전극(164)은 제4 콘택홀(166)을 통해 데이터 패드 하부 전극(162)과 접속되어 데이터패드(160)를 구성한다. 이 데이터패드(160)는 데이터드라이버(도시하지 않음)와 접속되어 데이터라인(104)에 데이터신호를 공급한다.
이 제3 도전패턴군의 제조방법을 상세히 설명하면, 보호막(118) 상에 스퍼터링 등의 증착 방법으로 투명 도전막(233)과, 투명도전막(233) 상에 노즐분사 또는 스핀코팅 등의 도포공정에 의해 에치 레지스트 용액(234)이 형성된다. 여기서, 투명도전막(233)으로는 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO) 또는 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : ITZO) 등이 이용된다. 에치 레지스트 용액(234)은 내열성과 내약품성을 가지는 재료, 예를 들어 에탄올(Ethanol)용액에 노볼락 수지(Novolac resin)가 약 5~30wt% 첨가된 용액이 이용된다.
이어서, 에치 레지스트 용액(234) 상부에 홈(232a)과 돌출부(232b)를 가지는 제4 소프트 몰드(230)가 정렬된다. 제4 소프트 몰드(230)의 홈(232a)은 제3 도전패턴군이 형성될 영역과 대응된다. 이러한 제4 소프트 몰드(230)는 자신의 자중 정도의 무게로 에치 레지스트 용액(234)에 소정시간동안, 예를 들어 약 10분~2시간 동안 가압된다. 이 때, 기판(101)은 약 130℃이하의 온도로 베이킹된다. 그러면, 제4 소프트 몰드(230)와 기판(101) 사이의 압력으로 발생하는 모세관 힘(Capillary force)와 제4 소프트 몰드(230)와 에치 레지스트 용액(234) 사이의 반발력에 의해 에치 레지스트 용액(234)이 제4 소프트 몰드(230)의 홈(232a) 내로 이동한다. 그 결과, 도 11b에 도시된 바와 같이 제4 소프트 몰드(230)의 홈(232a)과 반전 전사된 패턴 형태의 에치 레지스트 패턴(236)이 형성된다.
그런 다음, 제4 소프트 몰드(230)와 기판(101)이 분리된 후 에치 레지스트 패턴(236)을 마스크로 이용한 식각공정으로 투명 도전막(233)이 패텅님됨으로써 도 11c에 도시된 바와 같이 화소 전극(122), 게이트 패드 상부 전극(154) 및 데이터 패드 상부 전극(164)을 포함하는 제3 도전 패턴군이 형성된다.
화소 전극(122)은 제1 콘택홀(120)을 통해 드레인 전극(110)과 전기적으로 접속되고, 제2 콘택홀(142)을 통해 스토리지 전극(128)과 전기적으로 접속된다. 게이트 패드 상부 전극(154)는 제3 콘택홀(156)을 통해 게이트 패드 하부 전극(152)과 전기적으로 접속된다. 데이터 패드 상부 전극(164)은 제4 콘택홀(166)을 통해 데이터 하부 전극(162)과 전기적으로 접속된다.
이어서, 제3 도전패턴군 상에 잔존하는 에치 레지스트패턴(236)이 친환경적인 알코올계열의 스트립액을 이용한 스트립공정에 의해 제거된다.
본 발명에 따른 제1 내지 제4 소프트 몰드 각각은 기판과 분리된 후 자외선(UV)과 O3를 이용하여 세정된다. 세정된 제1 내지 제4 소프트 몰드 각각은 다른 박막의 패터닝공정에 재투입된다.
한편, 본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법은 액정표시소자의 박막트랜지스터 어레이 기판을 예로 들어 설명되었지만 마스크를 이용한 포토리소그래피공정에 의해 형성된 박막에 모두 적용될 수 있다. 예를 들어, 액정표시소자에 포함된 컬러필터 어레이 기판, 전계 발광 소자, 플라즈마 디스플레이 패널, 전계 방출 소자에 포함된 박막 등도 에치 레지스트와 소프트 몰드를 이용한 패터닝공정에 의해 형성된다.
상술한 바와 같이, 본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법은 포토공정을 사용하지 않고 소프트 몰드와 에치 레지스트를 이용하여 박막트랜지스터 어레이 기판의 박막을 패터닝할 수 있다. 이에 따라, 고가의 노광장비가 필요없게 되며, 공정이 간단하면서 정밀도가 높아 공정시간을 줄일 수 있어 제조수율이 향상된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 종래 박막 트랜지스터 어레이 기판을 나타내는 평면도이다.
도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 선"Ⅱ-Ⅱ'"를 따라 절단하여 도시한 단면도이다.
도 3a 내지 도 3h는 도 2에 도시된 박막 트랜지스터 어레이 기판의 제조 방법을 단계적으로 도시한 단면도들이다.
도 4a 및 도 4b는 본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제1 소프트 몰드 공정에 의해 형성된 제1 도전패턴군을 나타내는 평면도 및 단면도이다.
도 5a 내지 도 5c는 본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제1 소프트 몰드 공정을 구체적으로 설명하기 위한 단면도이다.
도 6a 및 도 6b는 본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제2 소프트 몰드 공정에 의해 형성된 반도체패턴과 제2 도전패턴군을 나타내는 평면도 및 단면도이다.
도 7a 내지 도 7d는 본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제2 소프트 몰드 공정을 구체적으로 설명하기 위한 단면도이다.
도 8a 및 도 8b는 본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제3 소프트 몰드 공정에 의해 형성된 콘택홀을 가지는 보호막을 나타내는 평면도 및 단면도이다.
도 9a 내지 도 9c는 본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제3 소프트 몰드 공정을 구체적으로 설명하기 위한 단면도이다.
도 10a 및 도 10b는 본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제4 소프트 몰드 공정에 의해 형성된 제3 도전패턴군을 나타내는 평면도 및 단면도이다.
도 11a 내지 도 11c는 본 발명에 따른 박막트랜지스터 어레이 기판의 제조방법 중 제4 소프트 몰드 공정을 구체적으로 설명하기 위한 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
2,102 : 게이트 라인 4,104 : 데이터 라인
6,106 : 게이트전극 8,108 : 소스전극
10,110 : 드레인전극 12,112 : 게이트절연막
14,114 : 활성층 16,116 : 오믹접촉층
18,118 : 보호막
20,42,56,66,120,142,156,166 : 콘택홀
22,122 : 화소전극 28,128 : 스토리지전극
40,140 : 스토리지캐패시터 50,150 : 게이트패드
52,152 : 게이트패드 하부전극 54,154 : 게이트패드 상부전극
60,160 : 데이터패드 62,162 : 데이터패드 하부전극
64,164 : 데이터패드 상부전극

Claims (15)

  1. 기판 상에 에치 레지스트와 제1 소프트 몰드를 이용하여 게이트전극 및 게이트라인을 포함하는 제1 도전패턴군을 형성하는 단계와;
    상기 제1 도전패턴군이 형성된 기판 상에 게이트절연막을 형성하는 단계와;
    상기 게이트절연막 상에 에치 레지스트와 제2 소프트 몰드를 이용하여 소스전극, 드레인전극 및 데이터라인을 포함하는 제2 도전패턴군과 상기 소스전극 및 상기 드레인전극 사이의 채널을 형성하는 반도체패턴을 형성하는 단계와;
    상기 제2 도전패턴군과 반도체패턴이 형성된 게이트절연막 상에 에치 레지스트와 제3 소프트 몰드를 이용하여 콘택홀을 가지는 보호막을 형성하는 단계와;
    상기 보호막 상에 에치 레지스트와 제4 소프트 몰드를 이용하여 화소전극을 포함하는 제3 도전패턴군을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1 도전패턴군을 형성하는 단계는
    상기 기판 상에 게이트금속층과 에치 레지스트를 형성하는 단계와;
    상기 에치 레지스트 상에 제1 도전패턴군과 대응하는 홈을 가지는 제1 소프트몰드를 가압하여 에치 레지스트 패턴을 형성하는 단계와;
    상기 에치 레지스트 패턴을 마스크로 상기 게이트금속층을 식각하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  3. 제 1 항에 있어서,
    상기 제2 도전패턴군과 반도체패턴을 형성하는 단계는
    상기 게이트절연막 상에 제1 및 제2 반도체층, 데이트금속층 및 에치 레지스트를 순차적으로 형성하는 단계와;
    상기 제2 도전패턴군 및 반도체패턴과 대응하는 제1 홈과, 상기 채널과 대응하며 상기 제1 홈과 깊이가 다른 제2 홈을 가지는 상기 제2 소프트 몰드를 상기 에치 레지스트 상에 가압하여 단차를 가지는 에치 레지스트 패턴을 형성하는 단계와;
    상기 에치 레지스트 패턴을 마스크로 상기 데이터금속층을 습식식각하는 단계와;
    상기 에치 레지스트 패턴을 마스크로 상기 제1 및 제2 반도체층을 건식식각하는 단계와;
    상기 에치 레지스트 패턴을 에싱하는 단계와;
    상기 에싱된 에치 레지스트 패턴을 마스크로 상기 채널에 해당하는 데이터금속층과 제2 반도체층을 식각하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  4. 제 1 항에 있어서,
    상기 콘택홀을 가지는 보호막을 형성하는 단계는
    상기 제2 도전패턴군과 반도체패턴이 형성된 게이트절연막 상에 보호막과 에치 레지스트를 형성하는 단계와;
    상기 에치 레지스트 상에 콘택홀과 대응되는 돌기를 가지는 제3 소프트몰드를 가압하여 에치 레지스트 패턴을 형성하는 단계와;
    상기 에치 레지스트 패턴을 마스크로 상기 보호막을 식각하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  5. 제 1 항에 있어서,
    상기 화소전극을 포함하는 제3 도전패턴군을 형성하는 단계는
    상기 보호막 상에 투명도전성막과 에치 레지스트를 형성하는 단계와;
    상기 에치 레지스트에 상기 제3 도전패턴군과 대응되는 홈을 가지는 제4 소프트 몰드를 가압하여 에치 레지스트 패턴을 형성하는 단계와;
    상기 에치 레지스트 패턴을 마스크로 상기 투명도전성막을 식각하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  6. 제 2 항 내지 제5 항 중 어느 한 항에 있어서,
    상기 에치 레지스트 패턴을 형성하는 단계는
    상기 제1 내지 제4 소프트 몰드 중 어느 하나의 자중 정도의 무게로 상기 에치 레지스트를 약 10분~2시간 동안 130℃이하의 온도에서 가압하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  7. 제 1 항에 있어서,
    상기 에치 레지스트는 에탄올용액에 노볼락 수지가 약 5~30wt% 첨가된 용액을 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  8. 제 1 항에 있어서,
    상기 제1 내지 제4 소프트 몰드 중 적어도 어느 하나는 폴리디메틸실록세인, 폴리 우레탄 및 크로스 링크드 노볼락 수지 중 어느 하나를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  9. 제 2 항 내지 제5 항 중 어느 한 항에 있어서,
    상기 식각공정 후 상기 에치 레지스트패턴을 알코올계열의 스트립액을 이용하여 제거하는 단계를 추가로 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  10. 기판 상에 도전층, 반도체층 및 절연층 중 적어도 어느 하나의 박막을 형성하는 단계와;
    상기 박막 상에 에치 레지스트를 형성하는 단계와;
    상기 박막과 소프트 몰드가 접촉되도록 상기 소프트몰드를 상기 에치 레지스트에 가압하여 에치 레지스트 패턴을 형성하는 단계와;
    상기 에치 레지스트 패턴을 마스크로 상기 박막을 식각하여 도전패턴, 반도체패턴 및 절연패턴 중 적어도 어느 하나를 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  11. 제 10 항에 있어서,
    상기 소프트 몰드에는 상기 에치 레지스트 패턴과 대응하는 홈과 상기 박막과 접촉하는 돌출부를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  12. 제 11 항에 있어서,
    상기 박막과 소프트 몰드가 접촉되도록 상기 소프트몰드를 상기 에치 레지스트에 가압하여 에치 레지스트 패턴을 형성하는 단계는
    상기 소프트 몰드의 자중 정도의 무게로 상기 에치 레지스트를 약 10분~2시간 동안 130℃이하의 온도에서 가압하여 상기 에치 레지스트가 상기 소프트 몰드의 홈내로 이동하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  13. 제 10 항에 있어서,
    상기 에치 레지스트는 에탄올용액에 노볼락 수지가 약 5~30wt% 첨가된 용액을 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  14. 제 10 항에 있어서,
    상기 소프트 몰드는 폴리디메틸실록세인, 폴리 우레탄 및 크로스 링크드 노볼락 수지 중 어느 하나를 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
  15. 제 10 항에 있어서,
    상기 식각공정 후 상기 에치 레지스트패턴을 알코올계열의 스트립액을 이용하여 제거하는 단계를 추가로 포함하는 것을 특징으로 하는 박막트랜지스터 어레이 기판의 제조방법.
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