KR100434840B1 - 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법 - Google Patents

3차원 구조의 패턴을 이용한 반도체 소자 제조 방법 Download PDF

Info

Publication number
KR100434840B1
KR100434840B1 KR10-2001-0047258A KR20010047258A KR100434840B1 KR 100434840 B1 KR100434840 B1 KR 100434840B1 KR 20010047258 A KR20010047258 A KR 20010047258A KR 100434840 B1 KR100434840 B1 KR 100434840B1
Authority
KR
South Korea
Prior art keywords
pattern
dimensional structure
etching
forming
sacrificial layer
Prior art date
Application number
KR10-2001-0047258A
Other languages
English (en)
Other versions
KR20030012988A (ko
Inventor
이홍희
강달영
Original Assignee
주식회사 미뉴타텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 미뉴타텍 filed Critical 주식회사 미뉴타텍
Priority to KR10-2001-0047258A priority Critical patent/KR100434840B1/ko
Publication of KR20030012988A publication Critical patent/KR20030012988A/ko
Application granted granted Critical
Publication of KR100434840B1 publication Critical patent/KR100434840B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Drying Of Semiconductors (AREA)
  • Micromachines (AREA)

Abstract

본 발명은 3차원 구조 패턴을 이용하는 전면 식각 또는 선택적 전면 식각 및 전면 증착 공정의 반복적인 수행을 통해 반도체 소자를 제조한다는 것으로, 이를 위하여 본 발명은, 다수의 마스크 및 얼라인을 수행하는 복잡한 공정을 통해 다양한 형태의 패턴층들을 갖는 소자를 제조하는 종래 방법과는 달리, 기판 상에 3차원 구조의 패턴을 형성하고, 이 형성된 3차원 구조의 패턴을 식각 장벽층 또는 성장 억제층으로 이용하는 전면 식각 또는 선택적 전면 식각 및 전면 증착 공정을 필요에 따라 반복적으로 수행함으로써, 반도체 소자의 제조 공정을 획기적으로 간소화할 수 있으며, 이를 통해 반도체 소자의 제조 원가 및 생산 수율을 증진시킬 수 있는 것이다.

Description

3차원 구조의 패턴을 이용한 반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICES BY USING PATTERN WITH THREE-DIMENSIONAL}
본 발명은 반도체 소자를 제조하는 기법에 관한 것으로, 더욱 상세하게는 3차원 구조를 이용하여 초 미세 패턴(예를 들면, 0.1 미크론 이하)의 반도체 소자를 제조하는데 적합한 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법에 관한 것이다.
잘 알려진 바와 같이, 반도체 소자, 전자 소자, 광전 소자, 자기 소자, 표시 소자 등은 미세 패턴으로 된 다층 구조를 갖는데, 이와 같이 각 층이 미세 패턴으로 된 다층 구조의 소자를 제조하는 전형적인 방법에서는 빛을 이용하여 미세 패턴을 형성하는 포토리소그라피(photolithography) 기법이 주로 이용되고 있으며, 이러한 포토리소그라피 기법을 통해 다층 구조의 소자를 제조하기 위해서는 다수개의 마스크(레티클)를 필요로 한다.
즉, 포토리소그라피 방법에서는 빛에 대한 반응성을 갖는 고분자 물질(예를 들면, 포토레지스트 등)을 패터닝하고자 하는 물질이 적층(또는 증착)된 기판 상에 도포하고, 목표로 하는 임의의 패턴으로 설계된 레티클(마스크)을 통해 고분자 물질 상에 빛을 투과시켜 노광하며, 현상 공정을 통해 노광된 고분자 물질을 제거함으로써, 패터닝하고자 하는 물질 위에 목표로 하는 패턴을 갖는 패턴 마스크를 형성하며, 이후에 패턴 마스크를 이용하는 식각, 성장 억제, 불순물 주입 공정 등을 수행함으로써, 기판 상에 적층된 물질을 원하는 패턴으로 패터닝하거나 혹은 기판 상의 임의의 위치에 불순물이 주입된 도핑 영역을 형성하는 등의 방식으로 소자를 제조한다.
한편, 상기한 바와 같은 포토리소그라피 방법은 회로 선폭(또는 패턴 선폭)이 노광 공정에 사용되는 빛의 파장에 의해 결정된다. 따라서, 현재의 기술수준을고려할 때 포토리소그라피 공정을 이용하여 기판 상에 초미세 패턴, 예를 들면 선폭이 0.1 미크론 이하인 초미세 패턴을 형성하는 것이 매우 어려운 실정이다. 즉, 노광하는 빛의 굴절로 인해 0.1 미크론 이하의 패턴을 형성하는 것이 현실적으로 어려운 실정이다.
따라서, 각종 전자 기기의 소형화 및 경박단소화에 대한 사용자 욕구가 매우 요구되고 있는 근래의 실정을 감안할 때, 0.1 미크론 이하의 고 집적회로(예를 들면, DRAM, ASIC 등)나 초 미세 소자를 제조하는 것이 절실하게 요구되고 있으나, 포토리소그라피에서의 공정 기술상의 한계로 인해 현재로서는 그 필요 욕구를 충족시키지 못하고 있는 실정이다.
또한, 포토리소그라피 공정을 이용하는 종래 방법은 수많은 마스크 및 얼라인 공정을 필요로 하기 때문에 제조 공정이 매우 복잡하다는 문제가 있으며, 이러한 문제는 결국 제조 원가의 상승과 생산 수율의 저하를 수반하게 되는 문제가 있다.
최근 들어, 선폭이 0.1 미크론 이하인 초 미세 패턴을 형성하는 새로운 기법에 대한 연구 개발이 도처에서 활발하게 진행되고 있는데, 이러한 새로운 기법으로는 각인리소그라피(imprintlithography)가 있다.
그러나, 각인리소그라피 방법의 경우, 소자 제조를 위한 한 공정을 끝낸 후에 다음 공정으로 갈 때 하부 층과 상부 층 사이의 얼라인(정렬)을 어떻게 할 것인가에 대한 해결 방안이 제시되지 못하고 있는 실정이다. 따라서, 실제적인 제조 기술로의 적용은 현재로서 요원한 실정이다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 3차원 구조 패턴을 이용하는 전면 식각 또는 선택적 전면 식각 및 전면 증착 공정의 반복적인 수행을 통해 반도체 소자를 제조할 수 있는 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 관점에 따른 본 발명은, 다양한 형태의 패턴을 각각 갖는 다수의 층이 기판 상에 형성되는 반도체 소자를 제조하는 방법에 있어서, 상기 기판 상에 형성하고자 하는 소자의 패턴에 대응 가능한 3차원 구조 패턴을 형성하는 과정; 및 상기 3차원 구조 패턴을 이용하는 전면 식각 또는 선택적 전면 식각 및 전면 증착 공정을 설정된 회수만큼 반복 수행함으로써, 상기 기판 상에 원하는 형태의 패턴층들을 형성하는 과정으로 이루어진 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법을 제공한다.
상기 목적을 달성하기 위한 다른 관점에 따른 본 발명은, pn 접합 구조의 반도체 소자를 제조하는 방법에 있어서, 기판 상에 절연막을 형성하는 과정; 상기 절연막의 상부에 p 콘택홀, n 콘택홀 및 금속 배선 영역의 형성에 각각 대응할 수 있는 3차원 구조 패턴을 형성하는 과정; 상기 3차원 구조 패턴을 전면 식각하여 상기 절연막의 상부 일부를 선택적으로 노출시키는 과정; 상기 노출된 절연막을 제거하여 상기 기판의 상부 일부를 선택적으로 노출시킴으로써 상기 p 콘택홀을 형성하는 과정; 이온 주입 공정을 수행하여 상기 노출된 기판의 내부에 불순물 도핑 영역을 형성하는 과정; 상기 3차원 구조 패턴을 전면 식각하여 상기 절연막의 다른 상부 일부를 선택적으로 노출시키는 과정; 상기 노출된 절연막을 제거하여 상기 기판의다른 상부 일부를 선택적으로 노출시킴으로써 상기 n 콘텍홀을 형성하는 과정; 및 상기 p 콘택홀, n 콘택홀 및 금속 배선 영역을 금속 물질로 매립함으로써, 금속 배선을 형성하는 과정으로 이루어진 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법을 제공한다.
도 1은 본 발명에 따라 반도체 소자를 제조하기 위해 기판 상에 3차원 구조 패턴을 형성한 모양에 대한 일 예를 도시한 단면도,
도 2a 내지 2i는 도 1에 도시된 3차원 구조 패턴을 제조하는 주요 과정을 도시한 공정 순서도,
도 3a 내지 3h는 본 발명에 따른 반도체 소자 제조 방법을 이용하여 pn 접합 다이오드를 제조하는 과정을 도시한 공정 순서도.
<도면의 주요부분에 대한 부호의 설명>
200, 304 : 기판 202 : 주형
204, 306 : 절연막 206, 308 : 3차원 구조 패턴
208 : 희생막 패턴 312 : n 도핑 영역
316a, 316b : 금속 배선
본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.
이하 첨부된 도면을 참조하여 본 고안의 바람직한 실시 예에 대하여 상세하게 설명한다.
먼저, 본 발명의 핵심 기술사상은, 다수의 마스크 및 얼라인을 수행하는 복잡한 공정을 통해 다양한 형태의 패턴층들을 갖는 소자를 제조하는 종래 방법과는 달리, 기판 상에 3차원 구조의 패턴을 형성하고, 이 형성된 3차원 구조의 패턴을 식각 장벽층 또는 물질의 성장 억제층으로 이용하는 전면 식각 또는 선택적 전면 식각 및 전면 증착 공정을 필요에 따라 반복적으로 수행함으로써, 초 미세 패턴의 반도체소자를 제조한다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.
도 1은 본 발명에 따라 반도체 소자를 제조하기 위해 기판 상에 3차원 구조를 형성한 모양에 대한 일 예를 도시한 단면도이다.
도 1을 참조하면, 본 발명의 반도체 소자 제조 방법은, 예를 들면, 실리콘산화막(SiO2) 등과 같은 절연막(204)이 형성된 기판(200) 상에 3차원 구조 패턴(206)을 형성하고, 이러한 구조의 3차원 구조 패턴(206)을 이용하여 원하는 소자를 제조, 즉 3차원 구조 패턴(206)을 전면 식각하여 하부막의 상부 일부를 노출시키고, 노출된 하부막을 소정 부분을 식각한 후 여러 가지 물질들(게이트 물질, 소오스 물질, 드레인 물질, 금속 물질 등)을 전면 증착하거나 혹은 증착된 물질을 전면 식각 또는 선택적 전면 식각하는 방식으로 반도체 소자를 제조할 수 있다.
한편, 본 발명에 이용되는 3차원 구조는, 일 예로서 도 2a 내지 2i에 도시된 바와 같이, 목적으로 하는 3차원 구조의 희생막 패턴을 이용하는 순차적인 식각 공정을 통해 형성할 수 있다.
도 2a 내지 2i는 도 1에 도시된 3차원 구조 패턴을 제조하는 주요 과정을 도시한 공정 순서도이다.
도 2a를 참조하면, 기판(200) 상에 절연막(204), 예를 들면 SiO2를 형성하고, 그 위에 3차원 구조 형성 물질(206a), 예를 들면 SiNx를 형성하며, 그 위에 다층 패턴의 형성에 이용될 희생막 물질(예를 들면, 포토레지스트 또는 고분자를 포함하는 유기물, 무기물, 유기물과 무기물이 혼합된 혼합물 등)을 형성하며, 이어서 기판 상에 형성하고자 하는 3차원 구조 패턴에 대응하는 역형상의 3차원 패턴이 주형(또는 몰드)(202)을 준비하여 희생막 물질에 가압 접촉함으로써, 주형(202)의 일측 면에 새겨진 3차원 패턴을 희생막 물질 상에 전이시킨다. 즉, 희생막 물질을 3차원 구조의 희생막 패턴(208)으로 변화시킨다. 여기에서, 3차원 구조 형성 물질로는 SiNx뿐만 아니라 고분자를 포함하는 유기물, SiO2와 SiNx를 포함하는 무기물, 유기물과 무기물 및 금속 물질이 혼합된 혼합물 등이 사용될 있다.
이때, 주형 패턴 면의 양각 부분에 있는 각 상부면(s21, s22, s23, s24)들은 그 높이가 각각 다르게 형성되어 있다. 따라서, 희생막 물질에 전이된 다층 구조 패턴에서 음각 부분에 있는 각 하부면(p21, p22, p23, p24)들은 서로 다른 깊이를 각각 갖게 된다. 즉, 패턴 하부면 p21은 주형 패턴의 상부면 s21에, 패턴 하부면 p22는 주형 패턴의 상부면 s22에, 패턴 하부면 p23은 주형 패턴의 상부면 s23에, 패턴 하부면 p24는 주형 패턴의 상부면 s24에 각각 대응하는 서로 다른 깊이를 각각 갖게 된다.
이때, 희생막 패턴(208)은, 반드시 상기한 바와 같은 구조의 주형(202)을 이용하여 형성하는 것으로 한정되는 것은 아니며, 다층 레지스트와 전자빔을 이용하는 방식이나 혹은 다층 레지스트와 노광 및 현상 공정을 이용하는 방식으로 형성할 수도 있다.
여기에서, 다층 레지스트와 전자빔을 이용하는 방법은 기판 상에 서로 다른 재질의 레지스트를 다층으로 적층하고 전자빔을 이용해 1층 또는 n층의 레지스트 일부를 n차에 걸쳐 선택적으로 제거함으로써 다층 구조의 패턴을 형성하는 방식이고, 다층 레지스트와 노광 및 현상 공정을 이용하는 방법은 기판 상에 서로 다른 재질의 레지스트를 다층으로 적층하고 노광 조건을 적절하게 조절하여 노광 및 현상함으로써 다층 구조의 패턴을 형성하는 방식이다.
다음에, 희생막 패턴(208)을 식각할 수 있는 식각 가스를 이용하는 반응성 이온 식각 공정을 수행하여 희생막 패턴(208)의 상부를 균일하게 제거(전면 식각)함으로써, 일 예로서 도 2b에 도시된 바와 같이, 하부면 p21에 대응하는 부분에 있는 3차원 구조 형성 물질(206a)의 상부를 노출시킨다.
이어서, 3차원 구조 형성 물질(206a)을 식각할 수 있는 식각 가스를 이용하는 반응성 이온 식각 공정을 수행하여 상부가 노출된 3차원 구조 형성 물질(206a)을 선택적으로 제거함으로써, 일 예로서 도 2c에 도시된 바와 같이, 기판(204)의 상부 일부를 노출시킨다.
다시, 희생막 패턴(208)을 식각할 수 있는 식각 가스를 이용하는 반응성 이온 식각 공정을 수행하여 희생막 패턴(208)의 상부 일부를 균일하게 제거(전면 식각)함으로써, 일 예로서 도 2d에 도시된 바와 같이, 하부면 p22에 대응하는 부분에 있는 3차원 구조 형성 물질(206a)의 상부를 노출시킨다.
이어서, 3차원 구조 형성 물질(206a)을 식각할 수 있는 식각 가스를 이용하는 반응성 이온 식각 공정을 수행함으로써, 일 예로서 도 2e에 도시된 바와 같이, 상부가 노출된 3차원 구조 형성 물질(206a)의 상부 일부를 선택적으로 제거한다.
도 2f를 참조하면, 희생막 패턴(208)을 식각할 수 있는 식각 가스를 이용하는 반응성 이온 식각 공정을 수행하여 희생막 패턴(208)의 상부 일부를 전면 식각함으로써, 하부면 p23에 대응하는 부분에 있는 3차원 구조 형성 물질(206a)의 상부를 노출시키고, 다시 3차원 구조 형성 물질(206a)을 식각할 수 있는 식각 가스를 이용하는 반응성 이온 식각 공정을 수행함으로써, 일 예로서 도 2g에 도시된 바와같이, 상부가 노출된 3차원 구조 형성 물질(206a)의 상부 일부를 선택적으로 제거한다.
다시, 희생막 패턴(208)을 식각할 수 있는 식각 가스를 이용하는 반응성 이온 식각 공정을 수행하여 희생막 패턴(208)의 상부 일부를 균일하게 전면 식각함으로써, 일 예로서 도 2h에 도시된 바와 같이, 하부면 p24에 대응하는 부분에 있는 3차원 구조 형성 물질(206a)의 상부를 노출시킨다.
다음에, 3차원 구조 형성 물질(206a)을 식각할 수 있는 식각 가스를 이용하는 반응성 이온 식각 공정을 수행하여, 일 예로서 도 2i에 도시된 바와 같이, 상부가 노출된 3차원 구조 형성 물질(206a)의 상부 일부를 선택적으로 제거함으로써, 3차원 구조 패턴(206)을 형성한다.
마지막으로, 희생막 패턴(208)을 식각할 수 있는 식각 가스를 이용하는 반응성 이온 식각 공정을 수행함으로써, 3차원 구조 패턴(206) 상에 잔류하는 희생막 패턴(208)을 제거함으로써, 도 1에 도시된 바와 같이, 기판, 즉 절연막(204)상에 목표로 하는 3차원 구조 패(206)턴을 완성한다.
즉, 본 발명에 따르면, 희생막 패턴 형성 → 희생막 패턴 전면 식각 → 3차원 구조 형성 물질 선택적 제거 → 희생막 패턴 전면 식각 → 3차원 구조 형성 물질 선택적 제거 → 희생막 패턴 전면 식각 → 3차원 구조 형성 물질 선택적 제거 → 희생막 패턴 전면 식각 → 3차원 구조 형성 물질 선택적 제거 → 잔류 희생막 패턴 제거 등과 같은 식각 공정을 통해 임의의 패턴을 갖는 소자의 제조에 필요한 원하는 형태의 3차원 구조 패턴을 기판 상에 형성할 수 있다.
다음에, 본 발명에 따른 방법을 이용하여 pn 접합 다이오드를 제조하는 구체적인 실시 예에 대하여 설명한다.
도 3a 내지 3h는 본 발명에 따른 반도체 소자 제조 방법을 이용하여 pn 접합 다이오드를 제조하는 과정을 도시한 공정 순서도이다.
도 3a를 참조하면, 도 2a 내지 2i에 도시된 바와 같은 공정을 수행하여 기판(즉, p-Si 기판)(304) 상에 형성된 절연막(306), 예를 들면 실리콘 산화막(SiO2)의 상부에 3차원 구조 패턴(308)을 형성한다. 이때, 3차원 구조 패턴에서 음각 부분에 있는 각 하부면(p11, p12, p13, p14)들은 서로 다른 깊이를 갖는다.
여기에서, 3차원 구조 패턴(308)의 물질로는, 예를 들면 실리콘 질화막(SiNx), 고분자를 포함하는 유기물, 실리콘 산화막과 실리콘 질화막을 포함하는 무기물, 유기물과 무기물 및 금속 물질이 혼합된 혼합물 등이 사용될 수 있다.
다음에, 3차원 구조 패턴(308) 물질을 식각할 수 있는 식각 가스를 이용하는 반응성 이온 식각(RIE) 공정을 수행하여 3차원 구조 패턴(308)의 상부를 균일하게 제거(전면 식각)함으로써, 일 예로서 도 3b에 도시된 바와 같이, 하부면 p31에 대응하는 부분에 있는 절연막(306)의 상부를 노출시킨다.
이어서, 절연막(306)을 식각할 수 있는 식각 가스를 이용하는 반응성 이온 식각 공정을 수행하여 상부가 노출된 절연막(306)을 선택적으로 제거함으로써, 일 예로서 도 3c에 도시된 바와 같이, 기판(304)의 상부 일부를 노출, 즉n-콘택홀(310)을 형성한다.
또한, 이온 주입 공정을 수행함으로써, n-콘택홀(310)을 통해 노출된 기판(304)의 내부에 n형 불순물을 주입함으로써, 일 예로서 도 3d에 도시된 바와 같이, n-콘택홀(310)의 하부에 n 도핑 영역(312)을 형성, 즉 p형의 기판(304) 내부 일부에 n 영역을 형성한다.
다시, 3차원 구조 패턴(308) 물질을 식각할 수 있는 식각 가스를 이용하는 반응성 이온 식각(RIE) 공정을 수행하여 3차원 구조 패턴(308)의 상부를 균일하게 제거(전면 식각)함으로써, 일 예로서 도 3e에 도시된 바와 같이, 하부면 p33에 대응하는 부분의 절연막(306)의 상부를 노출시킨다.
이어서, 절연막(306)을 식각할 수 있는 식각 가스를 이용하는 반응성 이온 식각 공정을 수행하여 상부가 노출된 절연막(306)을 선택적으로 제거(즉, 하부면 p33에 대응하는 부분에 있는 절연막(306)을 제거)함으로써, 일 예로서 도 3f에 도시된 바와 같이, 기판(304)의 상부 일부를 노출, 즉 p-콘택홀(314)을 형성한다.
다음에, n-콘택홀(310)과 p-콘택홀(314)이 형성된 기판(304)의 상부 전면에 걸쳐, 일 예로서 도 3g에 도시된 바와 같이, 두 콘택홀(310, 314)을 완전히 매립하는 형태로 금속 물질(316)을 형성한다.
마지막으로, 전면적인 금속 물질 식각 공정을 수행하여 3차원 구조 패턴(308)의 최상부 표면을 노출시킴으로써, 일 예로서 도 3h에 도시된 바와 같이, n 도핑 영역(312)에 연결되는 금속 배선(316a)과 p 영역(즉, 기판)에 연결되는 금속 배선(316b)을 형성하며, 이를 통해 pn 접합 다이오드의 제조를 완성한다.
따라서, 종래에는 적어도 3개의 마스크(즉, n-콘택홀 형성용 마스크, p-콘택홀 형성용 마스크, 금속 배선 형성용 마스크)와 세 번의 얼라인 공정을 이용해야만 pn 접합 다이오드의 제조가 가능하였으나, 본 실시 예에 따르면 음각 부분의 깊이 정도가 서로 다른 3차원 구조 패턴을 이용함으로써, 다수의 마스크 및 얼라인을 해야하는 복잡한 공정 없이, 초 미세 패턴의 pn 접합 다이오드를 제조할 수 있다. 즉, 본 발명에 따르면, 초 미세 패턴의 반도체 소자를, 종래 방법에 비해, 훨씬 간소화된 공정으로 제조할 수 있다.
한편, 본 발명의 실시 예에서는 pn 접합 다이오드의 제조에 대해 일 예로서 설명하였으나, 본 기술분야의 숙련자라면, 미세 또는 초 미세 패턴을 필요로 하는 여러 가지 다양한 형태의 소자 또는 분야에 응용될 수 있음을 분명하게 알 수 있을 것이다.
이상 설명한 바와 같이 본 발명에 따르면, 다수의 마스크 및 얼라인을 수행하는 복잡한 공정을 통해 다양한 형태의 패턴층들을 갖는 소자를 제조하는 종래 방법과는 달리, 기판 상에 3차원 구조의 패턴을 형성하고, 이 형성된 3차원 구조의 패턴을 식각 장벽층 또는 물질의 성장 억제층으로 이용하는 전면 식각 또는 전면 증착 공정을 필요에 따라 반복적으로 수행함으로써, 반도체 소자의 제조 공정을 획기적으로 간소화할 수 있으며, 이를 통해 반도체 소자의 제조 원가 및 생산 수율을 증진시킬 수 있다.

Claims (22)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 다양한 형태의 패턴을 각각 갖는 다수의 층이 기판 상에 형성되는 반도체 소자를 제조하는 방법에 있어서,
    상기 기판 상에 박막의 3차원 구조 형성 물질을 형성하는 제 1 과정;
    상기 3차원 구조 형성 물질의 상부에 형성하고자 하는 3차원 구조에 대응 가능한 3차원 구조의 희생막 패턴을 형성하는 제 2 과정;
    상기 희생막 패턴을 전면 식각하여 상기 3차원 구조 형성 물질의 상부 일부를 선택적으로 노출시키는 제 3 과정;
    상기 노출된 3차원 구조 형성 물질의 일부를 선택적으로 식각하는 제 4 과정;
    상기 제 3 과정 및 제 4 과정을 설정된 회수만큼 반복 수행함으로써, 상기 3차원 구조 형성 물질을 상기 희생막 패턴에 대응하는 3차원 구조 패턴으로 변형시키는 제 5 과정;
    상기 3차원 구조 패턴을 이용하는 전면 식각 또는 선택적 전면 식각 및 전면 증착 공정을 설정된 회수만큼 반복 수행함으로써, 상기 기판 상에 원하는 형태의 패턴층들을 형성하는 제 6 과정
    을 포함하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  6. 제 5 항에 있어서, 상기 희생막 패턴은, 상기 3차원 구조 패턴의 역형상에 대응하는 3차원 패턴 면을 갖는 주형을 희생막 패턴 물질에 가압 접촉함으로써 형성되는 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  7. 제 5 항에 있어서, 상기 희생막 패턴은, 상기 3차원 구조 형성 물질의 상부에 서로 다른 재질의 레지스트를 다층으로 적층하고 전자빔을 이용해 1층 또는 n층의 레지스트 일부를 수차에 걸쳐 선택적으로 제거하는 방식으로 형성되는 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  8. 제 5 항에 있어서, 상기 희생막 패턴은, 상기 3차원 구조 형성 물질의 상부에 서로 다른 재질의 레지스트를 다층으로 적층하고 선택적인 노광 조건을 통해 수차에 걸쳐 노광 및 현상 공정을 수행하는 방식으로 형성되는 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  9. 제 5 항에 있어서, 상기 희생막 패턴은, 포토레지스트 또는 고분자를 포함하는 유기물인 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  10. 제 5 항에 있어서, 상기 희생막 패턴은, 무기물인 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  11. 제 5 항에 있어서, 상기 희생막 패턴은, 유기물과 무기물이 혼합된 혼합물인 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  12. pn 접합 구조의 반도체 소자를 제조하는 방법에 있어서,
    기판 상에 절연막을 형성하는 과정;
    상기 절연막의 상부에 p 콘택홀, n 콘택홀 및 금속 배선 영역의 형성에 각각 대응할 수 있는 3차원 구조 패턴을 형성하는 과정;
    상기 3차원 구조 패턴을 전면 식각하여 상기 절연막의 상부 일부를 선택적으로 노출시키는 과정;
    상기 노출된 절연막을 제거하여 상기 기판의 상부 일부를 선택적으로 노출시킴으로써 상기 p 콘택홀을 형성하는 과정;
    이온 주입 공정을 수행하여 상기 노출된 기판의 내부에 불순물 도핑 영역을 형성하는 과정;
    상기 3차원 구조 패턴을 전면 식각하여 상기 절연막의 다른 상부 일부를 선택적으로 노출시키는 과정;
    상기 노출된 절연막을 제거하여 상기 기판의 다른 상부 일부를 선택적으로 노출시킴으로써 상기 n 콘텍홀을 형성하는 과정; 및
    상기 p 콘택홀, n 콘택홀 및 금속 배선 영역을 금속 물질로 매립함으로써, 금속 배선을 형성하는 과정으로 이루어진 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  13. 제 12 항에 있어서, 상기 3차원 구조 패턴은, 고분자를 포함하는 유기물인 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  14. 제 12 항에 있어서, 상기 3차원 구조 패턴은, SiO2와 SiNx를 포함하는 무기물인 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  15. 제 12 항에 있어서, 상기 3차원 구조 패턴은, 유기물과 무기물 및 금속 물질이 혼합된 혼합물인 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  16. 제 12 항 내지 제 15 항 중 어느 한 항에 있어서, 상기 3차원 구조 패턴의 형성 과정은:
    상기 기판 상에 박막의 3차원 구조 형성 물질을 형성하는 제 1 과정;
    상기 3차원 구조 형성 물질의 상부에 형성하고자 하는 3차원 구조에 대응 가능한 3차원 구조의 희생막 패턴을 형성하는 제 2 과정;
    상기 희생막 패턴을 전면 식각하여 상기 3차원 구조 형성 물질의 상부 일부를 선택적으로 노출시키는 제 3 과정;
    상기 노출된 3차원 구조 형성 물질의 일부를 선택적으로 식각하는 제 4 과정; 및
    상기 제 3 과정 및 제 4 과정을 설정된 회수만큼 반복 수행함으로써, 상기 3차원 구조 형성 물질을 상기 희생막 패턴에 대응하는 3차원 구조 패턴으로 변형시키는 제 5 과정을 포함하는 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  17. 제 16 항에 있어서, 상기 희생막 패턴은, 상기 3차원 구조 패턴의 역형상에 대응하는 3차원 패턴 면을 갖는 주형을 희생막 패턴 물질에 가압 접촉함으로써 형성되는 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  18. 제 16 항에 있어서, 상기 희생막 패턴은, 상기 3차원 구조 형성 물질의 상부에 서로 다른 재질의 레지스트를 다층으로 적층하고 전자빔을 이용해 1층 또는 n층의 레지스트 일부를 수차에 걸쳐 선택적으로 제거하는 방식으로 형성되는 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  19. 제 16 항에 있어서, 상기 희생막 패턴은, 상기 3차원 구조 형성 물질의 상부에 서로 다른 재질의 레지스트를 다층으로 적층하고 선택적인 노광 조건을 통해 수차에 걸쳐 노광 및 현상 공정을 수행하는 방식으로 형성되는 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  20. 제 16 항에 있어서, 상기 희생막 패턴은, 포토레지스트 또는 고분자를 포함하는 유기물인 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  21. 제 16 항에 있어서, 상기 희생막 패턴은, 무기물인 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  22. 제 16 항에 있어서, 상기 희생막 패턴은, 유기물과 무기물이 혼합된 혼합물인 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
KR10-2001-0047258A 2001-08-06 2001-08-06 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법 KR100434840B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2001-0047258A KR100434840B1 (ko) 2001-08-06 2001-08-06 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0047258A KR100434840B1 (ko) 2001-08-06 2001-08-06 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법

Publications (2)

Publication Number Publication Date
KR20030012988A KR20030012988A (ko) 2003-02-14
KR100434840B1 true KR100434840B1 (ko) 2004-06-07

Family

ID=27718064

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0047258A KR100434840B1 (ko) 2001-08-06 2001-08-06 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법

Country Status (1)

Country Link
KR (1) KR100434840B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100505217B1 (ko) * 2002-03-30 2005-07-29 문창현 애매미유충눈꽃동충하초를 유효성분으로 하는 조성물
KR100475537B1 (ko) * 2002-12-27 2005-03-10 매그나칩 반도체 유한회사 금속배선 형성용 원판 및 그를 이용한 금속배선 형성 방법
KR101050292B1 (ko) * 2003-12-27 2011-07-19 엘지디스플레이 주식회사 박막트랜지스터 어레이 기판의 제조방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59172723A (ja) * 1983-03-22 1984-09-29 Nec Corp パタ−ン形成方法
US5468595A (en) * 1993-01-29 1995-11-21 Electron Vision Corporation Method for three-dimensional control of solubility properties of resist layers
KR19990036685A (ko) * 1997-10-17 1999-05-25 포만 제프리 엘 고체 표면으로부터의 재료 제거 방법 및 고체 기판의 기하학적제어 패턴 제조 장치
KR20020010403A (ko) * 2000-07-29 2002-02-04 김도열 상이한 깊이를 가진 박막층에 의한 3차원 실리콘 웨이퍼제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59172723A (ja) * 1983-03-22 1984-09-29 Nec Corp パタ−ン形成方法
US5468595A (en) * 1993-01-29 1995-11-21 Electron Vision Corporation Method for three-dimensional control of solubility properties of resist layers
KR19990036685A (ko) * 1997-10-17 1999-05-25 포만 제프리 엘 고체 표면으로부터의 재료 제거 방법 및 고체 기판의 기하학적제어 패턴 제조 장치
KR20020010403A (ko) * 2000-07-29 2002-02-04 김도열 상이한 깊이를 가진 박막층에 의한 3차원 실리콘 웨이퍼제조 방법
KR100342480B1 (ko) * 2000-07-29 2002-06-28 김도열 상이한 깊이를 가진 박막층에 의한 3차원 실리콘 웨이퍼제조 방법

Also Published As

Publication number Publication date
KR20030012988A (ko) 2003-02-14

Similar Documents

Publication Publication Date Title
KR100562189B1 (ko) Ｃｍｐ 마무리된 다마신 표면상의 리소그래피 정렬 및오버레이 측정마크의 디자인
CN100472714C (zh) 用于制造硬掩模的方法
US7361453B2 (en) Method for creating a pattern in a material and semiconductor structure processed therewith
KR100934836B1 (ko) 반도체소자의 미세패턴 형성방법
KR20180045892A (ko) 분해능이하 기판 패터닝을 위한 에칭 마스크를 형성하는 방법
KR20100106455A (ko) 고밀도 패턴 형성 방법
WO2017087066A1 (en) Methods of forming etch masks for sub-resolution substrate patterning
WO2017132381A1 (en) Method and system for forming memory fin patterns
KR100383420B1 (ko) 반도체 장치의 제조 방법
KR100810895B1 (ko) 반도체 소자 및 그 제조방법
US20210327706A1 (en) Semiconductor device
KR100714477B1 (ko) 반도체 집적 회로 장치의 제조 방법
KR100434840B1 (ko) 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법
CN100527383C (zh) 制造半导体器件的方法
US20080305635A1 (en) Method for fabricating a pattern
KR100596831B1 (ko) 반도체소자의 제조방법
JP2006019496A (ja) 集積回路にフォトリソグラフィ解像力を超える最小ピッチを画定する方法
KR100396432B1 (ko) 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법
KR100816210B1 (ko) 반도체 장치 형성 방법
US7906432B2 (en) Method for manufacturing semiconductor device
KR20020046040A (ko) 반도체소자의 미세패턴 제조방법
KR20020002573A (ko) 반도체소자의 미세패턴 형성방법
KR20110114046A (ko) 반도체 소자의 제조 방법
KR100396433B1 (ko) 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법
KR100998961B1 (ko) 반도체 소자의 인덕터 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130527

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20140526

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20150427

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee