KR100396433B1 - 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법 - Google Patents

3차원 구조의 패턴을 이용한 반도체 소자 제조 방법 Download PDF

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Abstract

본 발명은 마스크 공정을 필요로 하지 않으며, 전면 식각, 선택적 전면 식각 및 전면 증착 공정의 반복적인 수행을 통해 반도체 소자를 제조한다는 것으로, 이를 위하여 본 발명은, 다수의 마스크 및 정렬을 수행하는 복잡한 공정을 통해 다양한 형태의 패턴층들을 갖는 반도체 소자를 제조하는 종래 방법과는 달리, 마스크 공정 및 정렬 공정을 필요로 함이 없이, 기판 상에 3차원 구조의 패턴을 형성하고, 이 형성된 3차원 구조의 패턴을 이용하여 전면 식각 또는 선택적 전면 식각 및 전면 증착 공정을 필요에 따라 반복적으로 수행함으로써, MOSFET, DRAM 등의 반도체 소자를 제조할 수 있기 때문에, 종래 방법과 비교해 볼 때, 반도체 소자의 제조 공정 간소화와 원가 절감은 물론 반도체 소자의 고 밀도 집적을 실현할 수 있는 것이다.

Description

3차원 구조의 패턴을 이용한 반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICES BY USING PATTERN WITH THREE-DIMENSIONAL}
본 발명은 반도체 소자를 제조하는 기법에 관한 것으로, 더욱 상세하게는 3차원 구조를 이용하여 집적 회로 소자, 광전 소자, 자기 소자, 광학 소자, 미소 전자 기계 소자(MEMS : micro electro mechanical devices) 등의 반도체 소자를 제조하는데 적합한 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법에 관한 것이다.
잘 알려진 바와 같이, 집적 회로 소자, 광전 소자, 자기 소자, 광학 소자 등은 미세 패턴으로 된 다층 구조를 갖는데, 이와 같이 각 층이 미세 패턴으로 된 다층 구조의 소자를 제조하는 전형적인 방법에서는 빛을 이용하여 미세 패턴을 형성하는 포토리소그라피(photolithography) 기법이 주로 이용되고 있으며, 이러한 포토리소그라피 기법을 통해 다층 구조의 소자를 제조하기 위해서는 다수개의 마스크(레티클)와 마스크 정렬 과정을 필요로 한다.
즉, 포토리소그라피 방법에서는 빛에 대한 반응성을 갖는 고분자 물질(예를 들면, 포토레지스트 등)을 패터닝하고자 하는 물질이 적층(또는 증착)된 기판 상에 도포하고, 목표로 하는 임의의 패턴으로 설계된 레티클(마스크)을 준비된 정렬 표시에 정렬시킨 후 고분자 물질 상에 빛을 투과시켜 노광하며, 현상 공정을 통해 노광된 고분자 물질을 선택적으로 제거함으로써, 패터닝하고자 하는 물질 위에 목표로 하는 패턴을 갖는 패턴 마스크를 형성하며, 이후에 패턴 마스크를 이용하는 식각, 성장 억제, 불순물 주입 공정 등을 수행함으로써, 기판 상에 적층된 물질을 원하는 패턴으로 패터닝하거나 혹은 기판 상의 임의의 위치에 불순물이 주입된 도핑 영역을 형성하는 등의 방식으로 소자를 제조한다.
한편, 상기한 바와 같은 포토리소그라피 방법은 회로 선폭(또는 패턴 선폭)이 노광 공정에 사용되는 빛의 파장에 의해 결정된다. 따라서, 현재의 기술수준을 고려할 때 포토리소그라피 공정을 이용하여 기판 상에 초미세 패턴, 예를 들면 선폭이 0.1 미크론 이하인 초미세 패턴을 형성하는 것이 매우 어려운 실정이다. 즉,노광하는 빛의 굴절로 인해 0.1 미크론 이하의 패턴을 형성하는 것이 현실적으로 어려운 실정이다.
따라서, 각종 전자 기기의 소형화 및 경박단소화에 대한 사용자 욕구가 매우 요구되고 있는 근래의 실정을 감안할 때, 0.1 미크론 이하의 고 집적회로(예를 들면, DRAM, ASIC 등)나 초 미세 소자를 제조하는 것이 절실하게 요구되고 있으나, 포토리소그라피에서의 공정 기술상의 한계로 인해 현재로서는 그 필요 욕구를 충족시키지 못하고 있는 실정이다.
또한, 포토리소그라피 공정(또는 마스크 공정)을 이용하는 종래 방법은 수많은 마스크 및 얼라인 공정을 필요로 하기 때문에 제조 공정이 매우 복잡하다는 문제가 있으며, 이러한 문제는 결국 제조 원가의 상승과 생산 수율의 저하(재현성/균일성 확보 문제)를 수반하게 되는 문제가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 마스크 공정을 필요로 하지 않으며, 전면 식각, 선택적 전면 식각 및 전면 증착 공정의 반복적인 수행을 통해 MOSFET을 제조할 수 있는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 마스크 공정을 필요로 하지 않으며, 전면 식각, 선택적 전면 식각 및 전면 증착 공정의 반복적인 수행을 통해 DRAM을 제조할 수 있는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 일 형태에 따른 본 발명은, npn 또는 pnp 접합구조의 반도체 소자를 제조하는 방법에 있어서, 기판 상에 형성된 절연막의 상부에 npn 또는 pnp 접합 구조에 대응 가능한 3차원 구조 패턴을 형성하는 제 1 과정; 상기 3차원 구조 패턴을 전면 식각하여 상기 절연막의 상부 일부를 노출시키고, 이 노출된 절연막을 선택적으로 제거하여 상기 기판의 상부 일부를 노출시킴으로써 소자 형성 영역을 형성하는 제 2 과정; 전면 증착 및 전면 식각 공정을 반복 수행함으로써, 상기 소자 형성 영역 내에 소오스 전극, 채널 영역 및 드레인 전극을 순차 형성하는 제 3 과정; 상기 3차원 구조 패턴을 전면 식각하여 상기 절연막의 상부 일부를 노출시키고, 이 노출된 절연막을 선택적으로 소정 깊이까지 제거함으로써, 상기 소오스 전극에 연결되는 소오스 금속 배선용 트랜치를 형성하는 제 4 과정; 전면 증착 및 전면 식각 공정을 통해 상기 소오스 금속 배선용 트랜치에 금속 물질을 선택적으로 매립함으로써, 임의의 패턴을 갖는 소오스 금속 배선을 형성하는 제 5 과정; 상기 채널 영역과 드레인 전극을 둘러싸는 게이트 산화막을 형성하는 제 6 과정; 상기 3차원 구조 패턴을 전면 식각하여 상기 절연막의 상부 일부를 노출시키고, 이 노출된 절연막을 선택적으로 소정 깊이까지 제거함으로써, 상기 채널 영역에 연결되는 게이트 금속 배선용 트랜치를 형성하는 제 7 과정; 전면 증착 및 전면 식각 공정을 통해 상기 게이트 금속 배선용 트랜치에 금속 물질을 선택적으로 매립함으로써, 임의의 패턴을 갖는 게이트 금속 배선을 형성하는 제 8 과정; 전면 증착 및 전면 식각 공정을 통해 상기 소자 형성 영역에서 상기 드레인 전극의 상부를 제외한 나머지 영역을 절연 물질로 매립하는 제 9 과정; 및 전면 증착 및 전면 식각 공정을 통해 상기 드레인 전극에 연결되는 드레인 금속 배선을 형성하는 제 10 과정으로 이루어진 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법을 제공한다.
상기 목적을 달성하기 위한 다른 형태에 따른 본 발명은, npn 또는 pnp 접합 구조의 반도체 소자를 제조하는 방법에 있어서, 기판 상에 형성된 절연막의 상부에 npn 또는 pnp 접합 구조에 대응 가능한 3차원 구조 패턴을 형성하는 제 1 과정; 상기 3차원 구조 패턴을 전면 식각하여 상기 절연막의 상부 일부를 노출시키고, 이 노출된 절연막을 선택적으로 제거하여 상기 기판의 상부 일부를 노출시킴으로써 소자 형성 영역을 형성하는 제 2 과정; 전면 증착 및 전면 식각 공정을 반복 수행함으로써, 상기 소자 형성 영역 내에 소오스 전극, 채널 영역 및 드레인 전극을 순차 형성하는 제 3 과정; 상기 3차원 구조 패턴을 전면 식각하여 상기 절연막의 상부 일부를 노출시키고, 이 노출된 절연막을 선택적으로 소정 깊이까지 제거함으로써, 상기 소오스 전극에 연결되는 소오스 금속 배선용 트랜치를 형성하는 제 4 과정; 전면 증착 및 전면 식각 공정을 통해 상기 소오스 금속 배선용 트랜치에 금속 물질을 선택적으로 매립함으로써, 임의의 패턴을 갖는 소오스 금속 배선을 형성하는 제 5 과정; 상기 채널 영역과 드레인 전극을 둘러싸는 게이트 산화막을 형성하는 제 6 과정; 상기 3차원 구조 패턴을 전면 식각하여 상기 절연막의 상부 일부를 노출시키고, 이 노출된 절연막을 선택적으로 소정 깊이까지 제거함으로써, 상기 채널 영역에 연결되는 게이트 금속 배선용 트랜치를 형성하는 제 7 과정; 전면 증착 및 전면 식각 공정을 통해 상기 게이트 금속 배선용 트랜치에 금속 물질을 선택적으로 매립함으로써, 임의의 패턴을 갖는 게이트 금속 배선을 형성하는 제 8 과정; 전면 증착 및 전면 식각 공정을 통해 상기 소자 형성 영역에서 상기 드레인 전극의 상부를 제외한 나머지 영역을 절연 물질로 매립하는 제 9 과정; 전면 증착 및 전면 식각 공정을 통해 상기 드레인 전극에 연결되는 하부 전극을 형성하는 제 10 과정; 상기 하부 전극의 상부에 유전체 절연막을 형성하는 제 11 과정; 및 전면 증착 및 전면 식각 공정을 통해 상기 유전체 절연막의 상부에 상부 전극을 형성하는 제 12 과정으로 이루어진 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법을 제공한다.
도 1a 내지 1q는 본 발명의 일 실시 예에 따라 3차원 구조의 패턴을 이용하여 MOSFET 소자를 제조하는 주요 과정을 도시한 공정 순서도,
도 2는 본 발명의 일 실시 예의 변형 실시 예에 따라 소오스 전극을 형성하는 과정의 공정 단면도,
도 3은 본 발명의 일 실시 예의 변형 실시 예에 따라 소오스 금속 배선을 형성하는 과정의 공정 단면도,
도 4는 본 발명의 일 실시 예의 변형 실시 예에 따라 게이트 금속 배선을 형성하는 과정의 공정 단면도,
도 5는 본 발명의 일 실시 예의 변형 실시 예에 따라 드레인 금속 배선을 형성하는 과정의 공정 단면도,
도 6a 내지 6s는 본 발명의 다른 실시 예에 따라 3차원 구조의 패턴을 이용하여 DRAM 소자를 제조하는 주요 과정을 도시한 공정 순서도,
도 7은 본 발명의 다른 실시 예의 변형 실시 예에 따라 소오스 금속 패턴을 형성하는 과정의 공정 단면도,
도 8은 본 발명의 다른 실시 예의 변형 실시 예에 따라 게이트 금속 패턴을형성하는 과정의 공정 단면도,
도 9는 본 발명의 일 실시 예에 따른 반도체 소자의 제조를 위해 기판 상에 3차원 구조 패턴을 형성하는데 사용되는 3차원 구조 주형의 구조도,
도 10은 본 발명의 다른 실시 예에 따른 반도체 소자의 제조를 위해 기판 상에 3차원 구조 패턴을 형성하는데 사용되는 3차원 구조 주형의 구조도.
<도면의 주요부분에 대한 부호의 설명>
100, 400 : 기판 102, 402 : 절연막
104, 404 : 3차원 구조 패턴 106, 406 : 소자 형성 영역
108, 408 : 소오스 전극 110, 410 : 채널 영역
112 : 드레인 전극 116, 416 : 소오스 금속 배선
120, 420 : 게이트 산화막 126, 426 : 게이트 금속 배선
128 : 드레인 금속 배선 412 : 하부 전극
432 : 하부 전극 표면 434 : 유전체 절연막
436 : 상부 전극
본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.
이하 첨부된 도면을 참조하여 본 고안의 바람직한 실시 예에 대하여 상세하게 설명한다.
먼저, 본 발명의 핵심 기술사상은, 다수의 마스크 및 정렬을 수행하는 복잡한 공정을 통해 다양한 형태의 패턴층들을 갖는 반도체 소자를 제조하는 종래 방법과는 달리, 기판 상에 3차원 구조의 패턴을 형성하고, 이 형성된 3차원 구조의 패턴을 이용하여 전면 식각 또는 선택적 전면 식각 및 전면 증착 공정을 필요에 따라 반복적으로 수행함으로써, MOSFET(n-MOSFET 또는 p-MOSFET), DRAM 등의 반도체소자를 제조한다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.
[실시 예1]
도 1a 내지 1q는 본 발명의 일 실시 예에 따라 3차원 구조의 패턴을 이용하여 MOSFET 소자(예를 들면, n-MOSFET 소자)를 제조하는 주요 과정을 도시한 공정 순서도이다.
도 1a를 참조하면, 기판(100) 상에 소자를 형성하기 위한 절연막(102), 예를 들면 SiO2를 형성하고, 그 위에 3차원 구조 패턴 물질을 형성한 후, 일 예로서 도 9에 도시된 바와 같이, 3차원 구조 패턴에 대응하는 역형상의 3차원 패턴이 새겨진 주형(또는 몰드)(700)을 준비하여 3차원 구조 패턴 물질에 가압 접촉함으로써, 주형의 일측 면에 새겨진 3차원 패턴을 3차원 구조 패턴 물질 상에 전이시킨다. 즉, 3차원 구조 패턴 물질을 3차원 구조 패턴(104)으로 변화시킨다. 여기에서, 3차원 구조 패턴 물질로는 SiNx뿐만 아니라 고분자를 포함하는 유기물, SiO2와 SiNx를 포함하는 무기물, 유기물과 무기물 및 금속 물질이 혼합된 혼합물 등이 사용될 수 있다.
도 9를 참조하면, 3차원 패턴 주형(700)은 표면으로부터 일정 높이까지 신장되는 형태로 메인 원형 돌기(702)가 형성되어 있고, 그 위에는 상대적으로 작은 크기의 서브 원형 돌기(704)가 형성되어 있으며, 메인 원형 돌기(702)의 측면에는 대략 중간 높이 정도에서 바깥쪽으로 소정 길이 만큼 신장되는 게이트 금속 배선용 돌기(702a)가 형성되어 있고, 서브 원형 돌기(704)의 측면에는 대략 중간 높이 정도에서 바깥쪽으로 소정 길이 만큼 신장되는 소오스 금속 배선용 돌기(704a)가 형성되어 있다. 이러한 3차원 패턴의 주형(700)은, 이 기술분야에 잘 알려진 포토리소그라피 공정, 전자빔 리소그라피 공정 등의 방법을 쉽게 제조할 수 있다.
따라서, 상기한 바와 같은 3차원 패턴을 갖는 주형(700)의 패턴 면을 3차원 구조 패턴 물질에 가압 접촉시키면, 3차원 구조 패턴 물질은 소오스 금속 배선용 홀(104a)과 게이트 금속 배선용 홀(104b)을 갖는 3차원 구조 패턴(104)으로 변화된다.
한편, 본 실시 예에서는 3차원 패턴의 주형을 이용하여 기판 상에 3차원 구조 패턴을 형성하는 것으로 하여 설명하였으나, 반드시 이에 한정되는 것은 아니며, 이 기술분야에 잘 알려진 포토리소그라피, 전자빔 리소그라피 등의 방법을 이용해서 기판 상에 3차원 구조 패턴을 직접 형성할 수도 있음은 물론이다.
다음에, 3차원 구조 패턴(104)을 식각할 수 있는 식각 가스를 이용하는 반응성 이온 식각 공정을 수행하여 3차원 구조 패턴(104)의 상부를 균일하게 제거(전면 식각)하여 절연막(102)의 상부 일부를 선택적으로 노출시키고, 다시 절연막(102)을 식각할 수 있는 식각 가스를 이용하는 식각 공정을 수행하여 절연막(102)의 일부를 선택적으로 제거함으로써, 일 예로서 도 1b에 도시된 바와 같이, 기판(100)의 상부 일부가 선택적으로 노출되는 소자 형성 영역(106)을 형성한다. 이때, 절연막(102)의 일부를 식각할 때 3차원 구조 패턴(104)은 식각 마스크로서 기능한다.
이어서, 도 1c에 도시된 바와 같이, 기판(100) 전면에 박막의 소오스 전극 물질(n+-Si)(108a)을 형성하고, 그 위에 후막의 평탄화막(109)을 형성한 후, 소오스 전극 물질(108a) 상부가 노출될 때까지 평탄화막(109)을 전면 식각하며, 이어서 식각 기체의 조성을 변화시키거나 혹은 습식 식각 공정을 수행하여 소오스 전극물질(108a)을 전면 식각하고, 다시 잔류하는 평탄화막을 제거(식각)함으로써, 일 예로서 도 1d에 도시된 바와 같이, 소자 형성 영역(106)의 하부에 n+의 소오스 전극(108)을 형성한다. 이러한 식각 공정 중에 3차원 구조 패턴(104)은 식각 마스크로서 기능한다.
여기에서, 평탄화막으로는 유기 고분자, BSG, BPSG, SOG 등의 무기물, 유기물과 무기물의 혼합물 등을 사용할 수 있다.
상기한 소오스 전극(108)의 형성 과정과 동일한 과정을 반복 수행함으로써, 일 예로서 도 1e에 도시된 바와 같이, 소오스 전극(108)의 상부에 p+의 채널 영역(110)과 n+의 드레인 전극(112)을 순차 형성한다.
한편, 본 실시 예에 따른 소자 제조 방법은, 기판(100) 전면에 임의의 박막 물질(소오스 전극 물질, 채널 물질 또는 드레인 전극 물질)과 후막의 평탄화막을 순차 형성한 후, 평탄화막을 전면 식각하고 임의의 물질을 전면 식각하며 잔류 평탄화막을 제거하는 방식으로 소자 형성 영역 내에 소오스 전극, 채널 영역 및 드레인 전극을 순차 형성하는 상술한 방법과는 달리, 일 예로서 도 2에 도시된 바와 같이, 후막의 소오스 전극 물질(108a)만을 기판 상에 평탄하게 전면 증착한 후에 다시 전면 식각하는 방식으로 소자 형성 영역 내에 소오스 전극, 채널 영역 및 드레인 전극을 순차 형성할 수도 있다.
다음에, 3차원 구조 패턴(104)을 식각할 수 있는 식각 가스를 이용하는 반응성 이온 식각 공정을 수행하여 3차원 구조 패턴(104)의 상부를 균일하게 제거(전면식각)하여 절연막(102)의 상부 일부를 선택적으로 노출시키고, 다시 식각 가스를 바꾸어 노출된 절연막(102)을 소정 깊이까지 제거함으로써, 일 예로서 도 1f에 도시된 바와 같이, 절연막(102)의 내부에 소오스 금속 배선용 트랜치(114)을 형성한다. 여기에서, 소오스 금속 배선용 트랜치(114)는 소오스 전극(108)과 연결된다.
다시, 도 1g에 도시된 바와 같이, 기판(100)의 전면에 박막의 금속 물질(116a)을 형성하고, 그 위에 후막의 평탄화막(118)을 형성한 후, 드레인 전극(112) 상부의 금속층이 노출될 때까지 평탄화막(118)을 전면 식각하고(이때, 소오스 금속 배선용 트랜치 내부에 있는 평탄화막의 일부는 잔류), 이어서 습식 식각 공정을 수행하여 금속 물질(116a)을 전면 식각하고, 다시 잔류하는 평탄화막(118)을 제거(식각)하면, 일 예로서 도 1h에 도시된 바와 같이, 소오스 금속 배선용 트랜치(114)의 하부에 소오스 전극(108)과 연결되는 소오스 금속 배선(116)이 형성된다. 즉, 금속 물질을 전면 식각할 때 잔류하는 평탄화막에 의해 소오스 금속 배선으로 사용될 금속 물질이 보호된다.
한편, 본 실시 예에 따른 소자 제조 방법은, 기판(100) 전면에 금속 물질(116a)과 평탄화막(118)을 순차 형성한 후, 평탄화막(118)을 전면 식각하고 금속 물질(116a)을 전면 식각하며 잔류 평탄화막을 제거하는 방식으로 소오스 금속 배선(116)을 형성하는 상술한 방법과는 달리, 일 예로서 도 3에 도시된 바와 같이, 후막의 금속 물질(116a)만을 기판(100) 상에 평탄하게 전면 증착한 후에 다시 전면 식각하는 방식으로 소오스 금속 배선용 트랜치(114)에 소오스 금속 배선(116)을 형성할 수도 있다.
이어서, 3차원 구조 패턴(104)을 식각할 수 있는 식각 가스를 이용하는 반응성 이온 식각 공정을 수행하여 3차원 구조 패턴(104)의 상부를 균일하게 제거(전면 식각)하여 절연막(102)의 상부 일부를 선택적으로 노출시키고, 다시 식각 가스를 바꾸어 노출된 절연막(102)을 선택적으로 제거(즉, 소오스 전극, 채널 영역 및 게이트 전극을 둘러싸는 형태로 절연막을 제거)함으로써, 일 예로서 도 1i에 도시된 바와 같이, 기판(100)의 상부 일부를 노출시킨다.
다시, 열 산화 공정을 수행함으로써, 일 예로서 도 1j에 도시된 바와 같이, 채널 영역(110)과 드레인 전극(112)을 둘러싸는 형태의 게이트 산화막(120)을 형성하고, 다시 기판(100) 상에 실리콘 산화막과 평탄화막을 전면 증착한 후에 평탄화막을 전면 식각하여, 실리콘 산화막이 노출되면 실리콘 산화막을 전면 식각하고, 다시 3차원 구조 패턴(104)이 노출되면 잔류하는 평탄화막을 식각한 후 실리콘 산화막을 원하는 높이까지 식각함으로써, 일 예로서 도 1k에 도시된 바와 같이, 소자 형성 영역의 나머지 공간들을 실리콘 산화막(122)으로 매립시킨다.
다음에, 3차원 구조 패턴(104)을 식각할 수 있는 식각 가스를 이용하는 반응성 이온 식각 공정을 수행하여 3차원 구조 패턴(104)의 상부를 균일하게 제거(전면 식각)하여 절연막(102)의 상부 일부를 선택적으로 노출시키고, 다시 식각 가스를 바꾸어 노출된 절연막(102)을 채널 영역(110)의 대략 중간 깊이까지 제거함으로써, 일 예로서 도 1l에 도시된 바와 같이, 절연막(102)의 내부에 게이트 금속 배선용 트랜치(124)을 형성한다. 여기에서, 게이트 금속 배선용 트랜치(124)는 게이트 산화막(120)을 사이에 두고 채널 영역(110)과 연결된다. 이때, 소오스 전극(112)의상부에 형성된 게이트 산화막(120)도 함께 제거된다.
다시, 도 1m에 도시된 바와 같이, 기판(100)의 전면에 박막의 금속 물질(126a)을 형성하고, 그 위에 후막의 평탄화막(128)을 형성한 후, 평탄화막(128)을 전면 식각하고(이때, 게이트 금속 배선용 트랜치에 있는 평탄화막의 일부는 잔류), 이어서 습식 식각 공정을 수행하여 금속 물질(126a)을 전면 식각하고, 다시 잔류하는 평탄화막(128)을 제거(식각)하면, 일 예로서 도 1n에 도시된 바와 같이, 게이트 금속 배선용 트랜치(124)의 하부에 게이트 산화막(120)을 사이에 두고 채널 영역(110)에 연결되는 게이트 금속 배선(126)이 형성된다. 즉, 금속 물질을 전면 식각할 때 잔류하는 평탄화막에 의해 게이트 금속 배선으로 사용될 금속 물질이 보호된다. 여기에서, 게이트 금속 배선(126)은 게이트 전극 및 금속 배선으로써 기능한다.
한편, 본 실시 예에 따른 소자 제조 방법은, 기판(100) 전면에 금속 물질(126a)과 평탄화막(128)을 순차 형성한 후, 평탄화막(128)을 전면 식각하고 금속 물질(126a)을 전면 식각하며 잔류 평탄화막을 제거하는 방식으로 게이트 금속 배선(126)을 형성하는 상술한 방법과는 달리, 일 예로서 도 4에 도시된 바와 같이, 후막의 금속 물질(126a)만을 기판(100) 상에 평탄하게 전면 증착한 후에 다시 전면 식각하는 방식으로 게이트 금속 배선용 트랜치(124)에 게이트 금속 배선(126)을 형성할 수도 있다.
이어서, 기판(100) 상에 실리콘 산화막(122)을 전면 증착하고, 평탄화막을 평탄하게 형성한 후에 평탄화막을 전면 식각하고, 실리콘 산화막이 노출되면 식각가스를 바꾸어 실리콘 산화막(122)을 식각하며, 3차원 구조 패턴(104)이 노출되면 다시 3차원 구조 패턴(104)을 식각 마스크로 이용하여 실리콘 산화막(122)을 제거한 후 잔류하는 평탄화막을 식각함으로써, 일 예로서 도 1o에 도시된 바와 같이, 드레인 전극(112)의 상부를 노출시킨다.
한편, 본 실시 예에 따른 소자 제조 방법은, 기판(100) 전면에 실리콘 산화막(122)과 평탄화막을 순차 형성한 후, 평탄화막을 전면 식각하고 실리콘 산화막을 전면 식각하며, 이어서 잔류 평탄화막을 제거하는 방식으로 실리콘 산화막(122)을 형성하는 상술한 방법과는 달리, 후막의 실리콘 산화막만을 기판(100) 상에 평탄하게 전면 증착한 후에 다시 전면 식각하는 방식으로 실리콘 산화막(122)을 형성할 수도 있다.
마지막으로, 도 1p에 도시된 바와 같이, 기판(100)의 전면에 박막의 금속 물질(128a)을 증착하고, 그 위에 평탄화막(130)을 평탄하게 형성한 후 평탄화막(130)을 전면 식각하고, 금속 물질(128a)이 노출되면 3차원 구조 패턴(104)의 상부가 노출될 때까지 다시 금속 물질(128a)을 식각한 후 잔류하는 평탄화막(130)을 제거하여, 일 예로서 도 1q에 도시된 바와 같이, 드레인 전극(112)에 연결되는 드레인 금속 배선(128)을 형성함으로써, n-MOSFET 소자의 제조를 완료한다.
한편, 본 실시 예에 따른 소자 제조 방법은, 기판(100) 전면에 금속 물질(128a)과 평탄화막(130)을 순차 형성한 후, 평탄화막(130)을 전면 식각하고 금속 물질(128a)을 전면 식각하며, 이어서 잔류 평탄화막을 제거하는 방식으로 드레인 금속 배선(128)을 형성하는 상술한 방법과는 달리, 일 예로서 도 5에 도시된 바와 같이, 후막의 금속 물질(128a)만을 기판(100) 상에 평탄하게 전면 증착한 후에 다시 전면 식각하는 방식으로 드레인 금속 배선(128)을 형성할 수도 있다.
이상 설명한 바와 같이, 본 실시 예에 따르면, n-MOSFET 형의 반도체 소자를 제조할 때, 공정 관리에 많은 어려움이 수반될 수밖에 없는 수많은 마스크 공정 및 정렬 공정을 수행해야만 하는 종래 방법과는 달리, 3차원 구조의 패턴을 이용하는 전면 식각, 선택적 전면 식각, 전면 증착 공정만을 반복적으로 수행함으로써, n-MOSFET 형의 반도체 소자를 간소한 공정과 저렴한 비용으로 손쉽게 제조할 수 있다.
또한, 본 실시 예에 따르면, MOSFET 소자(즉, n-MOSFET 소자)를 수평적 구조로 형성하는 종래 방법과는 달리, 수직적 구조로 형성하기 때문에 소자의 크기 감소를 통해 고 밀도 집적을 실현할 수 있다.
한편, 본 실시 예에서는 일 예로서 n-MOSFET 소자를 제조하는 과정에 대하여 설명하였으나, 이 기술분야의 숙련자라면 p-MOSFET 소자 또한 n-MOSFET 소자를 제조하는 과정과 동일한 과정을 통해 제조할 수 있음을 분명하게 알 수 있을 것이다.
[실시 예2]
도 6a 내지 6s는 본 발명의 다른 실시 예에 따라 3차원 구조의 패턴을 이용하여 DRAM 소자를 제조하는 주요 과정을 도시한 공정 순서도이다.
도 6a를 참조하면, 기판(400) 상에 소자를 형성하기 위한 절연막(402), 예를 들면 SiO2를 형성하고, 그 위에 3차원 구조 패턴 물질을 형성한 후, 일 예로서 도10에 도시된 바와 같이, 3차원 구조 패턴에 대응하는 역형상의 3차원 패턴이 새겨진 주형(또는 몰드)(800)을 준비하여 3차원 구조 패턴 물질에 가압 접촉함으로써, 주형의 일측 면에 새겨진 3차원 패턴을 3차원 구조 패턴 물질 상에 전이시킨다. 즉, 3차원 구조 패턴 물질을 3차원 구조 패턴(404)으로 변화시킨다. 여기에서, 3차원 구조 패턴 물질로는 SiNx뿐만 아니라 고분자를 포함하는 유기물, SiO2와 SiNx를 포함하는 무기물, 유기물과 무기물 및 금속 물질이 혼합된 혼합물 등이 사용될 있다.
도 10을 참조하면, 3차원 패턴 주형(800)은 표면으로부터 일정 높이까지 신장되는 형태로 제 1 내지 제 4 원형 돌기(802, 804, 806, 808)가 올라갈수록 직경이 점진적으로 작아지는 형태로 형성되어 있고, 제 3 원형 돌기(806)의 측면에는 대략 중간 높이 정도에서 바깥쪽으로 소정 길이 만큼 신장되는 게이트 금속 배선용 돌기(806a)가 형성되어 있고, 제 4 원형 돌기(808)의 측면에는 대략 중간 높이 정도에서 바깥쪽으로 소정 길이 만큼 신장되는 소오스 금속 배선용 돌기(808a)가 형성되어 있다. 이러한 3차원 패턴의 주형(800)은, 이 기술분야에 잘 알려진 포토리소그라피 공정, 전자빔 리소그라피 공정 등의 방법을 쉽게 제조할 수 있다.
따라서, 상기한 바와 같은 3차원 패턴을 갖는 주형(800)의 패턴 면을 3차원 구조 패턴 물질에 가압 접촉시키면, 3차원 구조 패턴 물질은 소오스 금속 배선용 홀(404a)과 게이트 금속 배선용 홀(404b)을 갖는 3차원 구조 패턴(404)으로 변화된다.
한편, 본 실시 예에서는 3차원 패턴의 주형을 이용하여 기판 상에 3차원 구조 패턴을 형성하는 것으로 하여 설명하였으나, 반드시 이에 한정되는 것은 아니며, 이 기술분야에 잘 알려진 포토리소그라피, e-빔 리소그라피 등의 방법을 이용해서 기판 상에 3차원 구조 패턴을 직접 형성할 수도 있음은 물론이다.
다음에, 3차원 구조 패턴(404)을 식각할 수 있는 식각 가스를 이용하는 반응성 이온 식각 공정을 수행하여 3차원 구조 패턴(404)의 상부를 균일하게 제거(전면 식각)하여 절연막(402)의 상부 일부를 선택적으로 노출시키고, 다시 절연막(402)을 식각할 수 있는 식각 가스를 이용하는 식각 공정을 수행하여 절연막(402)의 일부를 선택적으로 제거함으로써, 일 예로서 도 6b에 도시된 바와 같이, 기판(400)의 상부 일부가 선택적으로 노출되는 소자 형성 영역(406)을 형성한다. 이때, 절연막(402)의 일부를 식각할 때 3차원 구조 패턴(404)은 식각 마스크로서 기능한다.
이어서, 전술한 실시 예에서와 동일한 방법으로 전면 증착 및 전면 식각 공정을 반복 수행함으로써, 일 예로서 도 6c 및 6d에 도시된 바와 같이, 소자 형성 영역(406)의 내부에 n+의 소오스 전극(408), p+의 채널 영역(410) 및 n+의 드레인 전극(412)을 순차 형성한다.
다음에, 3차원 구조 패턴(404)을 식각할 수 있는 식각 가스를 이용하는 반응성 이온 식각 공정을 수행하여 3차원 구조 패턴(404)의 상부를 균일하게 제거(전면 식각)하여 절연막(402)의 상부 일부를 선택적으로 노출시키고, 다시 식각 가스를 바꾸어 노출된 절연막(402)을 소정 깊이까지 제거함으로써, 일 예로서 도 6e에 도시된 바와 같이, 절연막(402)의 내부에 소오스 금속 배선용 트랜치(414)을 형성한다. 여기에서, 소오스 금속 배선용 트랜치(414)는 소오스 전극(408)과 연결된다.
다시, 도 6f에 도시된 바와 같이, 기판(400)의 전면에 박막의 금속 물질(416a)을 형성하고, 그 위에 후막의 평탄화막(418)을 형성한 후, 소오스 전극(408)의 표면이 노출될 때까지 평탄화막(418)을 전면 식각하고(이때, 금속 배선용 트랜치에 있는평탄화막의 일부는 잔류), 이어서 습식 식각 공정을 수행하여 금속 물질(416a)을 전면 식각하며, 다시 잔류하는 평탄화막(418)을 제거(식각)하면, 일 예로서 도 6g에 도시된 바와 같이, 소오스 금속 배선용 트랜치(414)의 하부에 소오스 전극(408)과 연결되는 소오스 금속 배선(416)이 형성된다. 즉, 금속 물질을 전면 식각할 때 잔류하는 평탄화막에 의해 소오스 금속 배선으로 사용될 금속 물질이 보호된다.
한편, 본 실시 예에 따른 소자 제조 방법은, 기판(400) 전면에 금속 물질(416a)과 평탄화막(418)을 순차 형성한 후, 평탄화막(418)을 전면 식각하고 금속 물질(416a)을 전면 식각하며 잔류 평탄화막을 제거하는 방식으로 소오스 금속 배선(416)을 형성하는 상술한 방법과는 달리, 일 예로서 도 7에 도시된 바와 같이, 후막의 금속 물질(416a)만을 기판(400) 상에 평탄하게 전면 증착한 후에 다시 전면 식각하는 방식으로 소오스 금속 배선용 트랜치(414)에 소오스 금속 배선(416)을 형성할 수도 있다.
이어서, 3차원 구조 패턴(404)을 식각할 수 있는 식각 가스를 이용하는 반응성 이온 식각 공정을 수행하여 3차원 구조 패턴(404)의 상부를 균일하게 제거(전면식각)하여 절연막(402)의 상부 일부를 선택적으로 노출시키고, 다시 식각 가스를 바꾸어 노출된 절연막(402)을 선택적으로 제거(즉, 소오스 전극, 채널 영역 및 게이트 전극을 둘러싸는 형태로 절연막을 제거)함으로써, 일 예로서 도 6h에 도시된 바와 같이, 기판(400)의 상부 일부를 노출시킨다.
다시, 열 산화 공정을 수행함으로써, 일 예로서 도 6i에 도시된 바와 같이, 채널 영역(410)과 드레인 전극(412)의 둘러싸는 형태의 게이트 산화막(420)을 형성하고, 다시 기판(400) 상에 실리콘 산화막과 평탄화막을 전면 증착한 후에 평탄화막을 전면 식각하여, 실리콘 산화막이 노출되면 실리콘 산화막을 전면 식각하고, 다시 3차원 구조 패턴(404)이 노출되면 잔류하는 평탄화막을 식각한 후 실리콘 산화막을 원하는 높이까지 식각함으로써, 일 예로서 도 6j에 도시된 바와 같이, 소자 형성 영역의 나머지 공간들을 실리콘 산화막(422)으로 매립시킨다.
다음에, 3차원 구조 패턴(404)을 식각할 수 있는 식각 가스를 이용하는 반응성 이온 식각 공정을 수행하여 3차원 구조 패턴(404)의 상부를 균일하게 제거(전면 식각)하여 절연막(402)의 상부 일부를 선택적으로 노출시키고, 다시 식각 가스를 바꾸어 노출된 절연막(402)을 채널 영역(410)의 대략 중간 깊이까지 제거함으로써, 일 예로서 도 6k에 도시된 바와 같이, 절연막(402)의 내부에 게이트 금속 배선용 트랜치(424)을 형성한다. 여기에서, 게이트 금속 배선용 트랜치(424)는 게이트 산화막(420)을 사이에 두고 채널 영역(410)과 연결된다. 이때, 소오스 전극(412)의 상부에 형성된 게이트 산화막(420)도 함께 제거된다.
다시, 도 6l에 도시된 바와 같이, 기판(400)의 전면에 박막의 금속물질(426a)을 형성하고, 그 위에 후막의 평탄화막(428)을 형성한 후, 평탄화막(428)을 전면 식각하고(이때, 게이트 금속 배선용 트랜치에 있는 평탄화막의 일부는 잔류), 이어서 습식 식각 공정을 수행하여 금속 물질(426a)을 전면 식각하고, 다시 잔류하는 평탄화막(428)을 제거(식각)하면, 일 예로서 도 6m에 도시된 바와 같이, 게이트 금속 배선용 트랜치(424)의 하부에 게이트 산화막(420)을 사이에 두고 채널 영역(410)에 연결되는 게이트 금속 배선(426)이 형성된다. 즉, 금속 물질을 전면 식각할 때 잔류하는 평탄화막에 의해 게이트 금속 배선으로 사용될 금속 물질이 보호된다. 여기에서, 게이트 금속 배선(426)은 게이트 전극 및 금속 배선으로써 기능한다.
한편, 본 실시 예에 따른 소자 제조 방법은, 기판(400) 전면에 금속 물질(426a)과 평탄화막(428)을 순차 형성한 후, 평탄화막(428)을 전면 식각하고 금속 물질(426a)을 전면 식각하며, 이어서 잔류하는 평탄화막을 제거하는 상술한 방법과는 달리, 일 예로서 도 8에 도시된 바와 같이, 후막의 금속 물질(426a)만을 기판(400) 상에 평탄하게 전면 증착한 후에 다시 전면 식각하는 방식으로 게이트 금속 배선용 트랜치(424)에 게이트 금속 배선(426)을 형성할 수도 있다.
이어서, 기판(400) 상에 실리콘 산화막(422)을 전면 증착하고, 평탄화막을 평탄하게 형성한 후에 평탄화막을 전면 식각하고, 실리콘 산화막이 노출되면 식각 가스를 바꾸어 실리콘 산화막(422)을 식각하며, 3차원 구조 패턴(404)이 노출되면 다시 3차원 구조 패턴(404)을 식각 마스크로 이용하여 실리콘 산화막(422)을 제거한 후 잔류하는 평탄화막을 식각함으로써, 일 예로서 도 6n에 도시된 바와 같이,드레인 전극(412)의 상부를 노출시킨다.
한편, 본 실시 예에 따른 소자 제조 방법은, 기판(400) 전면에 실리콘 산화막(422)과 평탄화막을 순차 형성한 후, 평탄화막을 전면 식각하고 실리콘 산화막을 전면 식각하며, 이어서 잔류 평탄화막을 제거하는 방식으로 실리콘 산화막(422)을 형성하는 상술한 방법과는 달리, 후막의 실리콘 산화막만을 기판(100) 상에 평탄하게 전면 증착한 후에 다시 전면 식각하는 방식으로 실리콘 산화막(422)을 형성할 수도 있다.
다음에, 기판(400)의 전면에 고농도 도핑된 다결정 실리콘(heavity-doped poly-Si) 및 도핑되지 않은 다결정 실리콘(undoped poly-Si)을 순차적으로 층착하고, 평탄화자막을 평탄하게 형성한 후 평탄화막을 전면 식각하고, 이어서 다결정 실리콘 물질이 노출되면 3차원 구조 패턴(404)의 상부가 노출될 때까지 다시 다결정 실리콘을 식각한 후 잔류하는 평탄화막을 제거함으로써, 일 예로서 도 6o에 도시된 바와 같이, 드레인 전극(412)에 연결되는 하부 전극(428)(즉, 저장 노드 전극)을 형성한다.
한편, 본 실시 예에 따른 소자 제조 방법은, 기판(400) 전면에 고농도 도핑된 다결정 실리콘 및 도핑되지 않은 다결정 실리콘과 평탄화막을 순차 형성한 후, 평탄화막을 전면 식각하고 실리콘 산화막을 전면 식각하며, 이어서 잔류 평탄화막을 제거하는 방식으로 하부 전극(428)을 형성하는 상술한 방법과는 달리, 후막의 고농도 도핑된 다결정 실리콘 및 도핑되지 않은 다결정 실리콘만을 기판(400) 상에 평탄하게 전면 증착한 후에 다시 전면 식각하는 방식으로 하부 전극(428)을 형성할수도 있다.
이어서, 도 6p에 도시된 바와 같이, 3차원 구조 패턴(404)을 식각할 수 있는 식각 가스를 이용하는 반응성 이온 식각 공정을 수행하여 3차원 구조 패턴(404)의 상부를 일정 높이만큼 균일하게 제거(전면 식각)하여 하부 전극(428)의 측면을 노출시킨다.
다음에, 진공 및 적정 온도 조건에서 열처리(annealing) 공정을 수행하거나 혹은 매우 얇은 핵 생성층(nucleation layer)을 증착한 후 진공 및 적정 온도 조건에서 열처리 공정을 수행함으로써, 일 예로서 도 6q에 도시된 바와 같이, 하부 전극(428)의 노출된 측면 및 상부 표면에 산과 골의 형태로 된 요철 모양의 하부 전극 표면(432)을 형성한다.
이어서, 기판(400)의 전면에 유전체 절연막 물질을 전면 증착하고, 평탄화막을 평탄하게 형성한 후 평탄화막을 전면 식각하고, 유전체 절연막 물질이 노출되면 3차원 구조 패턴(404)의 상부가 노출될 때까지 다시 유전체 절연막 물질을 식각한 후 잔류하는 평탄화막을 제거함으로써, 일 예로서 도 6r에 도시된 바와 같이, 하부 전극 표면(432) 상에 박막의 유전체 절연막(434)을 형성한다.
마지막으로, 기판(400)의 전면에 박막의 금속 물질을 형성하고 후막의 평탄화막을 평탄하게 형성한 후 평탄화막을 전면 식각하고, 이어서 금속 물질이 노출되면 3차원 구조 패턴(404)의 상부가 노출될 때까지 다시 금속 물질을 식각한 후 잔류하는 평탄화막을 제거함으로써, 일 예로서 도 6s에 도시된 바와 같이, 유전체 절연막(434)를 둘러싸는 형태의 상부 전극(436)(즉, 플레이트 전극)을 형성함으로써,DRAM의 반도체 소자 제조를 완료한다.
한편, 본 실시 예에 따른 소자 제조 방법은, 기판(400) 전면에 금속 물질과 평탄화막을 순차 형성한 후, 평탄화막을 전면 식각하고 금속 물질을 전면 식각하며, 이어서 잔류 평탄화막을 제거하는 방식으로 상부 전극(436)을 형성하는 상술한 방법과는 달리, 후막의 고농도 도핑된 다결정 실리콘 및 도핑되지 않은 다결정 실리콘만을 기판(400) 상에 평탄하게 전면 증착한 후에 다시 전면 식각하는 방식으로 상부 전극(436)을 형성할 수도 있다.
이상 설명한 바와 같이, 본 실시 예에 따르면, DRAM 반도체 소자를 제조할 때, 공정 관리에 많은 어려움이 수반될 수밖에 없는 수많은 마스크 공정 및 정렬 공정을 수행해야만 하는 종래 방법과는 달리, 3차원 구조의 패턴을 이용하는 전면 식각, 선택적 전면 식각, 전면 증착 공정만을 반복적으로 수행함으로써, DRAM 반도체 소자를 간소한 공정과 저렴한 비용으로 손쉽게 제조할 수 있다.
또한, 본 실시 예에 따르면, DRAM 소자를 수평적 구조로 형성하는 종래 방법과는 달리, 수직적 구조로 형성하기 때문에 소자의 크기 감소를 통해 고 밀도 집적을 실현할 수 있다.
한편, 본 발명의 바람직한 실시 예에서는 MOSFET 소자 및 DRAM 소자에서 반드시 필요로 하는 구성부재(예를 들면, 소오스 전극, 채널 영역, 드레인 전극, 소오스 금속 배선, 게이트 금속 배선 등)를 형성하는 과정을 위주로 하여 설명하였으나, 본 발명이 반드시 이에 한정되는 것은 아니며, 소자들이 다양한 층(예를 들면, 배리어층 등)을 필요로 할 경우 3차원 구조 패턴을 그에 대응할 수 있는 구조로 형성함으로써 적절하게 대응할 수 있음은 물론이다.
다른 한편, 본 발명의 바람직한 실시 예에서는 3차원 구조 패턴을 직선형으로 형성하고 이를 이용하여 직선형의 소자(MOSFET 소자 및 DRAM 소자)를 제조하는 것으로 하여 설명하였으나, 본 발명이 반드시 이에 한정되는 것은 아니며, 3차원 구조 패턴을 곡선 형태로 형성함으로써 곡선형의 단면들을 갖는 소자를 제조할 수 있음은 물론이다.
이상 설명한 바와 같이 본 발명에 따르면, 다수의 마스크 및 정렬을 수행하는 복잡한 공정을 통해 다양한 형태의 패턴층들을 갖는 반도체 소자를 제조하는 종래 방법과는 달리, 마스크 공정 및 정렬 공정을 필요로 함이 없이, 기판 상에 3차원 구조의 패턴을 형성하고, 이 형성된 3차원 구조의 패턴을 이용하여 전면 식각 또는 선택적 전면 식각 및 전면 증착 공정을 필요에 따라 반복적으로 수행함으로써, MOSFET, DRAM 등의 반도체소자를 제조할 수 있기 때문에, 종래 방법과 비교해 볼 때, 반도체 소자의 제조 공정 간소화와 원가 절감은 물론 반도체 소자의 고 밀도 집적을 실현할 수 있다.

Claims (34)

  1. npn 또는 pnp 접합 구조의 반도체 소자를 제조하는 방법에 있어서,
    기판 상에 형성된 절연막의 상부에 npn 또는 pnp 접합 구조에 대응 가능한 3차원 구조 패턴을 형성하는 제 1 과정;
    상기 3차원 구조 패턴을 전면 식각하여 상기 절연막의 상부 일부를 노출시키고, 이 노출된 절연막을 선택적으로 제거하여 상기 기판의 상부 일부를 노출시킴으로써 소자 형성 영역을 형성하는 제 2 과정;
    전면 증착 및 전면 식각 공정을 반복 수행함으로써, 상기 소자 형성 영역 내에 소오스 전극, 채널 영역 및 드레인 전극을 순차 형성하는 제 3 과정;
    상기 3차원 구조 패턴을 전면 식각하여 상기 절연막의 상부 일부를 노출시키고, 이 노출된 절연막을 선택적으로 소정 깊이까지 제거함으로써, 상기 소오스 전극에 연결되는 소오스 금속 배선용 트랜치를 형성하는 제 4 과정;
    전면 증착 및 전면 식각 공정을 통해 상기 소오스 금속 배선용 트랜치에 금속 물질을 선택적으로 매립함으로써, 임의의 패턴을 갖는 소오스 금속 배선을 형성하는 제 5 과정;
    상기 채널 영역과 드레인 전극을 둘러싸는 게이트 산화막을 형성하는 제 6 과정;
    상기 3차원 구조 패턴을 전면 식각하여 상기 절연막의 상부 일부를 노출시키고, 이 노출된 절연막을 선택적으로 소정 깊이까지 제거함으로써, 상기 채널 영역에 연결되는 게이트 금속 배선용 트랜치를 형성하는 제 7 과정;
    전면 증착 및 전면 식각 공정을 통해 상기 게이트 금속 배선용 트랜치에 금속 물질을 선택적으로 매립함으로써, 임의의 패턴을 갖는 게이트 금속 배선을 형성하는 제 8 과정;
    전면 증착 및 전면 식각 공정을 통해 상기 소자 형성 영역에서 상기 드레인 전극의 상부를 제외한 나머지 영역을 절연 물질로 매립하는 제 9 과정; 및
    전면 증착 및 전면 식각 공정을 통해 상기 드레인 전극에 연결되는 드레인 금속 배선을 형성하는 제 10 과정으로 이루어진 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  2. 제 1 항에 있어서, 상기 제 3 과정은:
    상기 기판 상의 전면에 박막의 소오스 전극 물질과 후막의 제 1 평탄화막을 순차 형성하는 과정;
    상기 소오스 전극 물질의 상부가 노출될 때까지 상기 제 1 평탄화막을 전면 식각하는 과정;
    제 1 잔류 평탄화막을 식각 마스크로 하여 상기 소오스 전극 물질을 전면 식각하는 과정;
    상기 제 1 잔류 평탄화막을 제거함으로써, 상기 소오스 전극을 형성하는 과정;
    상기 기판 상의 전면에 박막의 채널 영역 물질과 후막의 제 2 평탄화막을 순차 형성하는 과정;
    상기 채널 영역 물질의 상부가 노출될 때까지 상기 제 2 평탄화막을 전면 식각하는 과정;
    제 2 잔류 평탄화막을 식각 마스크로 하여 상기 채널 영역 물질을 전면 식각하는 과정;
    상기 제 2 잔류 평탄화막을 제거함으로써, 상기 채널 영역을 형성하는 과정;
    상기 기판 상의 전면에 박막의 드레인 전극 물질과 후막의 제 3 평탄화막을 순차 형성하는 과정;
    상기 드레인 전극 물질의 상부가 노출될 때까지 상기 제 3 평탄화막을 전면 식각하는 과정;
    제 3 잔류 평탄화막을 식각 마스크로 하여 상기 드레인 전극 물질을 전면 식각하는 과정; 및
    상기 제 3 잔류 평탄화막을 제거함으로써, 상기 드레인 전극을 형성하는 과정을 포함하는 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  3. 제 1 항에 있어서, 상기 제 3 과정은:
    상기 기판 상의 전면에 후막의 소오스 전극 물질을 형성하는 과정;
    상기 소오스 전극 물질을 목표 높이까지 전면 식각하여 상기 소오스 전극을 형성하는 과정;
    상기 기판 상의 전면에 후막의 채널 영역 물질을 형성하는 과정;
    상기 채널 영역 물질을 목표 높이까지 전면 식각하여 상기 채널 영역을 형성하는 과정;
    상기 기판 상의 전면에 후막의 드레인 전극 물질을 형성하는 과정; 및
    상기 드레인 전극 물질을 목표 높이까지 전면 식각하여 상기 드레인 전극을 형성하는 과정을 포함하는 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  4. 제 1 항에 있어서, 상기 제 5 과정은:
    상기 기판의 전면에 박막의 금속 물질과 후막의 평탄화막을 순차 형성하는 과정;
    상기 드레인 전극 상부의 금속 물질이 노출될 때까지 상기 평탄화막을 전면 식각하는 과정;
    잔류 평탄화막을 식각 마스크로 하여 상기 금속 물질을 전면 식각하여 상기 소오스 금속 배선용 트랜치에 금속 물질을 선택적으로 잔류시키는 과정; 및
    상기 잔류 평탄화막을 제거하여 상기 소오스 금속 배선을 형성하는 과정을 포함하는 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  5. 제 1 항에 있어서, 상기 제 5 과정은:
    상기 기판의 전면에 후막의 금속 물질을 형성하는 과정; 및
    상기 드레인 전극의 상부가 노출될 때까지 상기 금속 물질을 전면 식각하여 상기 소오스 금속 배선용 트랜치에 금속 물질을 선택적으로 잔류시킴으로써, 상기 소오스 금속 배선을 형성하는 과정을 포함하는 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  6. 제 1 항에 있어서, 상기 제 8 과정은:
    상기 기판의 전면에 박막의 금속 물질과 후막의 평탄화막을 순차 형성하는 과정;
    상기 드레인 전극의 상부가 노출될 때까지 상기 평탄화막을 전면 식각하는 과정;
    잔류 평탄화막을 식각 마스크로 하여 상기 금속 물질을 전면 식각하여 상기 게이트 금속 배선용 트랜치에 금속 물질을 선택적으로 잔류시키는 과정; 및
    상기 잔류 평탄화막을 제거하여 상기 채널 영역에 연결되는 게이트 금속 배선을 형성하는 과정을 포함하는 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  7. 제 1 항에 있어서, 상기 제 8 과정은:
    상기 기판의 전면에 후막의 금속 물질을 형성하는 과정; 및
    상기 드레인 전극의 상부가 노출될 때까지 상기 금속 물질을 전면 식각하여 상기 게이트 금속 배선용 트랜치에 금속 물질을 선택적으로 잔류시킴으로써, 상기게이트 금속 배선을 형성하는 과정을 포함하는 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  8. 제 1 항에 있어서, 상기 제 9 과정은:
    상기 기판의 전면에 박막의 절연 물질과 후막의 평탄화막을 순차 형성하는 과정;
    상기 평탄화막을 전면 식각하여 상기 절연 물질의 상부 일부를 선택적으로 노출시키는 과정;
    잔류 평탄화막을 식각 마스크로 하여 상기 절연 물질의 일부를 선택적으로 식각함으로써, 상기 3차원 구조 패턴의 상부를 노출시키는 과정;
    상기 잔류 평탄화막을 제거하는 과정; 및
    잔류 절연 물질을 목표 깊이까지 제거하여 상기 드레인 전극의 상부를 노출시키는 과정을 포함하는 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  9. 제 1 항에 있어서, 상기 제 9 과정은:
    상기 기판의 전면에 후막의 절연 물질을 형성하는 과정; 및
    상기 드레인 전극의 상부가 노출될 때까지 상기 금속 물질을 전면 식각하여 상기 드레인 전극의 상부를 노출시키는 과정을 포함하는 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  10. 제 1 항에 있어서, 상기 제 10 과정은:
    상기 기판의 전면에 박막의 금속 물질과 후막의 평탄화막을 순차 형성하는 과정;
    상기 평탄화막을 전면 식각하여 상기 금속 물질의 상부 일부를 선택적으로 노출시키는 과정;
    잔류 평탄화막을 식각 마스크로 하여 상기 금속 물질의 일부를 선택적으로 식각함으로써, 상기 3차원 구조 패턴의 상부를 노출시키는 과정; 및
    상기 잔류 평탄화막을 제거함으로써, 상기 드레인 금속 배선을 형성하는 과정을 포함하는 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  11. 제 1 항에 있어서, 상기 제 10 과정은:
    상기 기판의 전면에 후막의 금속 물질을 형성하는 과정; 및
    상기 3차원 구조 패턴의 상부가 노출될 때까지 상기 금속 물질을 전면 식각하여 상기 드레인 전극의 상부에 드레인 금속 배선을 형성하는 과정을 포함하는 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  12. 제 2 항, 제 4 항, 제 6 항, 제 8 항 또는 제 10 항에 있어서, 상기 평탄화막은, 유기물, 무기물 또는 유기물과 무기물의 혼합물인 것을 특징으로 하는 3차원구조의 패턴을 이용한 반도체 소자 제조 방법.
  13. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서, 상기 3차원 구조 패턴은, 고분자를 포함하는 유기물인 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  14. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서, 상기 3차원 구조 패턴은, SiO2와 SiNx를 포함하는 무기물인 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  15. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서, 상기 3차원 구조 패턴은, 유기물과 무기물 및 금속 물질이 혼합된 혼합물인 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  16. npn 또는 pnp 접합 구조의 반도체 소자를 제조하는 방법에 있어서,
    기판 상에 형성된 절연막의 상부에 npn 또는 pnp 접합 구조에 대응 가능한 3차원 구조 패턴을 형성하는 제 1 과정;
    상기 3차원 구조 패턴을 전면 식각하여 상기 절연막의 상부 일부를 노출시키고, 이 노출된 절연막을 선택적으로 제거하여 상기 기판의 상부 일부를 노출시킴으로써 소자 형성 영역을 형성하는 제 2 과정;
    전면 증착 및 전면 식각 공정을 반복 수행함으로써, 상기 소자 형성 영역 내에 소오스 전극, 채널 영역 및 드레인 전극을 순차 형성하는 제 3 과정;
    상기 3차원 구조 패턴을 전면 식각하여 상기 절연막의 상부 일부를 노출시키고, 이 노출된 절연막을 선택적으로 소정 깊이까지 제거함으로써, 상기 소오스 전극에 연결되는 소오스 금속 배선용 트랜치를 형성하는 제 4 과정;
    전면 증착 및 전면 식각 공정을 통해 상기 소오스 금속 배선용 트랜치에 금속 물질을 선택적으로 매립함으로써, 임의의 패턴을 갖는 소오스 금속 배선을 형성하는 제 5 과정;
    상기 채널 영역과 드레인 전극을 둘러싸는 게이트 산화막을 형성하는 제 6 과정;
    상기 3차원 구조 패턴을 전면 식각하여 상기 절연막의 상부 일부를 노출시키고, 이 노출된 절연막을 선택적으로 소정 깊이까지 제거함으로써, 상기 채널 영역에 연결되는 게이트 금속 배선용 트랜치를 형성하는 제 7 과정;
    전면 증착 및 전면 식각 공정을 통해 상기 게이트 금속 배선용 트랜치에 금속 물질을 선택적으로 매립함으로써, 임의의 패턴을 갖는 게이트 금속 배선을 형성하는 제 8 과정;
    전면 증착 및 전면 식각 공정을 통해 상기 소자 형성 영역에서 상기 드레인 전극의 상부를 제외한 나머지 영역을 절연 물질로 매립하는 제 9 과정;
    전면 증착 및 전면 식각 공정을 통해 상기 드레인 전극에 연결되는 하부 전극을 형성하는 제 10 과정;
    상기 하부 전극의 상부에 유전체 절연막을 형성하는 제 11 과정; 및
    전면 증착 및 전면 식각 공정을 통해 상기 유전체 절연막의 상부에 상부 전극을 형성하는 제 12 과정으로 이루어진 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  17. 제 16 항에 있어서, 상기 제 3 과정은:
    상기 기판 상의 전면에 박막의 소오스 전극 물질과 후막의 제 1 평탄화막을 순차 형성하는 과정;
    상기 소오스 전극 물질의 상부가 노출될 때까지 상기 제 1 평탄화막을 전면 식각하는 과정;
    제 1 잔류 평탄화막을 식각 마스크로 하여 상기 소오스 전극 물질을 전면 식각하는 과정;
    상기 제 1 잔류 평탄화막을 제거함으로써, 상기 소오스 전극을 형성하는 과정;
    상기 기판 상의 전면에 박막의 채널 영역 물질과 후막의 제 2 평탄화막을 순차 형성하는 과정;
    상기 채널 영역 물질의 상부가 노출될 때까지 상기 제 2 평탄화막을 전면 식각하는 과정;
    제 2 잔류 평탄화막을 식각 마스크로 하여 상기 채널 영역 물질을 전면 식각하는 과정;
    상기 제 2 잔류 평탄화막을 제거함으로써, 상기 채널 영역을 형성하는 과정;
    상기 기판 상의 전면에 박막의 드레인 전극 물질과 후막의 제 3 평탄화막을 순차 형성하는 과정;
    상기 드레인 전극 물질의 상부가 노출될 때까지 상기 제 3 평탄화막을 전면 식각하는 과정;
    제 3 잔류 평탄화막을 식각 마스크로 하여 상기 드레인 전극 물질을 전면 식각하는 과정; 및
    상기 제 3 잔류 평탄화막을 제거함으로써, 상기 드레인 전극을 형성하는 과정을 포함하는 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  18. 제 16 항에 있어서, 상기 제 3 과정은:
    상기 기판 상의 전면에 소오스 전극 물질을 형성하는 과정;
    상기 소오스 전극 물질을 목표 높이까지 전면 식각하여 상기 소오스 전극을 형성하는 과정;
    상기 기판 상의 전면에 채널 영역 물질을 형성하는 과정;
    상기 채널 영역 물질을 목표 높이까지 전면 식각하여 상기 채널 영역을 형성하는 과정;
    상기 기판 상의 전면에 드레인 전극 물질을 형성하는 과정; 및
    상기 드레인 전극 물질을 목표 높이까지 전면 식각하여 상기 드레인 전극을 형성하는 과정을 포함하는 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  19. 제 16 항에 있어서, 상기 제 5 과정은:
    상기 기판의 전면에 박막의 금속 물질과 후막의 평탄화막을 순차 형성하는 과정;
    상기 드레인 전극 상부의 금속 물질이 노출될 때까지 상기 평탄화막을 전면 식각하는 과정;
    잔류 평탄화막을 식각 마스크로 하여 상기 금속 물질을 전면 식각하여 상기 소오스 금속 배선용 트랜치에 금속 물질을 선택적으로 잔류시키는 과정; 및
    상기 잔류 평탄화막을 제거하여 상기 소오스 금속 배선을 형성하는 과정을 포함하는 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  20. 제 16 항에 있어서, 상기 제 5 과정은:
    상기 기판의 전면에 후막의 금속 물질을 형성하는 과정; 및
    상기 드레인 전극의 상부가 노출될 때까지 상기 금속 물질을 전면 식각하여 상기 소오스 금속 배선용 트랜치에 금속 물질을 선택적으로 잔류시킴으로써, 상기 소오스 금속 배선을 형성하는 과정을 포함하는 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  21. 제 16 항에 있어서, 상기 제 8 과정은:
    상기 기판의 전면에 박막의 금속 물질과 후막의 평탄화막을 순차 형성하는 과정;
    상기 드레인 전극의 상부가 노출될 때까지 상기 평탄화막을 전면 식각하는 과정;
    잔류 평탄화막을 식각 마스크로 하여 상기 금속 물질을 전면 식각하여 상기 게이트 금속 배선용 트랜치에 금속 물질을 선택적으로 잔류시키는 과정; 및
    상기 잔류 평탄화막을 제거하여 상기 채널 영역에 연결되는 게이트 금속 배선을 형성하는 과정을 포함하는 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  22. 제 16 항에 있어서, 상기 제 8 과정은:
    상기 기판의 전면에 후막의 금속 물질을 형성하는 과정; 및
    상기 드레인 전극의 상부가 노출될 때까지 상기 금속 물질을 전면 식각하여 상기 게이트 금속 배선용 트랜치에 금속 물질을 선택적으로 잔류시킴으로써, 상기 게이트 금속 배선을 형성하는 과정을 포함하는 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  23. 제 16 항에 있어서, 상기 제 9 과정은:
    상기 기판의 전면에 박막의 절연 물질과 후막의 평탄화막을 순차 형성하는 과정;
    상기 평탄화막을 전면 식각하여 상기 절연 물질의 상부 일부를 선택적으로 노출시키는 과정;
    잔류 평탄화막을 식각 마스크로 하여 상기 절연 물질의 일부를 선택적으로 식각함으로써, 상기 3차원 구조 패턴의 상부를 노출시키는 과정;
    상기 잔류 평탄화막을 제거하는 과정; 및
    잔류 절연 물질을 목표 깊이까지 제거하여 상기 드레인 전극의 상부를 노출시키는 과정을 포함하는 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  24. 제 16 항에 있어서, 상기 제 9 과정은:
    상기 기판의 전면에 후막의 절연 물질을 형성하는 과정; 및
    상기 드레인 전극의 상부가 노출될 때까지 상기 금속 물질을 전면 식각하여 상기 드레인 전극의 상부를 노출시키는 과정을 포함하는 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  25. 제 16 항에 있어서, 상기 제 10 과정은:
    상기 기판의 전면에 박막의 금속 물질과 후막의 평탄화막을 순차 형성하는 과정;
    상기 평탄화막을 전면 식각하여 상기 금속 물질의 상부 일부를 선택적으로 노출시키는 과정;
    잔류 평탄화막을 식각 마스크로 하여 상기 금속 물질의 일부를 선택적으로 식각함으로써, 상기 3차원 구조 패턴의 상부를 노출시키는 과정; 및
    상기 잔류 평탄화막을 제거하여 상기 하부 전극을 형성하는 과정을 포함하는 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  26. 제 25 항에 있어서, 상기 하부 전극 형성 과정은, 열처리 공정을 수행하여 상기 하부 전극의 표면을 산과 골의 요철 형태로 변화시키는 과정을 더 포함하는 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  27. 제 26 항에 있어서, 상기 열처리 공정은, 진공 조건에서 수행되는 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  28. 제 16 항에 있어서, 상기 제 10 과정은:
    상기 기판의 전면에 후막의 금속 물질을 형성하는 과정; 및
    상기 금속 물질을 목표 깊이까지 전면 식각하여 상기 하부 전극을 형성하는 과정을 포함하는 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  29. 제 16 항에 있어서, 상기 제 12 과정은:
    상기 기판의 전면에 박막의 금속 물질과 후막의 평탄화막을 순차 형성하는 과정;
    상기 평탄화막을 전면 식각하여 상기 금속 물질의 상부 일부를 선택적으로 노출시키는 과정;
    잔류 평탄화막을 식각 마스크로 하여 상기 금속 물질의 일부를 선택적으로 식각함으로써, 상기 3차원 구조 패턴의 상부를 노출시키는 과정; 및
    상기 잔류 평탄화막을 제거하여 상기 상부 전극을 형성하는 과정을 포함하는 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  30. 제 16 항에 있어서, 상기 제 12 과정은:
    상기 기판의 전면에 상기 금속 물질을 형성하는 과정; 및
    상기 금속 물질을 목표 깊이까지 전면 식각하여 상기 상부 전극을 형성하는 과정을 포함하는 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  31. 제 17 항, 제 19 항, 제 21 항, 제 23 항, 제 25 항 또는 제 29 항에 있어서, 상기 평탄화막은, 유기물, 무기물 또는 유기물과 무기물의 혼합물인 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  32. 제 16 항 내지 제 30 항 중 어느 한 항에 있어서, 상기 3차원 구조 패턴은, 고분자를 포함하는 유기물인 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  33. 제 16 항 내지 제 30 항 중 어느 한 항에 있어서, 상기 3차원 구조 패턴은, SiO2와 SiNx를 포함하는 무기물인 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
  34. 제 16 항 내지 제 30 항 중 어느 한 항에 있어서, 상기 3차원 구조 패턴은, 유기물과 무기물 및 금속 물질이 혼합된 혼합물인 것을 특징으로 하는 3차원 구조의 패턴을 이용한 반도체 소자 제조 방법.
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