KR20080069395A - 박막 트랜지스터 기판의 제조 방법 - Google Patents

박막 트랜지스터 기판의 제조 방법 Download PDF

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KR20080069395A
KR20080069395A KR1020070007057A KR20070007057A KR20080069395A KR 20080069395 A KR20080069395 A KR 20080069395A KR 1020070007057 A KR1020070007057 A KR 1020070007057A KR 20070007057 A KR20070007057 A KR 20070007057A KR 20080069395 A KR20080069395 A KR 20080069395A
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박대진
김규영
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삼성전자주식회사
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Abstract

본 발명은 기판 상에 도전막을 형성하는 단계와, 상기 도전막의 일부 영역에 수지 기둥을 형성하는 단계와, 상기 도전막 상에 절연막 및 유기막을 순차로 형성하는 단계와, 상기 수지 기둥을 제거하여 콘택홀을 형성하는 단계 및 상기 콘택홀 및 상기 유기막 상에 투광성 도전막을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법을 제공한다.
이와 같은, 본 발명은 콘택홀 형성을 위한 보호막 및 유기막 패터닝 공정을 마스크가 필요없는 임프린트 공정으로 대체할 수 있다. 따라서, 마스크 공정의 단축에 따른 비용 절감 및 수율 상승을 기대할 수 있다.
고 개구율, 마스크, 보호막, 유기막, 임프린트, 액정 표시 장치.

Description

박막 트랜지스터 기판의 제조 방법{METHOD FOR FABRICATING THIN FILM TRANSISTOR SUBSTRATE}
도 1은 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제 1 마스크 공정을 도시한 단면도.
도 2는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제 2 마스크 공정을 도시한 단면도.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 임프린트 공정을 도시한 단면도.
도 4는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제 3 마스크 공정을 도시한 단면도.
<도면의 주요 부분에 대한 보호의 설명>
게이트 전극: 114 유지 전극: 118
절연막: 122 활성층: 132
소오스 전극: 154 드레인 전극: 155
수지막: 160 수지 기둥: 162
보호막: 172 유기막: 182
화소 전극: 192 성형판: 200
본 발명은 박막 트랜지스터 기판의 제조 방법에 관한 것으로, 보다 상세하게는, 콘택홀(contact hole) 형성을 위한 보호막 및 유기막 패터닝 공정을 마스크가 필요없는 임프린트 공정으로 대체할 수 있는 박막 트랜지스터 기판의 제조 방법에 관한 것이다.
액정 표시 장치는 좁은 시야각, 느린 응답속도, 높은 제조비용 등과 같은 단점들이 대량생산 및 기술의 발달로 빠르게 개선되고, 고해상도, 경량박형, 낮은 소비전력 등과 같은 장점들이 유비쿼터스, 컨버전스등의 변화된 기술환경에서는 무엇보다 중요한 기술 요소로 부각되면서 브라운관 방식의 표시 장치를 급격히 대체하고 있다.
이러한 액정 표시 장치는 화소 전극 및 박막 트랜지스터(Thin Film Transistor;TFT) 등이 형성된 박막 트랜지스터 기판과, 컬러 필터 및 공통 전극 등이 형성된 컬러 필터 기판 및 두 기판 사이에 위치된 액정층을 포함하여 구성된다. 여기서, 박막 트랜지스터 기판에는 복수의 게이트 라인 및 복수의 데이터 라인이 서로 교차하도록 형성되며, 그 교차 영역에 화소 전극이 형성된다. 이때, 두 신호 라인의 절연을 위해 게이트 라인 상에는 절연막이 형성되고, 데이터 라인과 화소 전극의 절연을 위해 데이터 라인 상에는 보호막이 형성되는 것이 보통이다.
한편, 액정 표시 장치의 개구율은 단위 화소의 전체 면적에서 광이 투광될 수 있는 면적의 비로 정의된다. 상기 개구율을 감소시키는 주요인은 빛샘 현상을 방지하기 위한 블랙 매트릭스와 화소 전극의 중첩 설계 및 신호 간섭을 방지하기 위한 신호 라인과 화소 전극의 분리 설계이다. 따라서, 화소 전극을 신호 라인과 수평적으로 중첩되게 형성하면 신호 라인의 선폭 이하로 블랙 매트릭스의 폭을 줄여 줄 수 있기 때문에 상하 기판의 정렬 마진에서 발생하는 개구율 저하 문제를 해결할 수 있다. 이러한 화소 전극과 신호 라인을 중첩되게 형성하는 구조에서는 커플링(coupling) 효과로 인하여 전기적인 간섭이 발생하게 되므로, 화소 전극과 신호 라인 사이의 보호막 상에 유기막을 추가로 형성해줘야 한다.
그러나, 유기막을 추가로 형성하면 콘택홀 형성을 위해 보호막 및 유기막을 모두 패터닝해야 하므로, 마스크 공정이 하나 더 추가되는 문제점이 있다. 즉, 보호막과 유기막은 서로 다른 물질로 구성되므로, 보호막을 패터닝하기 위한 마스크 공정 및 유기막 패터닝을 위한 마스크 공정을 순차로 진행해야 한다. 알려진 바와 같이, 마스크 공정은 감광액 도포, 노광, 현상, 식각, 감광액 박리, 세정 등의 일련의 과정으로 이루어지는 장시간의 복잡한 공정으로써, 마스크 공정이 추가될수록 수율은 낮아지고, 원가는 높아진다. 따라서, 대부분의 제조사들은 마스크 공정의 축소를 통해 생산성 향상을 도모하고 있는 실정이다.
본 발명은 상기의 문제점을 해결하기 위해 도출된 것으로, 콘택홀 형성을 위한 보호막 및 유기막 패터닝 공정을 마스크가 필요없는 임프린트 공정으로 대체함으로써 전체 마스크 공정 수를 단축할 수 있는 박막 트랜지스터 기판의 제조 방법 을 제시하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명에 따른 박막 트랜지스터 기판의 제조 방법은, 기판 상에 도전막을 형성하는 단계와, 상기 도전막의 일부 영역에 수지 기둥을 형성하는 단계와, 상기 도전막 상에 절연막 및 유기막을 순차로 형성하는 단계와, 상기 수지 기둥을 제거하여 콘택홀을 형성하는 단계 및 상기 콘택홀 및 상기 유기막 상에 투광성 도전막을 형성하는 단계를 포함한다.
상기 수지 기둥은 상광하협의 구조로 형성하는 것이 바람직하다.
상기 수지 기둥은 상기 절연막 및 유기막의 전체 두께보다 높게 형성하는 것이 바람직하다.
상기 수지 기둥을 형성하는 단계는 상기 도전막 상에 수지막을 형성하는 단계와, 성형판을 이용하여 상기 수지막을 기둥 형상으로 변형시키는 단계 및 기둥 형상으로 변형된 수지막을 경화시키는 단계를 포함한다.
상기 수지 기둥을 형성하는 단계는 수지 기둥을 형성한 후 성형판을 제거하고 에싱 공정을 실시하여 기판 상에 잔류된 수지막을 제거하는 단계를 더 포함할 수 있다.
상기 수지막은 자외선 경화 수지 또는 열 경화 수지를 사용할 수 있다.
상기 기둥 형상으로 변형시키는 단계는 상기 수지막 상에 성형판을 배치한 다음 고무 롤러 등을 이용하여 상기 성형판을 눌러주는 단계를 더 포함한다.
상기 성형판의 하부면은 상기 기판 상에 형성된 단차 구조에 대응하도록 형 성되고, 상기 성형판의 하부면에는 복수의 홈들로 이루어진 성형 패턴이 마련된다. 이때, 상기 홈은 입구에 비해 내부가 더 넓게 형성되는 것이 바람직하다. 또한, 상기 성형판은 고무 재질로 형성되는 것이 바람직하다.
상기 도전막을 패터닝하여 소오스 전극 및 드레인 전극을 형성하는 것이 바람직하고, 상기 투광성 도전막을 패터닝하여 화소 전극을 형성하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상의 동일 부호는 동일한 요소를 지칭한다.
도면에서 여러 층 및 각 영역을 명확하게 표현하기 위하여 두께를 확대하여 표현하였으며 도면상에서 동일 부호는 동일한 요소를 지칭하도록 하였다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상부에" 또는 "위에" 있다고 표현되는 경우는 각 부분이 다른 부분의 "바로 상부" 또는 "바로 위에" 있는 경우뿐만 아니라 각 부분과 다른 부분의 사이에 또 다른 부분이 있는 경우도 포함한다.
먼저, 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제 1 마스크 공정에 대하여 도 1을 참조하여 설명한다. 여기서, 도 1은 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제 1 마스크 공정을 도시한 단면도이다.
도 1을 참조하면, 투광성 기판(100) 예를 들어, 유리 기판 또는 석영 기판 상에 PVD(physical vapor deposition), CVD(Chemical Vapor Deposition) 등의 방식으로 제 1 도전막을 형성하고, 그 위에 감광막을 도포한 다음 제 1 마스크를 이용한 패터닝 공정을 실시하여, 게이트 전극(114), 게이트 라인(미도시) 등을 포함하는 게이트 배선을 형성하고, 이와 동시에 유지 전극(118) 및 유지 라인(미도시)을 형성한다. 이때, 상기 제 1 도전막은 Al, Mo, Cr, Ti, Ta, Ag 및 Nd 중 적어도 어느 하나를 포함하는 금속으로 형성한 단일층 또는 다중층을 사용하는 것이 바람직하다.
이어, 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제 2 마스크 공정에 대하여 도 2를 참조하여 설명한다. 여기서, 도 2는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제 2 마스크 공정을 도시한 단면도이다.
도 2를 참조하면, 상기 게이트 배선을 포함하는 전체 구조 상에 PECVD(Plas ma Enhanced Chemical Vapor Deposition) 등의 증착 방식으로 절연막(122), 활성층(132), 오믹 콘택층(142)을 순차적으로 적층하여 다층 구조의 반도체층을 형성하고, 상기 반도체층 상에 PVD, CVD 등의 증착 방식으로 제 2 도전막을 형성한다. 이때, 상기 절연막(122)으로는 부착성 및 절연성이 우수한 산화 실리콘(SiO2), 질화 실리콘(SiNx)을 포함하는 무기 절연 물질 중에서 선택된 하나 또는 그 이상의 절연 물질을 사용하고, 상기 활성층(132)으로는 비정질 실리콘층(Amorphous Silicon:a- Si)을 사용하며, 상기 오믹 콘택층(142)으로는 n형 불순물이 도핑된 비정질 실리콘층(n+ a-Si)을 사용하는 것이 바람직하다. 또한, 상기 제 2 도전막은 Al, Mo, Cr, Ti, Ta, Ag 및 Nd 중 적어도 어느 하나를 포함하는 금속으로 형성한 단일층 또는 다중층을 사용하는 것이 바람직하다.
이후, 상기 제 2 도전막 상에 감광막을 도포한 다음 제 2 마스크를 이용한 패터닝 공정을 실시하여, 게이트 전극(114) 상부에 고립된 섬 모양의 반도체층을 형성하고, 소오스 전극(154), 드레인 전극(155) 및 데이터 라인(미도시) 등을 포함하는 데이터 배선을 형성한다. 상기 제 2 마스크는 투광부, 반투광부 및 차광부를 포함하는 슬릿 마스크(slit mask) 또는 하프 톤 마스크(half tone mask)를 사용할 수 있다. 이러한 제 2 마스크를 이용한 노광 공정 후에 현상 공정을 실시하면, 투광부에 해당하는 노광 영역에는 비교적 두꺼운 감광막 패턴이 잔류되고, 반투광부에 해당하는 노광 영역에는 비교적 얇은 감광막 패턴이 잔류된다. 따라서, 상기 감광막 패턴을 마스크로 하여 하부 구조물에 대한 전면 식각을 실시하면 한 번의 노광을 통해 제 2 도전막 및 반도체층을 서로 다른 패턴으로 형성할 수 있다. 이때, 단위 화소별로 분리된 반도체층은 게이트 전극(114) 상부에 고립된 섬 형태로 존재하여 박막 트랜지스터의 채널 영역(channel area)을 형성하고, 단위 화소 내에서 분리된 제 2 도전막은 반도체층의 양측에 존재하여 박막 트랜지스터의 소오스 전극(154) 및 드레인 전극(155)을 형성한다. 물론, 상기의 제 2 마스크 공정은 원하는 목적에 따라 반도체층 분리를 위한 마스크 공정 및 데이터 배선 형성을 위한 마스크 공정으로 각각 분리하여 실시할 수도 있다.
한편, 전술한 제 1, 제 2 마스크 공정을 통해, 기판(100) 상에는 대략 행 방향으로 연장된 복수의 게이트 라인이 형성되고, 이와 직교하는 열 방향으로 연장된 복수의 데이터 라인 및 복수의 유지 라인이 형성되며, 상기 게이트 라인과 상기 데이터 라인의 교차 영역에 의해 복수의 단위 화소가 한정된다. 또한, 각각의 단위 화소에는 게이트 전극(114), 활성층(132), 오믹 콘택층(142), 소오스 전극(154) 및 데이터 전극(155)을 포함하는 박막 트랜지스터 및 유지 전극(118)이 형성된다. 여기서, 유지 전극(118)은 대략 게이트 라인과 평행하게 연장된 유지 라인에 연결되어, 기준 전압을 인가받으며, 상부에 형성되는 화소 전극(도 4의 192)과 함께 유지 커패시터(storage capacitor;Cst)를 형성한다. 이러한, 유지 커패시터(Cst)는 화소 전극(도 4의 192)에 충전된 화소 전압을 다음 화소 전압이 충전될 때까지 안정적으로 유지하는 역할을 수행한다. 물론, 상기 유지 전극(118)은 원하는 목적에 따라 생략될 수 있다.
이어, 본 발명의 실시예에 따른 박막 트랜지스터 기판의 임프린트 공정에 대하여 도 3a 내지 도 3f를 참조하여 설명한다. 여기서, 도 3a 내지 도 3f는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 임프린트 공정을 도시한 단면도이다.
도 3a를 참조하면, 상기 데이터 배선을 포함하는 전체 구조 상에 수지막(160)을 형성한다. 이때, 수지막(160)은 임프린트(imprint) 방식에 의해 기둥 형상으로 변형되어 이후 형성되는 보호막 및 유기막이 콘택홀의 형성 영역에 존재하지 않도록 막아주는 역할을 해야하므로, 보호막 및 유기막이 상기 수지막(160)으로 형성한 수지 기둥을 덮지 못하도록 충분히 두껍게 형성되어야한다. 또한, 임프린트 방식의 경우 원치 않는 영역에도 수지막이 일정 두께로 잔류되므로, 이를 제거하기 위한 에싱(ashing) 공정을 수반하는 것이 보통이다. 따라서, 상기 수지막(160)은 에싱 공정시의 마진(margin)까지도 고려하여 충분히 두껍게 형성되어야한다. 예를 들어, 본 실시예에서 보호막은 대략 0.2㎛, 유기막은 3㎛의 두께로 형성되므로 수지막(160)은 에싱 공정의 마진을 고려하여 최소한 4㎛ 이상의 두께로 형성된다.
도 3b를 참조하면, 수지막(160) 상부에 소정의 성형 패턴을 갖는 성형판(200)을 배치하여 정렬한다. 상기 성형판(200)의 하부면은 기판(100) 상에 형성된 단차 구조에 대응하도록 형성되고, 상기 성형판(200)의 하부면에는 복수의 홈들로 이루어진 성형 패턴이 마련된다. 상기 홈들은 복수의 콘택홀이 형성되는 위치에 대응하도록 형성되며, 입구는 좁고 내부는 넓게 형성되어 있다. 이러한 홈들은 콘택홀과 동일한 개수로 마련되는 것이 바람직한데, 본 실시예에서는 드레인 전극(155) 영역에 대응하여 한 개의 홈(210)이 마련되는 경우를 예시하여 설명한다.
도 3c를 참조하면, 수지막(160) 상부에 성형판(200)을 얹은 다음 고무 롤러(300) 등을 이용하여 성형판(200)을 상부에서 눌러준다. 이때, 수지막(160)과 성형판(200) 사이에 기포가 발생되지 않도록 고무 롤러(300)를 선 형태로 접촉시켜 일측에서 타측으로 밀어주는 것이 바람직하다. 상기 수지막(160)은 어느 정도의 점성을 갖기 때문에 성형판(200)에 의해 눌리면서 성형판(200)의 성형 패턴대로 변형된다. 즉, 기둥 형상(162)으로 변형된다.
도 3d를 참조하면, 변형된 수지막(160)에 자외선 또는 열을 일정 시간 가하여 경화시킨 다음 성형판(200)을 제거하면 기판(100) 상의 콘택홀 형성 위치에는 수지막(160)으로 형성한 수지 기둥(162)이 형성된다. 이때, 수지 기둥(162)은 성형판(200)의 홈과 같은 구조로 형성되므로, 상부에서 하부로 갈수록 단면적이 줄어드는 구조 즉, 상광하협의 구조로 형성된다. 한편, 성형판(200)의 제거시 상대적으로 면적이 넓은 수지 기둥(162)의 상단부가 상대적으로 면적이 좁은 홈(210)의 입구에 걸려 파손될 우려가 있으므로, 전술한 성형판(200)은 탄력성 및 유연성이 좋은 고무 재질로 형성되는 것이 바람직하다.
도 3e를 참조하면, 에싱(ashing) 공정을 실시하여 기판(100) 상에 전체적으로 잔류된 수지막(160)을 제거한다. 상기 에싱 공정 후에는 세정 공정을 추가적으로 실시하여 기판(100) 상에 부착된 각종 이물질 즉, 수지막 부산물 및 가스 부산물 등을 제거함으로써 후속 공정의 효율을 높여줄 수 있다. 이어, 데이터 배선 및 수지 기둥(162)을 포함하는 전체 구조 상에 PECVD 등의 방식으로 보호막(172) 및 유기막(182)을 순차로 적층 형성한다. 상기 보호막(172)은 절연성 및 부착성이 우수한 산화 실리콘(SiO2), 질화 실리콘(SiNx) 등을 사용하는 것이 바람직하며, 상기 유기막(182)은 유전율이 낮은 BCB(Benzene Cyclo Butane), SOG(Siloxane Polymer), 폴리이미드계 수지 등을 사용하는 것이 바람직하다. 이처럼, 보호막(172) 상에 유전율이 낮은 유기막(182)을 후막으로 사용하면, 신호 라인(게이트 라인 또는 데이터 라인)과 화소 전극(도 4의 192)을 일정 부분 겹쳐지게 형성할 수 있으므로 개구율을 높일 수 있다.
도 3f를 참조하면, 박리(strip) 공정을 실시하여 수지 기둥(162)을 제거함으 로써 하부 배선의 일부 영역을 드러내는 콘택홀(184)을 형성한다. 이때, 콘택홀(184)은 수지 기둥(162)이 제거된 영역에 형성되므로 수지 기둥(162)과 마찬가지로 상광하협 구조를 갖게 된다. 따라서, 이후 형성되는 투광성 도전막이 콘택홀(184)을 통해 노출된 하부 배선 즉, 드레인 전극(155)을 충분히 덮어줄 수 있으므로 스텝 오픈(step open)이 방지된다.
이어, 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제 3 마스크 공정에 대하여 도 4를 참조하여 설명한다. 여기서, 도 4는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제 3 마스크 공정을 도시한 단면도이다.
도 4를 참조하면, 유기막(182) 및 콘택홀(184)을 포함하는 전체 구조 상에 투광성 도전막을 형성한 다음, 제 3 마스크를 이용한 패터닝 공정을 실시하여, 콘택홀(184)을 통하여 노출된 드레인 전극(155)에 전기적으로 연결되는 화소 전극(192)을 형성한다. 이때, 상기 투광성 도전막은 인듐 틴 옥사이드(indium tin oxide: ITO) 또는 인듐 징크 옥사이드(indium zinc oxide: IZO) 등을 사용하는 것이 바람직하다. 한편, 상기 화소 전극(192)은 대향 기판에 형성된 공통 전극과 함께 액정 커패시터(liquid crystal capacitor;Clc)를 형성한다. 이러한 액정 커패시터(Clc)는 화소 전압을 충전하여 액정층의 배열을 제어하는 역할을 수행한다.
이와 같은 액정 표시 장치의 제조 방법은 콘택홀의 형성 위치에 임프린트 방식으로 미리 수지 기둥을 형성해 두고 보호막 및 유기막을 형성한 후에 수지 기둥을 제거함으로써 콘택홀을 형성할 수 있으므로, 종래의 콘택홀 형성을 위해 보호막 패터닝 및 유기막 패터닝시 수반되는 두 개의 마스크 공정을 마스크 공정이 필요없 는 하나의 공정으로 대체할 수 있다. 따라서, 마스크 공정의 단축에 따른 비용 절감 및 수율 상승을 기대할 수 있다. 한편, 임프린트 방식으로 수지 기둥을 형성함에 있어서 탄력성을 갖는 성형판을 이용하므로 상광하협 구조를 갖는 수지 기둥이 손상되는 것을 방지할 수 있다. 또한, 상기 수지 기둥이 제거되어 형성된 콘택홀 또한 상광하협 구조로 형성되므로 콘택홀에서의 스텝 오픈을 방지할 수 있다.
이상, 본 발명에 대하여 전술한 실시예 및 첨부된 도면을 참조하여 설명하였으나, 본 발명은 이에 한정되지 않으며, 후술되는 특허청구범위에 의해 한정된다. 따라서, 본 기술분야의 통상의 지식을 가진 자라면 후술되는 특허청구범위의 기술적 사상에서 벗어나지 않는 범위 내에서 본 발명이 다양하게 변형 및 수정될 수 있음을 알 수 있을 것이다.
상술한 바와 같이, 본 발명은 콘택홀 형성을 위한 보호막 및 유기막 패터닝 공정을 마스크가 필요없는 임프린트 공정으로 대체할 수 있다. 따라서, 마스크 공정의 단축에 따른 비용 절감 및 수율 상승을 기대할 수 있다. 한편, 임프린트 방식으로 콘택홀이 형성될 영역에 수지 기둥을 형성함에 있어서 탄력성을 갖는 성형판을 이용하므로 상광하협 구조를 갖는 수지 기둥이 손상되는 것을 방지할 수 있다. 또한, 상기 수지 기둥이 제거되어 형성된 콘택홀 또한 상광하협 구조로 형성되므로 콘택홀에서의 스텝 오픈을 방지할 수 있다.

Claims (12)

  1. 기판 상에 도전막을 형성하는 단계;
    상기 도전막의 일부 영역에 수지 기둥을 형성하는 단계;
    상기 도전막 상에 절연막 및 유기막을 순차로 형성하는 단계;
    상기 수지 기둥을 제거하여 콘택홀을 형성하는 단계; 및
    상기 콘택홀 및 상기 유기막 상에 투광성 도전막을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  2. 청구항 1에 있어서,
    상기 수지 기둥은 상광하협의 구조로 형성하는 박막 트랜지스터 기판의 제조 방법.
  3. 청구항 1에 있어서,
    상기 수지 기둥은 상기 절연막 및 유기막의 전체 두께보다 높게 형성하는 박막 트랜지스터 기판의 제조 방법.
  4. 청구항 1에 있어서,
    상기 수지 기둥을 형성하는 단계는,
    상기 도전막 상에 수지막을 형성하는 단계;
    성형판을 이용하여 상기 수지막을 기둥 형상으로 변형시키는 단계; 및
    기둥 형상으로 변형된 수지막을 경화시키는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  5. 청구항 4에 있어서,
    상기 수지막은 자외선 경화 수지 또는 열 경화 수지를 사용하는 박막 트랜지스터 기판의 제조 방법.
  6. 청구항 4에 있어서,
    상기 기둥 형상으로 변형시키는 단계는,
    상기 수지막 상에 성형판을 배치한 다음 고무 롤러 등을 이용하여 상기 성형판을 눌러주는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  7. 청구항 4에 있어서,
    상기 수지 기둥을 형성하는 단계는,
    상기 수지 기둥을 형성한 후 성형판을 제거하고 에싱 공정을 실시하여 기판 상에 잔류된 수지막을 제거하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  8. 청구항 4 내지 청구항 7중 어느 한 항에 있어서,
    상기 성형판의 하부면은 상기 기판 상에 형성된 단차 구조에 대응하도록 형성된 박막 트랜지스터 기판의 제조 방법.
  9. 청구항 8에 있어서,
    상기 성형판의 하부면에는 복수의 홈들로 이루어진 성형 패턴이 마련된 박막 트랜지스터 기판의 제조 방법.
  10. 청구항 9에 있어서,
    상기 홈은 입구에 비해 내부가 더 넓게 형성된 박막 트랜지스터 기판의 제ㅈ조 방법.
  11. 청구항 4 내지 청구항 7중 어느 한 항에 있어서,
    상기 성형판은 고무 재질로 형성된 박막 트랜지스터 기판의 제조 방법.
  12. 청구항 1에 있어서,
    상기 도전막을 패터닝하여 소오스 전극 및 드레인 전극을 형성하고, 상기 투광성 도전막을 패터닝하여 화소 전극을 형성하는 박막 트랜지스터 기판의 제조 방법.
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