KR20170134800A

KR20170134800A - 액정 표시 장치 및 그 제조방법

Info

Publication number: KR20170134800A
Application number: KR1020160064546A
Authority: KR
Inventors: 김덕성; 박승현; 송준호; 임성훈
Original assignee: 삼성디스플레이 주식회사
Priority date: 2016-05-26
Filing date: 2016-05-26
Publication date: 2017-12-07
Also published as: CN107436517B; US10303027B2; CN107436517A; KR102461634B1; US20170343843A1

Abstract

본 발명의 일 실시예에 따른 액정 표시 장치는 기판, 기판 상에 배치되며, 제1 방향으로 연장되는 게이트 라인; 게이트 라인 상에 배치되는 제1 절연막, 제1 절연막 상에 배치되는 반도체 패턴, 반도체 패턴 상에 배치되며, 서로 이격되는 제1 전극 및 제2 전극을 갖는 제1 투명 전극, 제1 투명 전극 상에 배치되며, 제1 전극의 일부를 노출시키는 제2 절연막, 제2 절연막 상에 배치되며, 제1 방향과 다른 제2 방향으로 연장되는 데이터 라인, 제2 절연막 상에 배치되며, 제2 전극과 적어도 일부가 중첩되는 제2 투명 전극 및 노출된 제1 전극의 일부 및 데이터 라인과 직접 접촉하는 연결 전극을 포함한다.

Description

액정 표시 장치 및 그 제조방법{LIQUID CRYSTAL DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}

본 발명은 액정 표시 장치 및 그 제조방법에 관한 것이다.

표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.

그 중 액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의 기판과 그 사이에 개재되는 액정층을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고, 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.

한편, 유기막을 채용한 액정 표시 장치는 유기막 형성을 위한 별도의 추가 마스크 공정이 요구됨에 따라, 공정 효율 및 비용 측면에서 불리하다.

본 발명이 해결하고자 하는 과제는 공정 효율이 개선된 액정 표시 장치 및 그 제조방법을 제공하고자 한다.

또한, 본 발명이 해결하고자 하는 과제는 마스크 수를 저감시킴에 따라, 공정 효율 및 비용 측면에서 유리한 액정 표시 장치 및 그 제조방법을 제공하고자 한다.

본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 액정 표시 장치는, 기판; 상기 기판 상에 배치되며, 제1 방향으로 연장되는 게이트 라인; 상기 게이트 라인 상에 배치되는 제1 절연막; 상기 제1 절연막 상에 배치되는 반도체 패턴; 상기 반도체 패턴 상에 배치되며, 서로 이격되는 제1 전극 및 제2 전극을 갖는 제1 투명 전극; 상기 제1 투명 전극 상에 배치되며, 상기 제1 전극의 일부를 노출시키는 제2 절연막; 상기 제2 절연막 상에 배치되며, 상기 제1 방향과 다른 제2 방향으로 연장되는 데이터 라인; 상기 제2 절연막 상에 배치되며, 상기 제2 전극과 적어도 일부가 중첩되는 제2 투명 전극; 및 상기 노출된 제1 전극의 일부 및 상기 데이터 라인과 직접 접촉하는 연결 전극을 포함한다.

또한, 상기 제1 전극 및 상기 제2 전극은 상기 반도체 패턴과 직접 접촉될 수 있다.

또한, 상기 제1 전극 및 상기 제2 전극은 상기 반도체 패턴과 완전히 중첩될 수 있다.

또한, 상기 게이트 라인과 동일 층에 배치되며, 상기 게이트 라인으로부터 연장되는 게이트 전극을 더 포함하고, 상기 제2 전극은 상기 게이트 전극과 중첩되는 드레인 영역 및 상기 제2 투명 전극과 중첩되는 화소 영역을 포함할 수 있다.

또한, 상기 제1 전극은 상기 게이트 전극과 중첩될 수 있다.

또한, 제어 전극이 상기 게이트 전극과 전기적으로 연결되며, 입력 전극이 상기 제1 전극과 연결되며, 출력 전극이 상기 드레인 영역과 전기적으로 연결되는 스위칭 소자를 더 포함할 수 있다.

또한, 상기 반도체 패턴은, 산화물 반도체를 포함할 수 있다.

또한, 상기 연결 전극은 투명한 도전 물질을 포함할 수 있다.

또한, 상기 제2 절연막 상에 배치되며, 상기 제2 방향으로 연장되는 데이터 유지 라인을 더 포함할 수 있다.

또한, 상기 제2 투명 전극은 복수의 슬릿을 포함할 수 있다.

상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 액정 표시 장치는, 기판; 상기 기판 상에 배치되며, 제1 방향으로 연장되는 게이트 라인 및 상기 게이트 라인으로부터 연장되는 게이트 전극을 포함하는 게이트 도전체; 상기 게이트 도전체 상에 배치되는 제1 절연막; 상기 게이트 도전체 상에 배치되는 반도체 패턴; 상기 반도체 패턴 상에 배치되며, 상기 게이트 전극과 중첩되는 제1 전극 및 상기 제1 전극과 소정의 거리 이격되는 제2 전극을 포함하는 제1 투명 전극; 상기 제1 투명 전극 상에 배치되며, 상기 제1 전극의 일부를 노출시키는 제2 절연막; 상기 제2 절연막 상에 배치되며, 상기 제1 방향과 다른 제2 방향으로 연장되는 데이터 라인; 상기 제2 절연막 상에 배치되며, 상기 제2 전극과 적어도 일부가 중첩되는 제2 투명 전극; 및 상기 노출된 제1 전극 및 상기 데이터 라인과 직접 접촉하는 연결 전극을 포함한다.

또한, 상기 제2 절연막은 무기 물질을 포함할 수 있다.

또한, 상기 연결 전극은 ITO(Indium Tin Oxide) 및 IZO(Indium Zinc Oxide) 중 적어도 하나를 포함할 수 있다.

또한, 상기 연결 전극은, 상기 데이터 라인의 상부를 덮을 수 있다.

상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 액정 표시 장치의 제조방법은 기판 상에 제1 방향으로 연장되는 게이트 라인 및 상기 게이트 라인으로부터 연장되는 게이트 전극을 형성하는 단계; 상기 게이트 라인 및 상기 게이트 전극 상에 제1 절연막을 형성하는 단계; 상기 제1 절연막 상에 반도체층 및 제1 투명 도전층을 적층하는 단계; 상기 제1 투명 도전층 상에 제1 두께를 갖는 제1 영역 및 제1 두께보다 작은 제2 두께를 갖는 제2 영역을 포함하는 제1 감광막 패턴을 형성하는 단계; 상기 제1 감광막 패턴을 마스크로 상기 제1 투명 도전층 및 상기 반도체층을 식각하여, 제2 투명 도전층 및 반도체 패턴을 형성하는 단계; 상기 제2 영역을 제거하여, 상기 제2 투명 도전층의 일부를 노출하는 제2 감광막 패턴을 형성하는 단계; 및 상기 제2 감광막 패턴을 마스크로 상기 노출된 제2 투명 도전층을 식각하여, 상기 게이트 전극과 중첩되는 제1 전극 및 상기 제1 전극과 이격되는 제2 전극을 포함하는 제1 투명 전극을 형성하는 단계를 포함한다.

상기 제1 전극 및 상기 제2 전극은 상기 반도체 패턴과 직접 접촉되는 액정 표시 장치의 제조방법.

또한, 상기 제1 전극 및 상기 제2 전극은, 상기 반도체 패턴과 완전히 중첩될 수 있다.

또한, 상기 제1 투명 전극 상에 상기 제1 전극의 일부를 노출하는 제2 절연막을 형성하는 단계; 상기 제2 절연막 상에 상기 제1 방향과 다른 제2 방향으로 연장되는 데이터 라인을 형성하는 단계; 및 상기 제2 절연막 상에, 상기 제2 전극과 중첩되는 제2 투명 전극 및 상기 노출된 제1 전극과 상기 데이터 라인을 연결하는 연결 전극을 형성하는 단계를 더 포함할 수 있다.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명의 실시예들에 의하면, 별도의 유기 절연막을 형성하지 않음에 따라, 유기막 형성을 위한 마스크 수를 줄여 공정 효율이 개선되고, 비용 절감이 가능하다.

또한, 스위칭 소자의 소스 전극 및 드레인 전극을 화소 전극과 일체로 형성함에 따라, 마스크 수를 저감시킬 수 있어 공정 효율을 높일 수 있고 비용을 저감시킬 수 있다.

또한, 소스 전극과 화소 전극 간의 자기 정렬(self-align)로 인해 산포 발생 문제를 개선할 수 있다.

또한, 서로 다른 제1 내지 제3 색상을 표시하는 화소부가 하나의 데이터 라인을 공유함에 따라, 전체 데이터 라인의 수 및 이와 연결되는 데이터 구동 집적 회로의 수를 줄일 수 있다.

본 발명의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.

도 1은 본 발명의 일 실시예에 따른 액정 표시 장치의 화소부를 개략적으로 나타낸 레이아웃도이다.
도 2는 도 1의 I-I?선, II-II?선 및 Ⅲ-Ⅲ?선을 따라 자른 단면도이다.
도 3은 도 1에 도시한 게이트 도전체를 도시한 평면도이다.
도 4는 도 1에 도시한 제1 투명 전극 및 반도체 패턴을 도시한 평면도이다.
도 5는 도 1에 도시한 데이터 도전체, 공통 전극 및 연결 전극을 도시한 평면도이다.
도 6은 본 발명의 일 실시예에 따른 액정 표시 장치의 제1 내지 제3 화소부(PX1 내지 PX3)를 개략적으로 나타낸 레이아웃도이다.
도 7은 본 발명의 일 실시예에 따른 액정 표시 장치의 제조방법 중 게이트 도전체를 형성하는 방법을 설명하기 위한 도면이다.
도 8 내지 도 12는 본 발명의 일 실시예에 따른 액정 표시 장치의 제조방법 중 제1 투명 전극을 형성하는 방법을 설명하기 위한 도면이다.
도 13 내지 도 17은 본 발명의 일 실시예에 따른 액정 표시 장치의 제조방법 중 패시베이션막, 데이터 라인 및 데이터 유지 라인을 형성하는 방법을 설명하기 위한 도면이다.
도 18 내지 도 20은 본 발명의 일 실시예에 따른 액정 표시 장치의 제조방법 중 공통 전극, 차폐 전극 및 연결 전극을 형성하는 방법을 설명하기 위한 도면이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이며, 단지 하나의 구성요소를 다른 구성요소와 구별하기 위해 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수 있음은 물론이다.

이하, 첨부된 도면을 참조로 하여 본 발명의 실시예들에 대해 설명한다.

도 1은 본 발명의 일 실시예에 따른 액정 표시 장치의 화소부를 개략적으로 나타낸 레이아웃도이다.

화소부(PX)는 제1 게이트 라인(GL1) 및 데이터 라인(DL)과 전기적으로 연결될 수 있다. 도 1을 기준으로, 화소부(PX)는 제1 게이트 라인(GL1), 제2 게이트 라인(GL2) 및 데이터 라인(DL)에 의해 구획되는 영역에 위치할 수 있다. 제1 및 제2 게이트 라인(GL1, GL2)은 제1 방향(d1)으로 연장될 수 있다. 데이터 라인(DL)은 제1 방향(d1)과 다른 제2 방향(d2)으로 연장될 수 있다. 제1 방향(d1)은 제2 방향(d2)과 수직으로 교차될 수 있다. 도 1을 기준으로 제1 방향(d1)은 열 방향으로, 제2 방향(d2)은 행 방향으로 예시한다. 제1 게이트 라인(GL1)은 게이트 구동부로부터 게이트 신호를 제공받아, 화소부(PX)에 제공할 수 있다.

데이터 라인(DL)은 데이터 구동부로부터 데이터 신호를 제공받아, 화소부(PX)에 제공할 수 있다. 보다 상세하게는, 본 발명의 일 실시예에 따른 액정 표시 장치는 데이터 라인(DL)의 끝단(192)과 연결되는 데이터 패드부(193)를 더 포함할 수 있다. 데이터 패드부(193)는 데이터 라인(DL)의 끝단(192)을 외부 장치에 접속시킬 수 있다. 데이터 패드부(193)는 일 실시예로 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등의 투명한 도전 물질로 이루어질 수 있다.

화소부(PX)는 스위칭 소자(TR) 및 상기 스위칭 소자(TR)와 전기적으로 연결되는 화소 전극(PE)을 포함할 수 있다. 스위칭 소자(TR)는 일 실시예로 박막 트랜지스터와 같은 삼단자 소자일 수 있다. 이하, 스위칭 소자(TR)가 박막 트랜지스터인 것으로 예를 들어 설명하기로 한다. 스위칭 소자(TR)는 게이트 전극(GE)이 제1 게이트 라인(GL1)과 전기적으로 연결될 수 있으며, 소스 전극(SE)이 데이터 라인(DL)과 전기적으로 연결될 수 있다. 스위칭 소자(TR)의 드레인 전극(DE)은 화소 전극(PE)과 전기적으로 연결될 수 있다. 이에 따라, 스위칭 소자(TR)는 제1 게이트 라인(GL1)으로부터 제공받은 게이트 신호에 따라 턴 온 되어, 데이터 라인(DL)으로부터 제공받은 데이터 신호를 화소 전극(PE)에 제공할 수 있다.

화소 전극(PE)은 스위칭 소자(TR)의 드레인 전극(DE)과 일체로 형성될 수 있다. 화소 전극(PE)에 대해서는 도 2를 참조하여 후술하기로 한다. 후술하는 하부 기판(110, 도 2 참조)을 기준으로 수직 방향으로 공통 전극(CE)과 중첩될 수 있다. 따라서, 화소 전극(PE)은 후술하는 공통 전극(CE)과 용량 결합될 수 있다. 공통 전극(CE)은 복수의 슬릿부(SLT)를 포함할 수 있다.

도 2는 도 1의 I-I?선, II-II?선 및 Ⅲ-Ⅲ?선을 따라 자른 단면도이다. 도 3은 도 1에 도시한 게이트 도전체를 도시한 평면도이다. 도 4는 도 1에 도시한 제1 투명 전극 및 반도체 패턴을 도시한 평면도이다. 도 5는 도 1에 도시한 데이터 도전체, 공통 전극 및 연결 전극을 도시한 평면도이다.

도 1 내지 도 5를 참조하면, 하부 표시판(10)은 상부 표시판(20)과 서로 마주보도록 배치될 수 있다. 액정층(30)은 하부 표시판(10) 및 상부 표시판(20) 사이에 개재될 수 있으며, 복수의 액정 분자(31)를 포함할 수 있다. 하부 표시판(10)은 일 실시예로 상부 표시판(20)과 실링(sealing)을 통해 합착될 수 있다.

먼저 하부 표시판(10)에 대해 설명하기로 한다.

하부 기판(110)은 일 실시예로 투명 절연 기판일 수 있다. 여기서 투명 절연 기판은 유리 기판, 석영 기판, 투명 수지 기판 등을 포함할 수 있다.

하부 기판(110) 상에는 게이트 도전체(GW)가 배치될 수 있다. 게이트 도전체(GW)는 제1 게이트 라인(GL1), 제2 게이트 라인(GL2) 및 게이트 전극(GE)을 포함할 수 있다. 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)은 하부 기판(110) 상에서 제1 방향(d1)을 따라 연장될 수 있다.

게이트 전극(GE)은 제1 게이트 라인(GL1)으로부터 연장된다. 게이트 전극(GE)은 제1 게이트 라인(GL1)과 동일 층에 배치될 수 있다. 게이트 전극(GE)은 제1 게이트 라인(GL1)으로부터 돌출되는 모양으로 형성될 수 있다.

게이트 도전체(GW)는 알루미늄(Al), 구리(Cu), 몰디브덴(Mo), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 중에서 선택되는 단일 막, 적어도 두 개로 구성되는 이중 막 또는 세 개로 구성되는 삼중 막으로 형성될 수 있다. 제1 게이트 라인(GL1), 제2 게이트 라인(GL2) 및 게이트 전극(GE)은 일 실시예로 서로 동일한 마스크 공정을 통해 동시에 형성될 수 있다.

게이트 절연막(120)은 게이트 도전체(GW) 상에 배치될 수 있다. 게이트 절연막(120)은 일 실시예로 질화 규소(SiNx) 또는 산화 규소(SiOx) 등으로 형성될 수 있다. 게이트 절연막(120)은 물리적 성질이 다른 적어도 두 개의 절연층을 포함하는 다중 막 구조를 가질 수도 있다.

반도체 패턴(130)은 게이트 절연막(120) 상에 배치될 수 있다. 반도체 패턴(130)은 스위칭 소자(TR)의 채널을 형성하는 영역(130a)을 포함할 수 있다. 한편, 반도체 패턴(130)은 산화물 반도체를 포함할 수 있다. 반도체 패턴(130)은 은 IGZO(In-Ga-Zinc-Oxide), ZnO, ZnO2, CdO, SrO, SrO2, CaO, CaO2, MgO, MgO2, InO, In2O2, GaO, Ga2O, Ga2O3, SnO, SnO2, GeO, GeO2, PbO, Pb2O3, Pb3O4, TiO, TiO2, Ti2O3, 및 Ti3O5을 포함한 산화물 반도체 중에서 선택되는 하나로 형성될 수 있다.

제1 투명 전극(TE1)은 반도체 패턴(130) 상에 배치될 수 있다. 제1 투명 전극(TE1)은 반도체 패턴(130)과 직접 접촉된다. 제1 투명 전극(TE1)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등의 투명한 도전 물질로 이루어질 수 있다.

제1 투명 전극(TE1)은 서로 이격되어 배치되는 제1 전극 및 제2 전극을 포함할 수 있다. 여기서, 제1 전극은 스위칭 소자(TR)의 소스 전극(SE)일 수 있다. 이하, 제1 전극을 소스 전극(SE)으로 지칭하여 설명하기로 한다.

전술한 바와 같이 화소 전극(PE)은 스위칭 소자(TR)의 드레인 전극(DE)과 일체로 형성됨에 따라, 결과적으로 제2 전극은 화소 전극(PE)일 수 있다. 이하, 제2 전극 및 드레인 전극(DE)은 모두 화소 전극(PE)으로 지칭하기로 한다. 화소 전극(PE)은 게이트 전극(GE)과 중첩되는 드레인 영역(DEG) 및 공통 전극(CE)과 중첩되는 화소 영역(PEG)을 포함할 수 있다. 화소 전극(PE)은 스위칭 소자(TR)의 소스 전극(SE)과 동일 층에 배치될 수 있으며, 소정의 거리 이격될 수 있다.

제1 투명 전극(TE1)은 반도체 패턴(130)과 하나의 마스크 공정을 이용하여 형성될 수 있다. 이에 따라, 제1 투명 전극(TE1)은 스위칭 소자(TR)의 채널이 형성되는 영역(130a)을 제외한 나머지 영역에서 반도체 패턴(130)과 완전히 중첩되도록 배치될 수 있다. 반도체 패턴(130)을 기준으로 달리 말하면, 반도체 패턴(130)은 스위칭 소자(TR)의 채널이 형성되는 영역(130a)을 제외하고는 전반적으로 제1 투명 전극(TE1)과 실질적으로 동일한 형태를 가질 수 있다.

패시베이션막(140)은 제1 투명 전극(TE1)을 포함한 게이트 절연막(120) 상에 배치될 수 있다. 패시베이션막(140)은 일 실시예로 질화 규소와 산화 규소 등의 무기 절연물로 형성될 수 있다. 패시베이션막(140)은 제1 투명 전극(TE1) 상에 형성되어, 후술하는 데이터 라인(DL) 형성 시에 발생될 수 있는 공정 상의 오염 물질이 제1 투명 전극(TE1)에 유입되는 것을 방지할 수 있다. 한편, 패시베이션막(140)에는 소스 전극(SE)의 적어도 일부를 노출시키는 컨택홀(CNT)이 형성될 수 있다.

데이터 라인(DL)은 패시베이션막(140) 상에 제2 방향(d2)으로 연장되어 배치될 수 있다. 데이터 라인(DL)은 일 실시예로 알루미늄(Al), 구리(Cu), 몰디브덴(Mo), 크롬(Cr), 티타늄(Ti), 텅스텐(W), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 중에서 선택되는 단일 막, 적어도 두 개로 구성되는 이중 막 또는 세 개로 구성되는 삼중 막으로 형성될 수 있다. 데이터 라인(DL)은 후술하는 연결 전극(150)을 통해 컨택홀(CNT)에 의해 노출되는 소스 전극(SE)과 전기적으로 연결될 수 있다.

보다 상세하게는, 연결 전극(150)은 컨택홀(CNT) 내부 및 패시베이션막(140) 상에 배치될 수 있다. 연결 전극(150)은 노출된 스위칭 소자(TR)의 소스 전극(SE) 및 데이터 라인(DL)과 직접 연결될 수 있다. 도 2의 A 영역을 참조하면, 연결 전극(150)은 일 실시예로 데이터 라인(DL)의 상부를 덮도록 형성될 수 있다.

연결 전극(150)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등의 투명한 도전 물질로 이루어질 수 있다. 연결 전극(150)은 후술하는 공통 전극(CE)과 서로 동일한 물질로 형성될 수 있다. 한편, 연결 전극(150)은 공통 전극(CE)과 전기적으로 절연될 수 있다.

제2 투명 전극은 패시베이션막(140) 상에 배치될 수 있다. 제2 투명 전극은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등의 투명한 도전 물질로 이루어질 수 있다. 여기서, 제2 투명 전극은 공통 전극(CE)일 수 있다. 이하, 제2 투명 전극이 공통 전극(CE)인 것으로 지칭하여 설명하기로 한다.

공통 전극(CE)은 패시베이션막(140) 상에 배치될 수 있다. 공통 전극(CE)은 화소 전극(PE)과 적어도 일부가 중첩되도록 배치될 수 있으며, 데이터 라인(DL)과 동일 층에 배치될 수 있다. 공통 전극(CE)은 복수의 슬릿부(SLT)를 포함할 수 있다. 공통 전극(CE)은 복수의 슬릿부(SLT)를 통해 화소 전극(PE)과의 관계에서 수평 전계를 형성하여, 복수의 액정 분자(31)의 배향을 제어할 수 있다. 도 1에 도시된 것과 같이 공통 전극(CE)의 슬릿부(SLT)는 장변이 제1 게이트 라인(GL1)과 평행하도록 제1 방향(d1)으로 배치될 수 있다. 또한, 제1 게이트 라인(GL1)이 꺾임 구조를 갖는 경우라면, 공통 전극(CE)의 슬릿부(SLT) 역시 제1 게이트 라인(GL1)의 꺾임 구조와 유사한 형태일 수 있다.

데이터 유지 라인(160)은 패시베이션막(140) 상에 제2 방향(d2)으로 연장되어 배치될 수 있다. 데이터 유지 라인(160)은 화소 전극(PE)과 적어도 일부가 중첩될 수 있으며, 일 실시예로 화소 전극(PE)의 중심부를 가로지르도록 연장될 수 있다. 데이터 유지 라인(160)은 공통 전극 연결부(161)를 통해 공통 전극(CE)과 전기적으로 연결될 수 있다. 이에 따라, 공통 전극(CE)의 저항 성분을 감소시킬 수 있다.

본 발명의 일 실시예에 따른 액정 표시 장치는 데이터 라인(DL)의 끝단(192)과 연결되는 데이터 패드부(193)를 더 포함할 수 있다. 데이터 패드부(193)는 데이터 라인(DL)의 끝단(192)을 외부 장치에 접속시킬 수 있다. 데이터 패드부(193)는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등의 투명한 도전 물질로 이루어질 수 있다.

차폐 전극(170)은 데이터 라인(DL1)을 포함하는 복수의 데이터 라인과 하부 기판(110)에 수직 방향으로 중첩될 수 있다. 차폐 전극(170)은 대체로 제2 방향(d2)으로 연장될 수 있다. 이에 따라, 차폐 전극(170)은 복수의 데이터 라인과 각 데이터 라인에 인접하는 화소 전극 간의 커플링(coupling)에 의한 빛샘 현상을 방지할 수 있다.

도면에는 도시하지 않았으나, 공통 전극(CE), 데이터 유지 라인(160), 공통 전극 연결부(161), 차폐 전극(170) 및 연결 전극(150) 상에는 하부 배향막(도면 미도시)이 배치될 수 있다. 하부 배향막은 폴리이미드 등으로 형성될 수 있다.

다음으로, 상부 표시판(20)에 대해 설명하기로 한다.

상부 기판(210)은 하부 기판(110)과 대향되도록 배치될 수 있다. 상부 기판(210)은 투명한 유리 또는 플라스틱 등으로 형성될 수 있으며, 일 실시예로 하부 기판(110)과 동일한 재질로 형성될 수 있다.

상부 기판(210) 상에는 화소 영역 외의 영역에 광이 투과되는 것을 차단시키는 블랙 매트릭스(BM: Black matrix)가 배치될 수 있다. 블랙 매트릭스(BM)는 일 실시예로 유기물 또는 크롬을 포함하는 금속성 물질로 형성될 수 있다.

컬러 필터(CF: Color filter)는 블랙 매트릭스(BM) 및 상부 기판(210)의 상에 배치될 수 있다. 보다 상세하게는, 컬러 필터(CF)는 블랙 매트릭스(BM)에 의해 정의되는 화소 영역에 대응하는 상부 기판(210) 상에 형성될 수 있다. 컬러 필터(CF)는 일 실시예로, 레드(red), 그린(green) 및 블루(blue) 중 어느 하나를 표시할 수 있다.

한편, 본 명세서에서는 컬러 필터(CF)가 상부 기판(210) 상에 배치되는 것을 예로 들어 설명하였으나, 이에 제한되는 것은 아니다. 즉, 컬러 필터(CF)가 하부 기판(110) 상에 배치될 수도 있다.

도면에는 도시하지 않았으나, 상부 기판(210) 상에는 상부 배향막(도면 미도시)이 배치될 수 있다. 상부 배향막은 폴리이미드 등으로 형성될 수 있다.

도 6은 본 발명의 일 실시예에 따른 액정 표시 장치의 제1 내지 제3 화소부(PX1 내지 PX3)를 개략적으로 나타낸 레이아웃도이다. 다만, 도 1 내지 도 5에서 설명한 내용과 중복되는 설명은 생략하기로 한다.

제1 화소부(PX1)는 제1 게이트 라인(GL1) 및 데이터 라인(DL)과 전기적으로 연결될 수 있다. 제2 화소부(PX2)는 제2 게이트 라인(GL2) 및 데이터 라인(DL)과 전기적으로 연결될 수 있다. 제3 화소부(PX3)는 제3 게이트 라인(GL3) 및 데이터 라인(DL)과 전기적으로 연결될 수 있다. 즉, 제1 내지 제3 화소부(PX1 내지 PX3)는 서로 동일한 데이터 라인(DL)과 전기적으로 연결될 수 있다.

제1 내지 제3 화소부(PX1 내지 PX3)는 서로 다른 색상을 표시할 수 있다. 일 실시예로, 제1 화소부(PX1)는 레드(red), 제2 화소부(PX2)는 그린(green,), 제3 화소부(PX3)는 블루(blue)를 표시할 수 있다. 즉, 서로 다른 색상을 표시하는 제1 내지 제3 화소부(PX1 내지 PX3)는 하나의 데이터 라인과 연결됨에 따라, 필요한 데이터 라인의 수 및 이와 연결되는 데이터 구동 집적 회로의 수를 줄일 수 있다.

이하, 본 명세서에서는 도 1 및 도 2에서 도시한 액정 표시 장치의 경우를 예로 들어 그 제조방법을 설명하기로 한다.

도 7은 본 발명의 일 실시예에 따른 액정 표시 장치의 제조방법 중 게이트 도전체를 형성하는 방법을 설명하기 위한 도면이다.

도 3 및 도 7을 참조하면, 하부 기판(110) 상에 게이트 도전체(GW)를 형성한다. 게이트 도전체(GW)는 제1 게이트 라인(GL1), 제2 게이트 라인(GL2) 및 제1 게이트 라인(GL1)으로부터 연장되는 게이트 전극(GE)을 형성한다.

다음으로, 게이트 도전체(GW) 상에 게이트 절연막(120)을 형성한다. 게이트 절연막(120)은 화학 기상 증착법으로 형성할 수 있다. 게이트 절연막(120)은 게이트 도전체(GW)가 형성된 하부 기판(110)의 전면에 형성된다.

도 8 내지 도 12는 본 발명의 일 실시예에 따른 액정 표시 장치의 제조방법 중 제1 투명 전극을 형성하는 방법을 설명하기 위한 도면이다.

도 4 및 도 8을 참조하면, 게이트 절연막(120) 상에 순차적으로 반도체층(130b) 및 제1 투명 도전층(TE1a)을 적층한다.

반도체층(130b)은 전술한 산화물 반도체를 화학 기상 증착 방법으로 증착함으로써 게이트 절연막(120) 상에 적층될 수 있으며, 일 실시예로 IGZO를 포함할 수 있다. 제1 투명 도전층(TE1a)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등의 투명한 도전 물질 또는 알루미늄 등의 반사성 도전 물질로 형성될 수 있다.

다음으로, 도 9를 참조하면, 제1 투명 도전층(TE1a)의 상부에 감광막을 도포하고, 상기 감광막을 하프톤 마스크(half-tone mask, 도면 미도시)나 슬릿 마스크를 이용하여 노광 및 현상함으로써 제1 감광막 패턴(PR1)을 형성한다. 제1 감광막 패턴(PR1)은 제1 두께를 갖는 제1 영역(40a)과 상기 제1 두께보다 작은 제2 두께를 갖는 제2 영역(40b)을 포함한다. 제1 감광막 패턴(PR1)의 제1 영역(40a)은 추후 제1 투명 전극(TE1)이 형성되는 부분에 위치한다. 제1 감광막 패턴(PR1)의 제2 영역(40b)은 스위칭 소자(TR)의 채널 영역(130a)이 형성되는 부분에 위치한다.

도 10을 참조하면, 제2 투명 도전층(TE1b)은 제1 감광막 패턴(PR1)을 마스크로 하여, 노출된 제1 투명 도전층(TE1a)이 식각됨으로써 형성된다. 계속해서, 제1 감광막 패턴(PR1)을 마스크로 하여 반도체층(130b)을 식각하여, 반도체 패턴(130)을 형성한다.

상술한 두 번의 식각 공정을 통해 게이트 절연막(120)의 적어도 일부가 노출된다. 또한, 제2 투명 도전층(TE1b)의 일 측면과 반도체 패턴(130)의 일 측면 및 제2 투명 도전층(TE1b)의 타 측면과 반도체 패턴(130)의 타 측면 각각은 실질적으로 동일 평면에 위치하도록 오버랩될 수 있다.

다음으로, 도 11을 참조하면, 제1 감광막 패턴(PR1)의 두께를 전반적으로 감소시켜 제1 감광막 패턴(PR1)의 제2 영역(40b)이 제거된 제2 감광막 패턴(PR1?)을 형성한다. 이에 따라, 스위칭 소자(TR)의 채널 영역에 대응되는 위치에서 제2 투명 도전층(140b)이 노출될 수 있다. 제2 감광막 패턴(PR1?)은 에치 백(etch back)이나 애싱(ashing)공정 등에 의해 형성될 수 있다. 이후, 제2 감광막 패턴(PR1?)을 마스크로 하여, 노출된 제2 투명 도전층(TE1b)을 식각한다.

도 12를 참조하면, 제2 감광막 패턴(PR1?)을 마스크로 하여 노출된 제2 투명 도전층(TE1b)을 식각시켜, 제1 투명 전극(TE1)이 형성된다. 이후, 제2 감광막 패턴(PR1?)을 제거(strip)한다. 이에 따라, 소정의 거리 이격되는 소스 전극(SE) 및 화소 전극(PE)을 갖는 제1 투명 전극(TE1)이 형성된다. 여기서, 화소 전극(PE)은 전술한 바와 같이 드레인 전극(DE)과 일체로 형성된다.

도 13 내지 도 17은 본 발명의 일 실시예에 따른 액정 표시 장치의 제조방법 중 패시베이션막, 데이터 라인 및 데이터 유지 라인을 형성하는 방법을 설명하기 위한 도면이다.

도 5 및 도 13을 참조하면, 반도체 패턴(130), 소스 전극(SE) 및 화소 전극(PE) 상에 무기 절연층(140a) 및 제1 데이터 도전체(DWa)를 순차적으로 적층한다. 무기 절연층(140a)은 일 실시예로 질화 규소와 산화 규소 등의 무기 절연물로 형성될 수 있다. 무기 절연층(140a)은 제1 투명 전극(TE1) 및 게이트 절연막(120) 상에 형성되어, 후술하는 데이터 라인(DL) 형성 시에 발생될 수 있는 공정 상의 오염 물질이 제1 투명 전극(TE1)에 유입되는 것을 방지할 수 있다.

다음으로, 도 14를 참조하면, 제1 데이터 도전체(DWa)의 상부에 감광막을 도포하고, 상기 감광막을 대면적 하프톤 마스크(half-tone mask, 도면 미도시)나 슬릿 마스크를 이용하여 노광 및 현상함으로써 제3 감광막 패턴(PR2)을 형성한다. 제3 감광막 패턴(PR2) 제1 두께를 갖는 제1 영역(50a)과 상기 제1 두께보다 큰 제2 두께를 갖는 제2 영역(50b)을 포함한다. 제3 감광막 패턴(PR2)은 후술하는 컨택홀(CNT)이 형성되는 부분에는 형성되지 않는다. 이에 따라, 제1 데이터 도전체(DWa)의 일부를 노출시킨다.

다음으로, 도 15를 참조하면, 제3 감광막 패턴(PR2)을 마스크로 하여 노출된 제1 데이터 도전체(DWa)를 식각함으로써, 무기 절연층(140a)의 일부를 노출시키는 제2 데이터 도전체(DWb)를 형성한다. 계속해서, 도 16을 참조하면, 제3 감광막 패턴(PR2)을 마스크로 하여 노출된 무기 절연층(140a)을 식각하여, 컨택홀(CNT)을 통해 드레인 전극(150)의 일부를 노출하는 패시베이션막(140)을 형성할 수 있다. 다음으로, 제3 감광막 패턴(PR2)의 두께를 전반적으로 감소시켜 제1 영역(50a)이 제거된 제4 감광막 패턴(PR2?)을 형성한다.

도 16을 참조하면, 제4 감광막 패턴(PR2?)을 마스크로 하여 노출된 제2 데이터 도전체(DWb)를 식각한다. 도 17을 참조하면, 제2 데이터 도전체(DWb)가 식각됨에 따라, 데이터 라인(DL) 및 데이터 유지 라인(160)이 형성된다. 이후, 제4 감광막 패턴(PR2?)을 제거한다.

도 18 내지 도 20은 본 발명의 일 실시예에 따른 액정 표시 장치의 제조방법 중 공통 전극, 차폐 전극 및 연결 전극을 형성하는 방법을 설명하기 위한 도면이다.

도 18을 참조하면, 데이터 라인(DL) 및 데이터 유지 라인(160) 상에 제3 투명 도전층(TE2a)을 형성한다. 제3 투명 도전층(TE2a)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등의 투명한 도전 물질로 이루어질 수 있다. 제3 투명 도전층(TE2a)은 데이터 라인(DL), 데이터 유지 라인(160) 및 데이터 라인(DL)의 끝단(192) 상에 각각 형성될 수 있다. 이후, 제3 투명 도전층(TE2a) 상에 감광막을 도포하고, 상기 감광막을 대면적 하프톤 마스크(half-tone mask, 도면 미도시)나 슬릿 마스크를 이용하여 노광 및 현상함으로써 제5 감광막 패턴(PR3)을 형성한다. 이에 따라, 제3 투명 도전층(TE2a)의 일부가 노출된다.

도 19 및 도 20을 참조하면, 제5 감광막 패턴(PR3)을 마스크로 하여 노출된 제3 투명 도전층(TE2a)을 식각함에 따라, 연결 전극(150), 공통 전극(CE), 차폐 전극(170), 공통 전극 연결부(161) 및 데이터 패드부(193)가 형성된다. 연결 전극(150)은 공통 전극(CE) 및 차폐 전극(170)과 동일 층에 형성되되, 서로 절연되도록 형성된다. 이에 반해, 데이터 유지 라인(160)은 공통 전극 연결부(161)를 통해 공통 전극(CE)과 전기적으로 연결될 수 있다. 이후, 제5 감광막 패턴(PR3)을 제거한다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이지 않는 것으로 이해해야 한다.

10: 하부 표시판
20: 상부 표시판
30: 액정층
110: 하부 기판;
130: 반도체 패턴;
SE: 소스 전극;
DE: 드레인 전극;
GE: 게이트 전극;;
210: 상부 기판;
PX: 화소부;
PE: 화소 전극;
CE: 공통 전극;
TR: 스위칭 소자;

Claims

기판;
상기 기판 상에 배치되며, 제1 방향으로 연장되는 게이트 라인;
상기 게이트 라인 상에 배치되는 제1 절연막;
상기 제1 절연막 상에 배치되는 반도체 패턴;
상기 반도체 패턴 상에 배치되며, 서로 이격되는 제1 전극 및 제2 전극을 갖는 제1 투명 전극;
상기 제1 투명 전극 상에 배치되며, 상기 제1 전극의 일부를 노출시키는 제2 절연막;
상기 제2 절연막 상에 배치되며, 상기 제1 방향과 다른 제2 방향으로 연장되는 데이터 라인;
상기 제2 절연막 상에 배치되며, 상기 제2 전극과 적어도 일부가 중첩되는 제2 투명 전극; 및
상기 노출된 제1 전극의 일부 및 상기 데이터 라인과 직접 접촉하는 연결 전극을 포함하는 액정 표시 장치.
제1항에 있어서,
상기 제1 전극 및 상기 제2 전극은 상기 반도체 패턴과 직접 접촉되는 액정 표시 장치.
제1항에 있어서,
상기 제1 전극 및 상기 제2 전극은 상기 반도체 패턴과 완전히 중첩되는 액정 표시 장치.
제1항에 있어서,
상기 게이트 라인과 동일 층에 배치되며, 상기 게이트 라인으로부터 연장되는 게이트 전극을 더 포함하고,
상기 제2 전극은 상기 게이트 전극과 중첩되는 드레인 영역 및 상기 제2 투명 전극과 중첩되는 화소 영역을 포함하는 액정 표시 장치.
제4항에 있어서,
상기 제1 전극은 상기 게이트 전극과 중첩되는 액정 표시 장치.
제4항에 있어서,
제어 전극이 상기 게이트 전극과 전기적으로 연결되며, 입력 전극이 상기 제1 전극과 연결되며, 출력 전극이 상기 드레인 영역과 전기적으로 연결되는 스위칭 소자를 더 포함하는 액정 표시 장치.
제1항에 있어서, 상기 반도체 패턴은,
산화물 반도체를 포함하는 액정 표시 장치.
제1항에 있어서,
상기 연결 전극은 투명한 도전 물질을 포함하는 액정 표시 장치.
제1항에 있어서,
상기 제2 절연막 상에 배치되며, 상기 제2 방향으로 연장되는 데이터 유지 라인을 더 포함하는 액정 표시 장치.
제1항에 있어서,
상기 제2 투명 전극은 복수의 슬릿을 포함하는 액정 표시 장치.
기판;
상기 기판 상에 배치되며, 제1 방향으로 연장되는 게이트 라인 및 상기 게이트 라인으로부터 연장되는 게이트 전극을 포함하는 게이트 도전체;
상기 게이트 도전체 상에 배치되는 제1 절연막;
상기 게이트 도전체 상에 배치되는 반도체 패턴;
상기 반도체 패턴 상에 배치되며, 상기 게이트 전극과 중첩되는 제1 전극 및 상기 제1 전극과 소정의 거리 이격되는 제2 전극을 포함하는 제1 투명 전극;
상기 제1 투명 전극 상에 배치되며, 상기 제1 전극의 일부를 노출시키는 제2 절연막;
상기 제2 절연막 상에 배치되며, 상기 제1 방향과 다른 제2 방향으로 연장되는 데이터 라인;
상기 제2 절연막 상에 배치되며, 상기 제2 전극과 적어도 일부가 중첩되는 제2 투명 전극; 및
상기 노출된 제1 전극 및 상기 데이터 라인과 직접 접촉하는 연결 전극을 포함하는 액정 표시 장치.
제11항에 있어서,
상기 제1 전극 및 상기 제2 전극은 상기 반도체 패턴과 직접 접촉되는 액정 표시 장치.
제11항에 있어서,
상기 제1 전극 및 상기 제2 전극은 상기 반도체 패턴과 완전히 중첩되는 액정 표시 장치.
제11항에 있어서,
상기 제2 절연막은 무기 물질을 포함하는 액정 표시 장치.
제11항에 있어서,
상기 연결 전극은 ITO(Indium Tin Oxide) 및 IZO(Indium Zinc Oxide) 중 적어도 하나를 포함하는 액정 표시 장치.
제11항에 있어서, 상기 연결 전극은,
상기 데이터 라인의 상부를 덮는 액정 표시 장치.
기판 상에 제1 방향으로 연장되는 게이트 라인 및 상기 게이트 라인으로부터 연장되는 게이트 전극을 형성하는 단계;
상기 게이트 라인 및 상기 게이트 전극 상에 제1 절연막을 형성하는 단계;
상기 제1 절연막 상에 반도체층 및 제1 투명 도전층을 적층하는 단계;
상기 제1 투명 도전층 상에 제1 두께를 갖는 제1 영역 및 제1 두께보다 작은 제2 두께를 갖는 제2 영역을 포함하는 제1 감광막 패턴을 형성하는 단계;
상기 제1 감광막 패턴을 마스크로 상기 제1 투명 도전층 및 상기 반도체층을 식각하여, 제2 투명 도전층 및 반도체 패턴을 형성하는 단계;
상기 제2 영역을 제거하여, 상기 제2 투명 도전층의 일부를 노출하는 제2 감광막 패턴을 형성하는 단계; 및
상기 제2 감광막 패턴을 마스크로 상기 노출된 제2 투명 도전층을 식각하여, 상기 게이트 전극과 중첩되는 제1 전극 및 상기 제1 전극과 이격되는 제2 전극을 포함하는 제1 투명 전극을 형성하는 단계를 포함하는 액정 표시 장치의 제조방법.
제17항에 있어서,
상기 제1 전극 및 상기 제2 전극은 상기 반도체 패턴과 직접 접촉되는 액정 표시 장치의 제조방법.
제17항에 있어서, 상기 제1 전극 및 상기 제2 전극은
상기 반도체 패턴과 완전히 중첩되는 액정 표시 장치의 제조방법.
제17항에 있어서,
상기 제1 투명 전극 상에 상기 제1 전극의 일부를 노출하는 제2 절연막을 형성하는 단계;
상기 제2 절연막 상에 상기 제1 방향과 다른 제2 방향으로 연장되는 데이터 라인을 형성하는 단계; 및
상기 제2 절연막 상에, 상기 제2 전극과 중첩되는 제2 투명 전극 및 상기 노출된 제1 전극과 상기 데이터 라인을 연결하는 연결 전극을 형성하는 단계를 더 포함하는 액정 표시 장치의 제조방법.