KR101149939B1 - 박막 트랜지스터 기판 및 그 제조방법 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 65
- 239000010409 thin film Substances 0.000 title claims abstract description 47
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 239000010408 film Substances 0.000 claims abstract description 63
- 238000002161 passivation Methods 0.000 claims abstract description 27
- 230000001939 inductive effect Effects 0.000 claims abstract description 18
- 230000001681 protective effect Effects 0.000 claims abstract description 14
- 230000000149 penetrating effect Effects 0.000 claims abstract description 6
- 229920002120 photoresistant polymer Polymers 0.000 claims description 53
- 238000000034 method Methods 0.000 claims description 36
- 229910052751 metal Inorganic materials 0.000 claims description 26
- 239000002184 metal Substances 0.000 claims description 26
- 239000004065 semiconductor Substances 0.000 claims description 24
- 238000005530 etching Methods 0.000 claims description 10
- 230000006698 induction Effects 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 8
- 239000011248 coating agent Substances 0.000 claims description 4
- 238000000576 coating method Methods 0.000 claims description 4
- 230000008569 process Effects 0.000 description 30
- 230000000903 blocking effect Effects 0.000 description 12
- 239000004973 liquid crystal related substance Substances 0.000 description 10
- 238000000059 patterning Methods 0.000 description 8
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 4
- 229910001887 tin oxide Inorganic materials 0.000 description 4
- 238000002834 transmittance Methods 0.000 description 4
- 239000010909 process residue Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 2
- TYHJXGDMRRJCRY-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) tin(4+) Chemical compound [O-2].[Zn+2].[Sn+4].[In+3] TYHJXGDMRRJCRY-UHFFFAOYSA-N 0.000 description 2
- 239000011787 zinc oxide Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/13625—Patterning using multi-mask exposure
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
- G02F1/136295—Materials; Compositions; Manufacture processes
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
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Abstract
본 발명은 이물질에 의한 화소전극 간의 단락을 방지할 수 있는 박막 트랜지스터 기판 및 그 제조방법에 관한 것이다.
본 발명에 따른 박막 트랜지스터 기판은 게이트라인과; 상기 게이트라인과 교차하여 화소영역을 마련하는 데이터라인과; 상기 게이트라인 및 데이터라인을 절연시키는 게이트 절연막과; 상기 게이트라인과 데이터라인의 교차부에 형성되는 박막 트랜지스터와; 상기 박막 트랜지스터를 보호하는 보호막과; 상기 박막 트랜지스터와 접속되며 상기 화소영역 상에 형성되는 화소전극과; 상기 데이터라인 및 게이트라인 중 적어도 어느 하나의 신호라인과 상기 화소전극 간 단차를 유발하기 위해 상기 신호라인과 상기 화소전극 사이의 상기 게이트절연막 및 보호막 중 적어도 어느 하나를 관통하는 단차유발홀을 구비하는 것을 특징으로 한다.
Description
도 1은 종래 액정 표시 패널을 나타내는 사시도.
도 2a 내지 도 2c는 이물질에 의한 화소전극 간의 단선을 설명하기 위한 단면도.
도 3은 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판을 나타내는 평면도.
도 4는 도 3에서 선"Ⅰ-Ⅰ'"를 따라 절취한 박막 트랜지스터 기판을 나타내는 단면도.
도 5a 및 도 5b는 도 3 및 도 4에 도시된 제1 도전패턴군의 제조방법을 설명하기 위한 평면도 및 단면도.
도 6a 및 도 6b는 도 3 및 도 4에 도시된 반도체 패턴과 제2 도전패턴군의 제조방법을 설명하기 위한 평면도 및 단면도.
도 7a 및 도 7b는 도 3 및 도 4에 도시된 보호막의 제조방법을 설명하기 위한 평면도 및 단면도.
도 8a 및 도 8b는 도 3 및 도 4에 도시된 화소전극의 제조방법을 설명하기 위한 평면도 및 단면도.
도 9a 내지 도 9c는 도 8a 및 도 8b에 도시된 보호막의 제조방법을 상세히 설명하기 위한 단면도.
도 10a 내지 도 10c는 이물이 발생된 경우, 화소전극의 제조방법을 설명하기 위한 단면도.
도 11은 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판을 나타내는 평면도.
도 12는 도 11에서 선"Ⅱ-Ⅱ'", "Ⅲ-Ⅲ'"를 따라 절취한 박막 트랜지스터 기판을 나타내는 단면도.
도 13a 및 도 13b는 도 11 및 도 12에 도시된 제1 도전패턴군의 제조방법을 설명하기 위한 평면도 및 단면도.
도 14a 및 도 14b는 도 11 및 도 12에 도시된 반도체 패턴과 제2 도전패턴군의 제조방법을 설명하기 위한 평면도 및 단면도.
도 15a 및 도 15b는 도 11 및 도 12에 도시된 보호막의 제조방법을 설명하기 위한 평면도 및 단면도.
도 16a 및 도 16b는 도 11 및 도 12에 도시된 화소전극의 제조방법을 설명하기 위한 평면도 및 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
101 : 기판 102 : 게이트라인
104 : 데이터라인 105 : 화소영역
106 : 게이트 전극 108 : 소스전극
110 : 드레인전극 112 : 게이트 절연막
114 : 활성층 116 : 오믹접촉층
118 : 보호막 120 : 단차유발홀
122 : 화소전극 150,152 : 더미 패턴
160 : 투명 도전막 176 : 포토레지스트
178 : 포토레지스트 패턴 170 : 마스크
172 : 마스크 기판 174 : 차단층
본 발명은 액정 표시 패널 및 그 제조방법에 관한 것으로, 특히 이물질에 의한 화소전극 간의 단락을 방지할 수 있는 박막 트랜지스터 기판 및 그 제조방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 도 1에 도시된 바와 같이 액정(16)을 사이에 두고 서로 대향하는 박막 트랜지스터 기판(70) 및 칼라 필터 기판(80)을 구비한다.
칼라 필터 기판(80)에는 빛샘 방지를 위한 블랙 매트릭스(18)와, 칼라 구현을 위한 칼라 필터(12), 화소전극(22)과 수직전계를 이루는 공통전극(14)과, 그들 위에 액정 배향을 위해 도포된 상부 배향막을 포함하는 칼라 필터 어레이가 상부기판(11) 상에 형성된다.
박막 트랜지스터 기판(70)에는 서로 교차되게 형성된 게이트라인(2) 및 데이터라인(4)과, 그들(2,4)의 교차부에 형성된 박막 트랜지스터(30)와, 박막 트랜지스터(30)와 접속된 화소전극(22)과, 그들 위에 액정 배향을 위해 도포된 하부 배향막을 포함하는 박막 트랜지스터 어레이가 하부 기판(1) 상에 형성된다.
종래 데이터라인 및 게이트라인 중 적어도 어느 하나의 신호라인을 사이에 두고 인접한 화소전극들이 화소전극의 패터닝시 이용되는 포토레지스트의 코팅 전에 형성되는 이물질 등에 의해 단락되는 경우가 종종 발생된다. 이에 대한 상세한 설명을 도 2a 내지 도 2c를 결부하여 상세히 설명하기로 한다.
도 2a에 도시된 바와 같이 데이터라인(4)을 덮도록 형성된 보호막(18) 상에 투명 도전막(32)이 전면 형성된다. 이 투명 도전막(32) 상에 공정 잔여물 등의 이물질(36)이 형성된 경우, 그 이물질(36)을 덮도록 포토레지스트(34)가 코팅된다. 이물질(36)을 덮도록 코팅된 포토레지스트(34)를 도 2b에 도시된 바와 같이 마스크기판(40) 상에 형성된 차단부(42)를 가지는 노광마스크를 이용하여 노광할 경우, 이물질(36)에 의해 노광량의 차이가 발생하여 그 부분의 포토레지스트(34)가 제대로 노광되지 않는다. 이로 인해, 도 2c에 도시된 바와 같이 데이터라인(4)을 사이에 두고 분리되어야 할 투명 도전막(32)이 분리되지 않고 서로 연결되어 인접한 화 소전극(22) 간의 단락이 유발되는 문제점이 있다.
따라서, 본 발명의 목적은 이물질에 의한 화소전극 간의 단락을 방지할 수 있는 박막 트랜지스터 기판 및 그 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 기판은 게이트라인과; 상기 게이트라인과 교차하여 화소영역을 마련하는 데이터라인과; 상기 게이트라인 및 데이터라인을 절연시키는 게이트 절연막과; 상기 게이트라인과 데이터라인의 교차부에 형성되는 박막 트랜지스터와; 상기 박막 트랜지스터를 보호하는 보호막과; 상기 박막 트랜지스터와 접속되며 상기 화소영역 상에 형성되는 화소전극과; 상기 데이터라인 및 게이트라인 중 적어도 어느 하나의 신호라인과 상기 화소전극 간 단차를 유발하기 위해 상기 신호라인과 상기 화소전극 사이의 상기 게이트절연막 및 보호막 중 적어도 어느 하나를 관통하는 단차유발홀을 구비하는 것을 특징으로 한다.
상기 단차유발홀은 상기 데이터라인과 화소전극 사이의 상기 게이트 절연막 및 보호막을 관통하는 것을 특징으로 한다.
상기 단차유발홀은 상기 데이터라인과 화소전극 사이의 상기 게이트 절연막 및 보호막을 관통함과 아울러 상기 데이터라인을 사이에 두고 마주보는 화소영역의 상기 게이트 절연막 및 보호막을 관통하는 것을 특징으로 한다.
상기 데이터라인과 게이트 절연막을 사이에 두고 중첩되며 상기 게이트라인과 동일 평면 상에 동일 금속으로 형성되는 제1 더미 패턴을 추가로 구비하는 것을 특징으로 한다.
상기 게이트라인과 게이트 절연막을 사이에 두고 중첩되며 상기 데이터라인과 동일 평면 상에 동일 금속으로 형성되는 제2 더미 패턴과; 상기 제2 더미 패턴 하부에 상기 제2 더미 패턴과 동일 패턴으로 형성되는 반도체패턴을 추가로 구비하는 것을 특징으로 한다.
본 발명에 따른 박막 트랜지스터 기판의 제조방법은 기판 상에 게이트라인을 형성하는 단계와; 상기 게이트라인을 덮도록 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막을 사이에 두고 상기 게이트라인과 교차하여 화소영역을 마련하는 데이터라인을 형성하는 단계와; 상기 게이트라인 및 데이터라인을 덮도록 보호막을 형성하는 단계와; 상기 게이트라인 및 데이터라인 중 적어도 어느 하나의 신호라인 부근의 상기 게이트절연막 및 보호막을 관통하는 단차유발홀을 형성하는 단계와; 상기 단차유발홀을 사이에 두고 상기 데이터라인과 이격된 상기 화소영역 상에 화소전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 데이터라인과 게이트 절연막을 사이에 두고 중첩되며 상기 게이트라인과 동일 평면 상에 동일 금속으로 제1 더미 패턴을 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 게이트 절연막 상에 상기 게이트라인과 중첩되는 반도체패턴을 형성하 는 단계와; 상기 반도체패턴 상에 상기 반도체패턴과 중첩되는 제2 더미 패턴을 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 화소전극을 형성하는 단계는 상기 단차유발홀이 형성된 기판 상에 투명 도전막을 증착하는 단계와; 상기 게이트라인 및 데이터라인 중 적어도 어느 하나와 중첩되는 영역을 제외한 나머지 영역의 투명 도전막 상에 포토레지스트를 도포하는 단계와; 상기 포토레지스트를 노광 및 현상하여 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 이용하여 상기 투명 도전막을 식각하는 단계를 포함하는 것을 특징으로 한다.
상기 투명 도전막 상에 포토레지스트를 도포하는 단계는 상기 단차유발홀에 의해 노출된 기판 상에 도포되는 투명도전막과 상기 게이트라인 및 데이터라인 중 적어도 어느 하나의 신호라인과 중첩되는 영역 상에 도포되는 투명 도전막 간의 단차 이하의 두께로 도포하는 단계를 포함하는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 3 내지 도 16b를 참조하여 상세하게 설명하기로 한다.
도 3은 본 발명의 제1 실시 예에 따른 박막 트랜지스터 어레이 기판을 나타내는 평면도이고, 도 4는 도 3에서 선 "Ⅰ-Ⅰ'"를 따라 절취한 박막 트랜지스터 어레이 기판을 나타내는 단면도이다.
도 3 및 도 4를 참조하면, 본 발명의 제1 실시 예에 따른 박막 트랜지스터 어레이 기판은 하부 기판(101) 위에 게이트 절연막(112)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(130)와, 그 교차 구조로 마련된 화소영역에 형성된 화소전극(122)을 구비한다.
게이트 신호를 공급하는 게이트 라인(102)과 데이터 신호를 공급하는 데이터 라인(104)은 교차 구조로 형성되어 화소영역을 정의한다.
박막 트랜지스터(130)는 게이트 라인(102)의 게이트 신호에 응답하여 데이터 라인(104)의 화소 신호가 화소전극(122)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(130)는 게이트 라인(102)에 접속된 게이트 전극(106)과, 데이터 라인(104)에 접속된 소스 전극(108)과, 화소전극(122)에 접속된 드레인 전극(110)을 구비한다. 또한, 박막 트랜지스터(130)는 게이트 전극(106)과 게이트 절연막(112)을 사이에 두고 중첩되면서 소스 전극(108)과 드레인 전극(110) 사이에 채널을 형성하는 활성층(114)을 더 구비한다. 그리고, 활성층(114)은 데이터 라인(104)과도 중첩되게 형성된다. 이러한 활성층(114) 위에는 데이터 라인(104), 소스 전극(108) 및 드레인 전극(110)과 오믹 접촉을 위한 오믹 접촉층(116)이 더 형성된다.
화소전극(122)은 보호막(118) 및 게이트 절연막(112)을 관통하는 단차유발홀(120)을 통해 박막 트랜지스터(130)의 드레인 전극(110)과 접속되어 화소영역의 기판 상에 형성된다.
이에 따라, 박막 트랜지스터(130)를 통해 화소 신호가 공급된 화소전극(122) 과 기준 전압이 공급된 공통 전극(도시하지 않음) 사이에는 전계가 형성된다. 이러한 전계에 의해 박막 트랜지스터 기판과 칼라필터 기판 사이의 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
이러한 본 발명의 제1 실시 예에 따른 박막 트랜지스터 기판에는 데이터라인(104)과 화소전극(122) 간의 수직 단차를 유발하기 위해 단차유발홀(120)이 형성된다. 단차유발홀(120)은 데이터라인(104) 부근의 보호막(118) 및 게이트 절연막(112)을 관통하여 하부기판(101)을 노출시킨다. 또는 데이터라인(104)을 사이에 두고 마주보는 좌우 화소전극들(122A,122B)의 화소영역의 보호막(118) 및 게이트 절연막(112)을 관통하여 하부기판(101)을 노출시킨다. 이 단차유발홀(120)에 의해 데이터라인(104) 상에 형성된 보호막(118)과 화소전극(122) 간의 단차가 최대화된다. 또한, 단차유발홀(120)에 의해 화소영역(105) 상에 화소전극(122)만이 형성됨으로써 백라이트 유닛에서 출사된 광의 투과율이 향상된다.
또한, 데이터라인(104) 하부에는 게이트 절연막(112)을 사이에 두고 더미 패턴(150)이 형성된다. 이 더미 패턴(150)은 데이터라인(104) 상에 형성된 보호막(118)과 화소전극(122) 간의 단차가 더욱 최대화되도록 함과 아울러 데이터라인(104)의 오픈시 리페어(Repair)역할을 한다.
도 5a 및 도 5b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제1 도전패턴군의 제조방법을 나타내는 평면도 및 단면도이다.
도 5a 및 도 5b를 참조하면, 제1 마스크 공정을 이용하여 하부 기판(101) 상 에 게이트 라인(102), 게이트 전극(106) 및 더미 패턴(150)을 포함하는 제1 도전 패턴군이 형성된다.
이를 상세히 설명하면, 하부 기판(101) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트금속층이 형성된다. 이어서, 제1 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 게이트 금속층이 패터닝됨으로써 게이트 라인(102), 게이트 전극(106) 및 더미 패턴(150)을 포함하는 제1 도전 패턴군이 형성된다. 여기서, 게이트금속층으로는 알루미늄(Al), 알루미늄/네오듐(Al/Nd)을 포함하는 알루미늄계 금속 등이 이용된다.
도 6a 및 도 6b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 반도체패턴과 제2 도전패턴군의 제조방법을 나타내는 평면도 및 단면도이다.
도 6a 및 도 6b를 참조하면, 제1 도전패턴군이 형성된 하부 기판(101) 상에 게이트 절연막(112)이 도포된다. 그리고 제2 마스크 공정을 이용하여 게이트 절연막(112) 위에 활성층(114) 및 오믹 접촉층(116)을 포함하는 반도체 패턴과, 데이터 라인(104), 소스 전극(108) 및 드레인 전극(110)을 포함하는 제2 도전패턴군이 형성된다.
이를 상세히 설명하면, 게이트 절연막(112) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 제1 반도체층, 제2 반도체층, 그리고 소스/드레인 금속층이 순차적으로 형성된다. 여기서, 제1 반도체층은 불순물이 도핑되지 않은 비정질실리콘이 이용되며, 제2 반도체층은 N형 또는 P형의 불순물이 도핑된 비정질실리콘이 이용된다. 소스/드레인 금속층은 몰리브덴(Mo), 구리(Cu) 등과 같은 금속으로 이루어진 다.
그 다음, 소스/드레인 금속층 위에 포토레지스트막을 형성한 다음 부분 노광 제2 마스크가 하부기판(101) 상부에 정렬된다. 제2 마스크를 이용한 포토레지스트막을 노광한 후 현상함으로써 제2 마스크의 차단부와 회절 노광부에 대응하여 차단 영역과 부분 노광 영역에서 단차를 갖는 포토레지스트 패턴이 형성된다. 즉, 부분 노광 영역에 형성된 포토레지스트 패턴은 차단 영역에서 형성된 제1 높이를 갖는 포토레지스트 패턴보다 낮은 제2 높이를 갖게 된다.
이러한 포토레지스트 패턴을 마스크로 이용한 습식 식각 공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(104), 데이터 라인(104)과 접속된 소스전극(108) 및 드레인 전극(110)을 포함하는 제2 도전 패턴군이 형성된다.
그리고, 포토레지스트 패턴을 마스크로 이용한 건식 식각 공정으로 제1 및 제2 반도체층이 패터닝됨으로써 오믹 접촉층(116)과 활성층(114)이 제2 도전패턴군을 따라 형성된다. 이어서, 산소(O2) 플라즈마를 이용한 애싱(Ashing) 공정으로 부분 노광 영역에 제2 높이를 갖는 포토레지스트 패턴은 제거되고, 차단 영역에 제1 높이를 갖는 포토레지스트 패턴은 높이가 낮아진 상태가 된다. 이러한 포토레지스트 패턴을 이용한 식각 공정으로 회절 노광 영역, 즉 박막 트랜지스터의 채널부에 형성된 소스/드레인 금속층과 오믹접촉층(116)이 제거된다. 이에 따라, 채널부의 활성층(114)이 노출되어 소스 전극(108)과 드레인 전극(110)이 분리된다.
그리고, 제2 도전 패턴군 위에 남아 있던 포토레지스트 패턴이 스트립 공정 으로 제거된다.
도 7a 및 도 7b를 참조하면, 제3 마스크 공정을 이용하여 단차유발홀(120)을 가지는 보호막(118)이 형성된다.
이를 상세히 설명하면, 제2 도전패턴군이 형성된 하부기판(101) 상에 게이트 절연막(112)과 유사한 무기절연막 또는 유기절연막이 전면 형성됨으로써 보호막(118)이 형성된다. 이 보호막(118)과 게이트 절연막(112)이 제3 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 패터닝됨으로써 드레인 전극(110)을 노출시키는 단차유발홀(120)이 형성된다.
도 8a 및 도 8b를 참조하면, 제4 마스크 공정을 이용하여 하부기판(101) 상에 화소전극(122)을 포함하는 제3 도전 패턴군이 형성된다.
상세히 하면, 단차유발홀(120)이 형성된 하부기판(101) 상에 도 9a에 도시된 바와 같이 스퍼터링 등의 증착 방법으로 투명 도전막(160)과 포토레지스트(176)가 도포된다. 여기서, 투명 도전막(160)의 재료로는 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : ITZO) 및 인듐 징크 옥사이드(Indium Zinc Oxide : IZO) 중 어느 하나가 이용된다. 그리고, 포토레지스트(176)는 단차유발홀(120)에 의해 형성된 단차 이하의 두께로 도포된다. 이 포토레지스트(176) 상에 제4 마스크(170)가 정렬된다. 제4 마스크(170)는 노광 영역(S2)을 마련하는 마스크 기판(172)과, 그 마스크 기판(172)의 차단영역(S1) 상에 형성된 차단층(174)이 형성된다. 이 제4 마스크(170)를 이용하여 포토레지스트(176)를 노광 및 현상함으로써 도 9b에 도시된 바 와 같이 포토레지스트 패턴(178)이 형성된다. 이 포토레지스트 패턴(178)을 마스크로 이용한 습식 식각 공정을 통해 투명 도전막(160)이 패터닝됨으로써 도 9c에 도시된 바와 같이 화소전극(122)을 포함하는 제3 도전패턴군이 형성된다. 화소전극(122)은 단차유발홀(120)에 의해 노출된 드레인 전극(110)과 접속된다.
한편, 종래와 같이 화소전극 패터닝시 투명 도전막 상에 공정 잔여물 등의 이물질(36)이 잔류하는 경우를 도 10a 내지 도 10c를 결부하여 설명하기로 한다.
도 10a에 도시된 바와 같이 투명 도전막(160) 상에 공정 잔여물 등의 이물질(180)이 잔류하게 된다. 이 투명 도전막(160) 상에 포토레지스트(176)가 도포된다. 이 때, 단차유발홀(120)과 더미 패턴(150)에 의해 포토레지스트(176)는 데이터라인(104)과 중첩되는 영역 상의 투명 도전막을 제외한 나머지 영역 상에 도포된다. 그리고, 포토레지스트(176)는 단차유발홀(120)에 의해 형성된 단차 이하의 두께로 도포된다. 그 포토레지스트(176)를 도 10b에 도시된 바와 같이 노광 및 현상함으로써 포토레지스트 패턴(178)이 형성된다. 이 포토레지스트 패턴(178)을 마스크로 이용한 식각공정으로 패터닝됨으로써 도 10c에 도시된 바와 같이 화소전극(122)이 형성된다.
도 11 및 도 12는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판을 나타내는 평면도 및 단면도이다.
도 11 및 도 12를 참조하면, 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판은 도 3 및 도 4에 도시된 박막 트랜지스터 기판과 대비하여 게이트라인과 절연막을 사이에 두고 중첩되는 제2 더미 패턴을 추가로 구비하는 것을 제외하고는 동일한 구성요소를 구비한다. 이에 따라, 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.
도 11 및 도 12에 도시된 본 발명의 제2 실시 예에 따른 박막 트랜지스터 기판에는 데이터라인(104)과 화소전극(122) 간과 게이트라인(102)과 화소전극(122) 간의 수직 단차를 유발하기 위해 단차유발홀(120)이 형성된다.
단차유발홀(120)은 데이터라인(104) 및 게이트라인(102) 부근의 보호막(118) 및 게이트 절연막(112)을 관통하여 하부기판(101)을 노출시킨다. 또는 데이터라인(104)을 사이에 두고 마주보는 좌우 화소전극들(122A,122B)과 게이트라인(102)을 사이에 두고 마주보는 상하 화소전극들(122B,122C)의 화소영역의 보호막(118) 및 게이트 절연막(112)을 관통하여 하부기판(101)을 노출시킨다. 이 단차유발홀(120)에 의해 데이터라인(104) 상에 형성된 보호막(118)과 화소전극(122) 간의 단차가 최대화됨과 아울러 게이트라인(102) 상에 형성된 보호막(118)과 화소전극(122) 간의 단차가 최대화된다. 또한, 단차유발홀(120)에 의해 화소영역(105) 상에 화소전극(122)만이 형성됨으로써 백라이트 유닛에서 출사된 광의 투과율이 향상된다.
게이트라인(102) 상부에는 게이트 절연막(112)을 사이에 두고 제2 더미 패턴(152)과, 제2 더미 패턴(152) 하부에 그 제2 더미 패턴(152)과 중첩되게 형성되는 반도체 패턴(114,116)이 형성된다. 이 제2 더미 패턴(152)은 게이트라인(102) 상에 형성된 보호막(118)과 화소전극(122) 간의 단차가 더욱 최대화되도록 한다.
도 13a 및 도 13b는 본 발명의 제2 실시 예에 따른 박막 트랜지스터 어레이 기판의 제1 도전패턴군의 제조방법을 나타내는 평면도 및 단면도이다.
도 13a 및 도 13b를 참조하면, 제1 마스크 공정을 이용하여 하부 기판(101) 상에 게이트 라인(102), 게이트 전극(106) 및 제1 더미 패턴(150)을 포함하는 제1 도전 패턴군이 형성된다.
이를 상세히 설명하면, 하부 기판(101) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트금속층이 형성된다. 이어서, 제1 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 게이트 금속층이 패터닝됨으로써 게이트 라인(102), 게이트 전극(106) 및 제1 더미 패턴(150)을 포함하는 제1 도전 패턴군이 형성된다. 여기서, 게이트금속층으로는 알루미늄(Al), 알루미늄/네오듐(Al/Nd)을 포함하는 알루미늄계 금속 등이 이용된다.
도 14a 및 도 14b를 참조하면, 제1 도전패턴군이 형성된 하부 기판(101) 상에 게이트 절연막(112)이 도포된다. 그리고 제2 마스크 공정을 이용하여 게이트 절연막(112) 위에 활성층(114) 및 오믹 접촉층(116)을 포함하는 반도체 패턴과; 데이터 라인(104), 소스 전극(108), 드레인 전극(110) 및 제2 더미 패턴(152)을 포함하는 제2 도전패턴군이 형성된다.
이를 상세히 설명하면, 게이트 절연막(112) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 제1 반도체층, 제2 반도체층, 그리고 소스/드레인 금속층이 순차적으로 형성된다. 여기서, 제1 반도체층은 불순물이 도핑되지 않은 비정질실리콘이 이용되며, 제2 반도체층은 N형 또는 P형의 불순물이 도핑된 비정질실리콘이 이용된다. 소스/드레인 금속층은 몰리브덴(Mo), 구리(Cu) 등과 같은 금속으로 이루어진다.
그 다음, 소스/드레인 금속층 위에 포토레지스트막을 형성한 다음 부분 노광 제2 마스크가 하부기판(101) 상부에 정렬된다. 제2 마스크를 이용한 포토레지스트막을 노광한 후 현상함으로써 제2 마스크의 차단부와 회절 노광부에 대응하여 차단 영역과 부분 노광 영역에서 단차를 갖는 포토레지스트 패턴이 형성된다. 즉, 부분 노광 영역에 형성된 포토레지스트 패턴은 차단 영역에서 형성된 제1 높이를 갖는 포토레지스트 패턴보다 낮은 제2 높이를 갖게 된다.
이러한 포토레지스트 패턴을 마스크로 이용한 습식 식각 공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(104), 데이터 라인(104)과 접속된 소스전극(108) 및 드레인 전극(110)과 제2 더미 패턴(152)을 포함하는 제2 도전 패턴군이 형성된다.
그리고, 포토레지스트 패턴을 마스크로 이용한 건식 식각 공정으로 제1 및 제2 반도체층이 패터닝됨으로써 오믹 접촉층(116)과 활성층(114)이 제2 도전패턴군을 따라 형성된다. 이어서, 산소(O2) 플라즈마를 이용한 애싱(Ashing) 공정으로 부분 노광 영역에 제2 높이를 갖는 포토레지스트 패턴은 제거되고, 차단 영역에 제1 높이를 갖는 포토레지스트 패턴은 높이가 낮아진 상태가 된다. 이러한 포토레지스트 패턴을 이용한 식각 공정으로 회절 노광 영역, 즉 박막 트랜지스터의 채널부에 형성된 소스/드레인 금속층과 오믹접촉층(116)이 제거된다. 이에 따라, 채널부의 활성층(114)이 노출되어 소스 전극(108)과 드레인 전극(110)이 분리된다.
그리고, 제2 도전 패턴군 위에 남아 있던 포토레지스트 패턴이 스트립 공정 으로 제거된다.
도 15a 및 도 15b를 참조하면, 제3 마스크 공정을 이용하여 단차유발홀(120)을 가지는 보호막(118)이 형성된다.
이를 상세히 설명하면, 제2 도전패턴군이 형성된 하부기판(101) 상에 게이트 절연막(112)과 유사한 무기절연막 또는 유기절연막이 전면 형성됨으로써 보호막(118)이 형성된다. 이 보호막(118)과 게이트 절연막(112)이 제3 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 패터닝됨으로써 드레인 전극(110)을 노출시키는 단차유발홀(120)이 형성된다.
도 16a 및 도 16를 참조하면, 제4 마스크 공정을 이용하여 하부기판(101) 상에 화소전극(122)을 포함하는 제3 도전 패턴군이 형성된다.
상세히 하면, 단차유발홀(120)이 형성된 하부기판(101) 상에 도 16a에 도시된 바와 같이 스퍼터링 등의 증착 방법으로 투명 도전막(160)과 포토레지스트(176)가 도포된다. 여기서, 투명 도전막(160)의 재료로는 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : ITZO) 및 인듐 징크 옥사이드(Indium Zinc Oxide : IZO) 중 어느 하나가 이용된다. 이 투명도전막이 포토리소그래피공정과 식각공정에 의해 패터닝됨으로써 화소전극(122)을 포함하는 제3 도전패턴군이 형성된다. 화소전극(122)은 단차유발홀(120)에 의해 노출된 드레인 전극(110)과 접속된다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 기판 및 그 제조방법은 화소영역의 게이트 절연막 및 보호막을 제거하여 단차유발홀을 형성함으로써 화소전극과 데이터라인 상의 보호막 간의 단차가 최대화된다. 이 단차에 의해 화소전극을 형성하기 위한 포토레지스트 도포시 데이터라인과 중첩되는 영역의 보호막 상에 포토레지스트가 도포되지 않으므로 화소전극 간의 단락이 방지된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
Claims (11)
- 게이트라인과;상기 게이트라인과 교차하여 화소영역을 마련하는 데이터라인과;상기 게이트라인 및 데이터라인을 절연시키는 게이트 절연막과;상기 게이트라인과 데이터라인의 교차부에 형성되는 박막 트랜지스터와;상기 박막 트랜지스터를 보호하는 보호막과;상기 박막 트랜지스터와 접속되며 상기 화소영역 상에 형성되는 화소전극과;상기 데이터라인 및 게이트라인의 신호라인과 상기 화소전극 간의 수직 단차를 유발하기 위해 상기 신호라인과 상기 화소전극 사이의 상기 게이트절연막 및 보호막을 관통하는 단차유발홀과;상기 데이터라인과 게이트 절연막을 사이에 두고 중첩되며 상기 게이트라인과 동일 평면 상에 동일 금속으로 형성되는 제1 더미 패턴과;상기 게이트라인과 게이트 절연막을 사이에 두고 중첩되며 상기 데이터라인과 동일 평면 상에 동일 금속으로 형성되는 제2 더미 패턴과;상기 제2 더미 패턴 하부에 상기 제2 더미 패턴과 동일 패턴으로 형성되는 반도체패턴을 추가로 구비하고,상기 단차유발홀은 상기 데이터라인과 화소전극 사이의 상기 게이트 절연막 및 보호막을 관통함과 아울러 상기 데이터라인을 사이에 두고 마주보는 화소영역의 상기 게이트 절연막 및 보호막을 관통하고,상기 제1 더미 패턴 및 상기 제2 더미 패턴은 상기 기판과 상기 게이트라인 및 상기 데이터라인의 최상부 간의 단차를 높이는 것을 특징으로 하는 박막 트랜지스터 기판.
- 삭제
- 삭제
- 삭제
- 삭제
- 기판 상에 게이트라인을 형성하는 단계와;상기 게이트라인을 덮도록 게이트 절연막을 형성하는 단계와;상기 게이트 절연막을 사이에 두고 상기 게이트라인과 교차하여 화소영역을 마련하는 데이터라인을 형성하는 단계와;상기 게이트라인 및 데이터라인을 덮도록 보호막을 형성하는 단계와;상기 게이트라인 및 데이터라인의 신호라인 부근의 상기 게이트절연막 및 보호막을 관통하는 단차유발홀을 형성하는 단계와;상기 단차유발홀을 사이에 두고 상기 데이터라인과 이격된 상기 화소영역 상에 화소전극을 형성하는 단계를 포함하고,상기 데이터라인과 게이트 절연막을 사이에 두고 중첩되며 상기 게이트라인과 동일 평면 상에 동일 금속으로 제1 더미 패턴을 형성하는 단계와;상기 게이트 절연막 상에 상기 게이트라인과 중첩되는 반도체패턴을 형성하는 단계와;상기 반도체패턴 상에 상기 반도체패턴과 중첩되는 제2 더미 패턴을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
- 삭제
- 삭제
- 제 6 항에 있어서,상기 화소전극을 형성하는 단계는상기 단차유발홀이 형성된 기판 상에 투명 도전막을 증착하는 단계와;상기 게이트라인 및 데이터라인 중 하나 또는 둘과 중첩되는 영역을 미포함하는 나머지 영역의 투명 도전막 상에 포토레지스트를 도포하는 단계와;상기 포토레지스트를 노광 및 현상하여 포토레지스트 패턴을 형성하는 단계와;상기 포토레지스트 패턴을 이용하여 상기 투명 도전막을 식각하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
- 제 9 항에 있어서,상기 투명 도전막 상에 포토레지스트를 도포하는 단계는상기 단차유발홀에 의해 노출된 기판 상에 도포되는 투명도전막과 상기 게이트라인 및 데이터라인의 신호라인과 중첩되는 영역 상에 도포되는 투명 도전막보다 낮은 높이를 갖도록 도포하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
- 제 6 항에 있어서,상기 제1 더미 패턴 및 상기 제2 더미 패턴은 상기 기판과 상기 게이트라인 및 상기 데이터라인의 최상부 간의 단차를 높이는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050050592A KR101149939B1 (ko) | 2005-06-13 | 2005-06-13 | 박막 트랜지스터 기판 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050050592A KR101149939B1 (ko) | 2005-06-13 | 2005-06-13 | 박막 트랜지스터 기판 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060129882A KR20060129882A (ko) | 2006-12-18 |
| KR101149939B1 true KR101149939B1 (ko) | 2012-06-01 |
Family
ID=37810634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050050592A KR101149939B1 (ko) | 2005-06-13 | 2005-06-13 | 박막 트랜지스터 기판 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101149939B1 (ko) |
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2005
- 2005-06-13 KR KR1020050050592A patent/KR101149939B1/ko active IP Right Grant
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| KR20060129882A (ko) | 2006-12-18 |
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