KR101200880B1 - 박막 트랜지스터 기판 및 그 제조방법 - Google Patents

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Abstract

본 발명은 스토리지 라인에 의해 발생되는 단차를 방지하여 평탄한 배향막이 형성된 박막 트랜지스터 기판 및 그 제조방법에 관한 것이다.
본 발명은 기판상에 평행하게 형성되는 게이트 라인 및 스토리지 라인; 게이트 라인 및 스토리지 라인을 덮는 게이트 절연막; 게이트 절연막을 사이에 두고 게이트 라인 및 스토리지 라인과 교차하는 데이터 라인; 게이트 절연막 상에 형성되고 스토리지 라인에 의해 게이트 절연막에 형성된 단차부의 근방에서 적어도 일부가 제거되는 보호막; 및 보호막 상에 전면 도포되어 액정분자를 소정 방향으로 배향시키는 배향막을 포함하는 것을 특징으로 한다.

Description

박막 트랜지스터 기판 및 그 제조방법{Thin Film Transistor Substrate And Method Of Fabricating The Same}
도 1은 종래의 액정 표시 패널을 나타내는 사시도이다.
도 2는 종래의 박막 트랜지스터 기판을 나타내는 평면도.
도 3은 도 2에서 선 Ⅰ-Ⅰ'선, Ⅱ-Ⅱ'선, Ⅲ-Ⅲ'선을 따라 절취한 박막트랜지스터 기판의 단면도.
도 4a 내지 도 4f는 종래의 박막 트랜지스터 기판의 제조 공정도.
도 5는 본 발명에 따른 박막 트랜지스터 기판을 나타내는 평면도.
도 6은 도 4에서 Ⅳ-Ⅳ'선, Ⅴ-Ⅴ'선, Ⅵ-Ⅵ'선을 따라 절취한 박막 트랜지스터 기판의 단면도.
도 7a는 본 발명에 따른 제 1 도전성 패턴이 형성된 박막 트랜지스터 기판의 평면도.
도 7b는 도 7a에서 Ⅳ-Ⅳ'선, Ⅴ-Ⅴ'선, Ⅵ-Ⅵ'선을 따라 절취한 박막 트랜지스터 기판의 단면도.
도 8a는 본 발명에 따른 제 2 도전성 패턴이 형성된 박막 트랜지스터 기판의 평면도.
도 8b는 도 8a에서 Ⅳ-Ⅳ'선, Ⅴ-Ⅴ'선, Ⅵ-Ⅵ'선을 따라 절취한 박막 트랜 지스터 기판의 단면도.
도 9a 내지 도 9e는 본 발명에 따른 제 2 도전성 패턴이 형성된 박막 트랜지스터 기판의 제조 공정도.
도 10a는 본 발명에 따른 보호막이 형성된 박막 트랜지스터 기판의 평면도.
도 10b는 도 11a에서 Ⅳ-Ⅳ'선, Ⅴ-Ⅴ'선, Ⅵ-Ⅵ'선을 따라 절취한 박막 트랜지스터 기판의 단면도.
도 11a 내지 도 11e는 본 발명에 따른 보호막이 형성된 박막 트랜지스터 기판의 제조 공정도.
도 12a는 본 발명에 따른 제 3 도전성 패턴이 형성된 박막 트랜지스터 기판의 평면도.
도 12b는 도 12b에서 Ⅳ-Ⅳ'선, Ⅴ-Ⅴ'선, Ⅵ-Ⅵ'선을 따라 절취한 박막 트랜지스터 기판의 단면도.
도 13a 내지 도 13c는 본 발명에 따른 제 3 도전성 패턴이 형성된 박막 트랜지스터 기판의 제조 공정도.
도 14a는 본 발명에 따른 배향막이 형성된 박막 트랜지스터 기판의 평면도.
도 14b는 도 14a에서 Ⅳ-Ⅳ'선, Ⅴ-Ⅴ'선, Ⅵ-Ⅵ'선을 따라 절취한 박막 트랜지스터 기판의 단면도.
도 15a 및 도 15b는 본 발명에 따른 배향막이 형성된 박막 트랜지스터 기판의 제조 공정도.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 하부기판 110 : 게이트라인
111 : 게이트 전극 115 : 게이트 패드
116 : 게이트 패드 하부 전극 117 : 게이트 패드 상부 전극
120 : 게이트 절연막 130 : 데이터 라인
131 : 소스전극 132 : 드레인 전극
133 : 활성층 134 : 오믹 접촉층
135 : 데이터 패드 136 : 데이터 패드 하부 전극
137 : 데이터 패드 상부 전극 140 : 스토리지 라인
150 : 박막 트랜지스터 160 : 보호막(passivation)
161 : 제1 콘택홀 162 : 제 2 콘택홀
163 : 제 3 콘택홀 164 : 오픈홀
170 : 화소전극 171 : 화소영역
180 : 스토리지 캐패시터 190 : 배향막(alignment layer)
본 발명은 박막트랜지스터 기판 및 그 제조방법에 관한 것으로, 특히 스토리지 라인에 의해 발생되는 단차를 방지하여 평탄한 형상의 배향막을 구비한 박막 트랜지스터 기판 및 그 제조방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위해, 액정 표시 장치는 액정셀들이 매트릭스 형태로 배열되어진 액정 표시 패널과, 그 액정 표시 패널을 구동하기 위한 구동회로를 구비한다.
이러한 액정 표시 장치는, 도 1에 도시된 바와 같이, 액정을 사이에 두고 서로 대향하여 합착된 박막 트랜지스터 기판(70) 및 칼러 필터 기판(80)을 구비한다.
여기서, 박막 트랜지스터 기판(70)은 서로 교차되게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그들(2,4)의 교차부에 형성된 박막 트랜지스터(30)와, 박막 트랜지스터(30)와 접속된 화소전극(32)과, 그들 위에 액정 배향을 위해 도포된 하부 배향막(미도시)으로 구성된다.
칼라 필터 기판(80)은 빛샘 방지를 위한 블랙 매트릭스(28)와, 칼러 구현을 위한 칼러 필터(22), 화소 전극(30)과 수직전계를 이루는 공통전극(14)과, 그들 위에 액정 배향을 위해 도포된 상부 배향막(11)으로 구성된다.
이때, 액정표시장치는 박막트랜지스터 기판(70)에 형성되는 스토리지 캐패시터의 위치에 따라 n-1번째 게이트 라인의 일부분을 n번째 화소영역에 형성되는 스토리지 캐패시터의 하부전극으로 이용하는 "스토리지 온 게이트(storage on gate)" 방식과, 스토리지 캐패시터의 하부전극을 별도로 형성하여 공통전극과 연결시키는 "스토리지 온 커먼(storage on common) 방식으로 분류한다.
이하, 도 2 내지 도 4를 참조하여 종래의 "스토리지 온 커먼(storage on common) 방식의 박막 트랜지스터 기판의 구조 및 제조 방법을 설명한다.
여기서, 도 2는 종래의 박막 트랜지스터 기판의 평면도이고, 도 3은 도 2의 1-1 선을 따라 절취한 단면도이고, 도 4는 종래의 박막 트랜지스터 기판의 제조 공 정도이다.
도 2 및 도 3에 도시된 바와 같이, 종래의 박막 트랜지스터 기판(100')은 하부 기판(1)상에 평행하게 형성되는 게이트 라인(10) 및 스토리지 라인(20)과, 게이트 절연막(40)을 사이에 두고 게이트 라인(10)과 교차되어 화소영역(71)을 정의하는 데이터 라인(30)과, 그들의 교차부(10, 30)에 형성된 박막 트랜지스터(50)와, 박막 트랜지스터(50)를 피복하기 위한 보호막(60)과, 보호막(60)의 제 1 콘택홀(61)을 통해 박막 트랜지스터(50)와 접속되는 화소전극(70)과, 화소전극(70)의 충전된 전압변동을 방지하기 위한 스토리지 캐패시터(80)와, 액정분자를 소정 방향으로 배향시키는 배향막(90)으로 구성된다.
여기서, 박막 트랜지스터(50)는 게이트 라인(10)과 접속된 게이트 전극(11), 데이터 라인(30)과 접속된 소스 전극(31), 소스 전극(31)과 대향하는 동시에 보호막(60)을 관통하는 제 1 콘택홀(61)을 통해 화소 전극(70))과 접속된 드레인 전극(32) 및 소스 전극(31)과 드레인 전극(32) 사이에 채널을 형성하는 활성층(33)을 구비한다.
여기서, 활성층(33)은 게이트 절연막(40)을 사이에 두고 게이트 전극(11)과 중첩되게 형성되어 소스 전극(31)과 드레인 전극(32) 사이에 채널을 형성한다. 이때, 활성층(33) 상에는 소스 전극(31) 및 드레인 전극(32)과의 오믹 접촉을 위하여 채널을 제외한 활성층(33) 위에 형성된 오믹 접촉층(34)이 형성되어 있다.
도 4a 내지 도 4e를 참조하여 상술한 바와 같은 구성된 종래의 스토리지 온 커먼 구조를 갖는 박막 트랜지스터 기반의 제조방법을 설명하면 다음과 같다.
먼저, 도 4a에 도시된 바와 같이, 제 1 마스크 공정을 통해 게이트 금속층이 증착된 하부기판(1)상에 게이트 라인(10)에 연결된 게이트 전극(11), 게이트 하부 전극(16)과 스토리지 라인(20)을 포함하는 제 1 도전성 패턴을 형성한다.
이후, 도 4b에 도시된 바와 같이, 하부 기판(1)상에 게이트 절연막(40)을 도포한 후 제 2 마스크 공정을 통해 데이터 라인(30), 소스 전극(31), 드레인 전극(32), 데이터 패드 하부 전극(36)을 포함하는 제 2 도전성 패턴과 활성층(33) 및 오믹 접촉층(34)을 포함하는 반도체 패턴을 형성한다.
즉, 게이트 절연막(40) 상에 스퍼터링 등의 증착공정을 통해 비정질 실리콘층, n+ 비정질 실리콘층 및 데이터 금속층을 순차적으로 형성한 후, 제 2 마스크를 이용한 포토리소그래피 공정을 수행하여 데이터 금속층 및 실리콘층에 대한 패터닝을 수행하여 데이터 라인(30), 소스전극(31), 드레인 전극(32), 활성층(33) 및 오믹 접촉층(33)을 형성한다.
이후, 도 4c에 도시된 바와 같이, 제 3 마스크 공정을 이용하여 게이트 절연막(40) 상에 제 1 내지 제 3 콘택홀(61,62,63)을 갖는 보호막(60)을 형성한다.
즉, PECVD 등의 증착 방법을 이용하여 게이트 절연막(40) 상에 보호막(passivation)(60)을 전면 증착한 후, 제 3 마스크를 이용한 포토리소그래피 공정을 수행하여 보호막 상에 제 1 내지 제 3 콘택홀(61,62,63)을 형성한다.
여기서, 제1 콘택홀(61)은 보호막(60)을 관통하여 드레인 전극(32)을 노출시키고, 제2 콘택홀(62)은 보호막(60) 및 게이트 절연막(40)을 관통하여 게이트 패드(15)의 게이트 패드 하부 전극(16)을 노출시키고, 제3 콘택홀(163)은 보호막(60) 을 관통하여 데이터 패드(35)의 데이터 패드 하부 전극(36)을 노출시킨다.
이후, 도 4d에 도시된 바와 같이, 제 4 마스크 공정을 통해 보호막(60) 상에 화소 전극(70), 게이트 패드 상부 전극(17) 및 데이터 패드 상부 전극(37)을 형성한다.
즉, 스퍼터링 등의 증착 방법을 이용하여 보호막(60) 상에 투명 도전막(미도시)을 전면 도포한 후, 제 4 마스크를 이용한 포토리소그래피 공정을 통해 투명 도전막을 패터닝함으로써 화소 전극(70), 게이트 패드 상부 전극(17) 및 데이터 패드 상부 전극(37)을 형성된다.
이때, 화소 전극(70)은 제 1 콘택홀(61)을 통해 드레인 전극(32)과 전기적으로 접속되고, 게이트 패드 상부 전극(17)은 제 2 콘택홀(62)을 통해 게이트 패드 하부 전극(16)과 전기적으로 접속되며, 데이터 패드 상부 전극(37)은 제 3 콘택홀(63)을 통해 데이터 패드 하부 전극(36)과 전기적으로 접속된다.
여기서, 화소전극(70)은 게이트 절연막(40) 및 보호막(60)을 개재하여 화소영역(71)의 중심영역을 가로지르는 스토리지 라인(20)과 중첩되도록 형성되고, 이에 의해 화소 전극(70)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지시키는 스토리지 캐패시터(80)를 형성한다.
이후, 도 4e에 도시된 바와 같이, 보호막(60) 상에 액정분자를 소정 방향으로 배향시키는 배향홈을 갖는 배향막(90)을 형성한다.
즉, 보호막(60) 상에 폴리이미드로 구성된 배향막(90)을 전면 도포한 상태에서 러빙포 등을 이용하여 배향막(90)을 일정한 방향으로 문질러주는 러빙공정을 수행함으로써, 액정분자를 일정한 방향으로 배향시키는 배향막(90)을 형성하였다.
상술한 바와 같은 공정을 통해 제조된 종래의 박막트랜지스터 기판(100)의 경우, 도 4f에 도시된 바와 같이, 화소영역(71)을 가로질러 형성된 스토리지 라인(20)의 근방에 도포된 배향막(90)에는 소정의 높이를 갖는 단차부(A)가 발생한다.
따라서, 배향막(90)을 따라 러빙공정이 수행되는 동안에 단차부(A)에 의해 러빙이 수행되지 않아 선경사각(pretilt-angle)이 형성되지 않은 영역이 발생하고, 이 영역을 통해 빛샘 현상이 발생하여 컨트라스트 비율이 열화 된다는 문제점이 있었다.
상술한 바와 같은 문제점을 해소하기 위해, 본 발명의 목적은 스토리지 라인에 의해 발생되는 단차를 방지하여 평탄한 배향막이 형성된 박막 트랜지스터 기판 및 그 제조방법을 제공하는 데 있다.
또한, 본 발명은 스토리지 라인에 의해 발생되는 단차를 방지함으로써, 배향막에 대한 러빙공정의 마진을 확보하고 비 러빙 영역을 최소화할 수 있는 박막 트랜지스터 기판 및 그 제조방법을 제공하는 데 있다.
또한, 본 발명은 스토리지 라인에 의해 발생되는 단차를 방지하여 러빙공정시 배향막 상에 프리타일이 형성되지 않는 영역을 최소화함으로써, 프리타일이 생성되지 않은 영역을 통한 빛샘 발생을 방지하여 콘트라스트 비율을 상승시킬 수 있는 박막 트랜지스터 기판 및 그 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 기판은 하부기판상에 평행하게 형성되는 게이트 라인 및 스토리지 라인; 게이트 절연막을 사이에 두고 게이트 라인 및 스토리지 라인과 교차하는 데이터 라인; 게이트 절연막 상에 형성되고 스토리지 라인에 의해 게이트 절연막에 형성된 단차부의 근방에서 적어도 일부가 제거되는 보호막; 및 보호막 상에 도포되어 액정분자를 소정 방향으로 배향시키는 배향막을 포함하는 것을 특징으로 한다.
또한, 본 발명은 보호막 및 배향막 사이에 상기 스토리지 라인과 중첩되어 형성된 화소전극을 더 구비하는 것을 특징으로 한다. 이때, 게이트 절연막 및 보호막을 사이에 두고 상호 중첩되는 스토리지 라인과 화소전극은 스토리지 캐패시터를 형성하고, 이에 의해 화소전극에 충전된 화소신호가 다음 화소신호가 충전될 때가지 안정적으로 유지된다.
또한, 본 발명은 게이트 절연막의 단차부 근방에 형성된 보호막의 일부가 마스크 공정을 통해 제거됨에 따라 평탄한 형상의 배향막을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법은, 기판상에 게이트 라인 및 스토리지 라인을 평행하게 형성하는 단계; 게이트 절연막을 사이에 두고 게이트 라인 및 스토리지 라인과 교차하는 데이터 라인을 형성하는 단계; 게이트 절연막 상에 형성되고 스토리지 라인에 의해 게이트 절연막에 형성된 단차부의 근방에서 적어도 일부가 제거되는 보호막을 형성하는 단계; 및 보호막 상에 도포되어 액정분자를 소정 방향으로 배향시키는 배향막을 형성하는 단 계를 포함하는 것을 특징으로 한다.
또한, 본 발명은 보호막 및 배향막 사이에 스토리지 라인과 중첩되어 형성된 화소전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
이때, 게이트 절연막 및 보호막을 사이에 두고 상호 중첩되는 스토리지 라인 과 화소전극은 스토리지 캐패시터를 형성하고, 이에 의해 화소전극에 충전된 화소신호가 다음 화소신호가 충전될 때가지 안정적으로 유지된다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법은, 기판상에 게이트 라인, 게이트 라인과 평행한 스토리지 라인, 게이트 라인과 접속된 게이트 전극 및 게이트 라인으로부터 신장된 게이트 패드 하부전극을 포함하는 제 1 도전성 패턴을 형성하는 단계; 기판상에 형성된 제 1 도전성 패턴을 덮도록 게이트 절연막을 형성하는 단계; 게이트 절연막 상에 게이트 라인과 교차하는 데이터 라인, 데이터 라인과 접속된 소스전극, 소스전극과 채널을 사이에 두고 대향하는 드레인 전극, 데이터 라인으로부터 신장된 데이터 패드 하부전극을 포함하는 제 2 도전성 패턴과 상기 채널을 형성하는 반도체 패턴을 형성하는 단계; 게이트 절연막 상에 형성되고 스토리지 라인에 의해 형성된 게이트 절연막의 단차부 근방에서 적어도 일부가 제거된 보호막을 형성하는 단계; 보호막 상에 드레인 전극과 접속되는 화소전극, 게이트 패드 하부 전극과 접속되는 게이트 패드 상부 전극 및 데이터 패드 하부 전극과 접속되는 데이터 패드 상부 전극을 포함하는 제 3 도전성 패턴을 형성하는 단계; 및 제 3 도전성 패턴이 형성된 보호막 상에 액정분자를 소정 방향으로 배향시키기 위한 배향막을 형성하는 단계를 포함하는 것을 특징 으로 한다.
여기서, 본 발명에 따른 보호막을 형성하는 단계는, 게이트 절연막 상에 보호막을 전면 형성시키는 단계; 보호막 상에 포토레지스트를 도포한 후 마스크 공정을 통해 포토레지스트 패턴을 형성하는 단계; 포토레지스트 패턴을 통해 노출된 보호막을 에칭하여 드레인 전극 및 화소전극을 접촉시키는 제 1 콘택홀, 게이트 패드 하부전극 및 게이트 패드 상부 전극을 접촉시키는 제 2 콘택홀 및 데이터 패드 하부전극 및 데이터 패드 상부전극을 접촉시키는 제 3 콘택홀을 형성하는 단계; 포토레지스트 패턴을 통해 게이트 절연막의 단차부 근방에 형성된 보호막을 노출시키기 위한 오픈홀을 형성하는 단계; 및 상기 게이트 절연막상에 잔류하는 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 배향막을 형성하는 단계는, 보호막 상에 배향막을 전면 도포하는 단계; 및 보호막에 대한 러빙공정을 수행하여 액정분자를 소정 방향으로 배향시키는 배향홈을 형성하는 단계를 포함하고, 배향막은 게이트 절연막의 단차부 근방에 형성된 보호막의 일부가 제거됨에 따라 평탄한 형상으로 도포되는 것을 특징으로 한다.
이하, 첨부도면을 참조하여 본 발명에 따른 박막 트랜지스터 기판에 대한 바람직한 실시예를 설명한다.
먼저, 도 5 및 도 6을 참조하여 본 발명에 따른 박막 트랜지스터 기판의 구성을 상세하게 설명한다.
여기서, 도 5는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 상면도이 고, 도 6은 도 5에서 Ⅳ-Ⅳ'선, Ⅴ-Ⅴ'선, Ⅵ-Ⅵ'선을 따라 절취한 박막트랜지스터 기판의 단면도이다.
도 5 및 도 6을 참조하면, 본 발명에 따른 박막 트랜지스터 기판은 하부 기판(10)상에 평행하게 형성되는 게이트 라인(110) 및 스토리지 라인(140)과, 게이트 절연막(120)을 사이에 두고 게이트 라인(110) 및 스토리지 라인(140)과 교차하는 데이터 라인(130)과, 게이트 라인(110) 및 데이터 라인(130)이 교차하는 교차부마다 형성되는 박막 트랜지스터(150)와, 박막 트랜지스터(150)를 덮기 위해 게이트 절연막(120)에 형성되는 보호막(160)과, 보호막(160)의 제 1 콘택홀(161)을 통해 박막트랜지스터(150)와 접속되는 화소전극(170)과, 게이트 절연막(120) 및 보호막(160)을 사이에 두고 상호 중첩되는 스토리지 라인(140)과 화소전극(170)에 의해 형성되는 스토리지 캐패시터(180)와, 보호막(160) 상에 형성되어 액정분자를 소정 방향으로 배향시키는 배향막(190)을 포함하여 구성된다.
그리고, 본 발명에 따른 박막 트랜지스터 기판은 게이트 라인(110)에 접속되는 게이트 패드(115)와, 데이터 라인(130)에 접속되는 데이터 패드(135)를 더 구비한다.
게이트 라인(110)은 게이트 패드(115)에 접속되는 게이트 드라이버(미도시)로부터 공급되는 게이트 신호를 박막 트랜지스터(150)를 구성하는 게이트 전극(111)으로 전달한다.
여기서, 게이트 패드(115)는 게이트 드라이버(도시하지 않음)와 접속되어 게이트 라인(110)에 게이트 신호를 공급하는 것으로서, 게이트 라인(110)으로부터 연장되는 게이트 패드 하부 전극(116)과, 게이트 절연막(120) 및 보호막(160)을 관통하는 제 2 콘택홀(162)을 통해 게이트 패드 하부 전극(136)과 접속된 게이트 패드 상부 전극(117)으로 구성된다.
데이터 라인(130)은 데이터 패드(135)에 접속되는 데이터 드라이버(미도시)로부터 공급되는 데이터 신호를 게이트 전극(111)의 온/오프에 연동하여 박막 트랜지스터(150)를 구성하는 소스전극(131) 및 드레인 전극(132)으로 전달하는 역할을 수행한다.
여기서, 데이터 패드(135)는 데이터 드라이버(도시하지 않음)와 접속되어 데이터 라인(130)에 데이터신호를 공급하는 것으로서, 데이터 라인(130)으로부터 연장되는 데이터 패드 하부 전극(136)과, 보호막(160)을 관통하는 제 3 콘택홀(163)을 통해 데이터 패드 하부 전극(136)과 접속된 데이터 패드 상부 전극(137)으로 구성된다.
이때, 게이트 라인(110)과 데이터 라인(130)은 게이트 절연막(120)을 개재하여 기판(100)상에 교차 구조로 형성되어 화소전극(170)이 위치하는 화소영역(171)을 정의한다.
박막 트랜지스터(150)는 게이트 라인(110)에 공급되는 게이트 신호에 응답하여 데이터 라인(130)에 공급되는 데이터 신호가 화소 전극(170)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(150)는 게이트 라인(110)과 접속된 게이트 전극(111), 데이터 라인(130)과 접속된 소스 전극(131), 소스 전극(131)과 대향하는 동시에 보호막(160)의 제 1 콘택홀(161)을 통해 화소 전극(170)과 접속된 드레 인 전극(132) 및 소스 전극(131)과 드레인 전속(132) 사이에 채널을 형성하는 활성층(133)을 구비한다.
여기서, 활성층(133)은 게이트 절연막(120)을 사이에 두고 게이트 전극(111)과 중첩되게 형성되어 소스 전극(131)과 드레인 전극(132) 사이에 채널을 형성한다. 이때, 활성층(133) 상에는 소스 전극(131) 및 드레인 전극(132)과의 오믹 접촉을 위하여 채널을 제외한 활성층 위에 형성된 오믹 접촉층(134)을 구비한다.
이때, 활성층(133)은 데이터 라인(130) 및 데이터 패드 하부 전극(135)과도 중첩되게 형성되고, 이러한 활성층(133) 상에는 데이터 라인(130), 소스 전극(131), 드레인 전극(132) 및 데이터 패드 하부 전극(136)과의 오믹 접촉을 위한 오믹 접촉층(134)이 증착된다.
보호막(passivation)(160)은 박막 트랜지스터(150)의 채널을 형성하는 활성층(133)과 화소영역(171)을 후속 공정시 발생 가능한 습기나 스크래치(scratch)의 발생을 방지하기 하기 위해 게이트 절연막(120) 상에 증착된다. 여기서, 보호막(160)은 질화실리콘 등의 무기절연물질이나, 또는, 아크릴(acryl)계 유기화합물, BCB(benzocyclobutene) 또는 PFCB (perfluorocyclobutane) 등의 유기절연물질을 증착온도, RF Power, 가스 유입량 등의 공정조건 하에서 PECVD 방식에 의해 게이트 절연막(120) 상에 증착된다.
이때, 보호막(160)은 스토리지 라인(140)에 의해 발생되는 게이트 절연막(120)의 단차부 또는 그 근방에 있어서 마스크를 이용한 포토리소그라피 공정을 통해 적어도 일부가 제거된다. 따라서, 보호막(160)은 게이트 절연막(120) 상에 평탄한 형태로 증착되고 이에 의해 후속공정에 의해 형성되는 배향막(190) 또한 평탄한 형태로 도포된다.
화소 전극(170)은 보호막(160)을 관통하는 제 1 콘택홀(161)을 통해 박막 트랜지스터(150)의 드레인 전극(132)과 접속되어 화소 영역(171)에 증착된다.
이에 따라, 박막 트랜지스터(150)를 통해 화소 신호가 공급된 화소전극(170)과 기준 전압이 공급된 공통 전극(도시하지 않음) 사이에는 전계가 형성된다. 이러한 전계에 의해 박막 트랜지스터 기판과 컬러필터 기판 사이의 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역(171)을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
또한, 화소 전극(170)은 게이트 라인(110)과 평행한 형상으로 화소영역(171)을 가로지르는 스토리지 라인(140)과 중첩되도록 형성됨으로써 화소전극(170)의 충전된 전압변동을 방지하는 스토리지 캐패시터(180)를 형성한다.
즉, 화소 전극(170)은 보호막(160)의 제 1 콘택홀(161)을 통해 박막 트랜지스터(150)의 드레인 전극(132)에 접속되는 동시에 게이트 절연막(120) 및 보호막(160)을 개재하여 스토리지 라인(140)과 일정거리를 두고 위치함으로써 스토리지 캐패시터(180)를 형성한다.
스토리지 캐패시터(180)는 화소영역(171)의 소정 위치, 보다 구체적으로는 중앙에 위치하는 것으로서, 게이트 라인(110)과 평행하고 데이터 라인(130)과 교차되도록 형성되는 스토리지 라인(140)과, 게이트 절연막(120) 및 보호막(160)을 사이에 두고 박막 트랜지스터(150)의 드레인 전극(132)에 접속되는 화소전극(170)이 상호 중첩된 형상으로 구성된다.
이때, 스토리지 캐패시터(180)는 화소 전극(170)에 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 하기 위하여 큰 용량값을 갖도록설계되는 것이 바람직하다.
배향막(190)은 박막 트랜지스터 기판과 컬러필터 기판 사이에 개재되는 액정을 소정 방향으로 배향시키기 위해 보호막(160) 상에 도포된다. 여기서, 배향막(190)에는 폴리이미드 등의 유기 배향막을 이용한 러빙공정을 통해 액정이 정렬되는 배향홈(미도시)이 형성되어 있다.
이때, 배향막(190)은 평탄한 형상으로 패터닝 된 보호막(160) 상에 형성됨으로써, 러빙공정시에 스토리지 라인(140)에 의해 보호막(160)에 형성되는 단차부(161)로 인한 비러빙 부분이 형성되지 않는다.
이하, 첨부도면을 참조하여 본 발명에 따른 박막 트랜지스터 기판의 제조 방법을 설명한다.
먼저, 도 7a 및 도 7b를 참조하여 본 발명에 따른 박막 트랜지스터 기판의 제 1 도전성 패턴을 형성하는 과정에 대해 설명한다. 여기서, 도 7a 및 도 7b는 본 발명에 따른 박막 트랜지스터 기판의 제 1 도전성 패턴의 제조방법을 나타내는 평면도 및 단면도이다.
도 7a 및 도 7b를 참조하면, 제 1 마스크 공정을 이용하여 기판(10)상에 게이트 라인(110), 게이트 전극(111), 게이트 패드 하부 전극(116) 및 스토리지 라인(140)을 포함하는 제 1 도전성 패턴을 형성한다.
이를 상세히 설명하면, 기판(100)상에 스터터링 등의 증착방법을 통해 게이트 금속층을 형성한다. 여기서, 게이트 금속층으로는 알루미늄(Al), 알루미늄/네오듐(Al/Nd)을 포함하는 알루미늄계 금속 등이 이용된다.
이후, 제 1 마스크를 이용한 포토리소그래피 공정을 통해 게이트 금속층을 패터닝함으로써, 기판(100)상에 게이트 라인(110), 게이트 라인(110)에 접속된 게이트 전극(111), 게이트 패드 하부전극(116) 및 게이트 라인(110)과 평행한 스토리지 라인(140)을 포함하는 제 1 도전성 패턴을 형성한다.
여기서, 제 1 마스크를 이용한 포토리소그래피 공정은 포토레지스트를 도포 ->제 1 마스크 정렬-> 포토레지스트 노광 및 경화처리-> 포토레지스트 오픈->오픈 영역의 게이트 금속층 에칭-> 잔류 레지스트를 제거->하부기판상에 제 1 도전성 패턴 형성 등을 포함하는 공정으로 수행된다.
상술한 바와 같이 하부기판상에 제 1 도전성 패턴을 형성한 후, 도 8a 및 도 8b에 도시된 바와 같이, 제 2 마스크 공정을 이용하여 게이트 절연막(120)상에 제 2 도전성 패턴을 형성한다. 여기서, 도 8a 및 도 8b는 본 발명에 따른 박막트랜지스터 어레이 기판의 제 2 도전패턴의 제조방법을 나타내는 평면도 및 단면도이다.
도 8a 및 도 8b를 참조하면, 제 1 도전성 패턴이 형성된 하부 기판(10) 상에 게이트 절연막(120)을 도포한다. 그리고 제2 마스크 공정을 이용하여 게이트 절연막(120) 위에 활성층(133) 및 오믹 접촉층(134)을 포함하는 반도체 패턴과; 데이터 라인(130), 소스 전극(131), 드레인 전극(132) 및 데이터 패드 하부 전극(136)을 포함하는 제2 도전성 패턴을 형성한다.
이를 상세히 설명하면, 도 9a에 도시된 바와 같이 게이트 절연막(120) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 제1 반도체층(133'), 제2 반도체층(134'), 그리고 소스/드레인 금속층(130')을 순차적으로 형성한다.
여기서, 제1 반도체층(133')은 불순물이 도핑되지 않은 비정질실리콘이 이용되며, 제2 반도체층(134')은 N형 또는 P형의 불순물이 도핑된 비정질실리콘이 이용된다. 소스/드레인 금속층(130')은 몰리브덴(Mo), 구리(Cu) 등과 같은 금속으로 이루어진다.
이후, 도 9b에 도시된 바와 같이 소스/드레인 금속층(130') 상에 포토레지스트를 형성한 후 제2 마스크(200)를 소정 간격 이격된 형태로 정렬시킨다.
여기서, 제 2 마스크(200)는 투명한 재질인 마스크 기판(210)과, 마스크 기판(210)의 노광 영역에 형성된 노광부(210), 마스크 기판(210)의 차단 영역에 형성된 차단부(220) 및 마스크 기판(210)의 부분 노광 영역에 형성된 회절 노광부(230)(또는 반투과부)를 구비한다.
이러한 제 2 마스크(200)를 이용하여 포토레지스트를 노광한 후 현상함으로써, 제2 마스크(300)의 차단부(220)와 회절 노광부(230)에 대응하여 차단 영역과 부분 노광 영역에서 단차를 갖는 포토레지스트 패턴(240)이 형성된다.
즉, 부분 노광 영역에 형성된 포토레지스트 패턴(240)은 차단 영역에 형성된 제1 높이(h1)를 갖는 포토레지스트 패턴(240)보다 낮은 제2 높이(h2)를 갖게 된다.
이러한 포토레지스트 패턴(240)을 마스크로 이용한 습식 식각 공정으로 소스/드레인 금속층(130')이 패터닝됨으로써, 도 9c에 도시된 바와 같이, 데이터 라인 (130), 데이터 라인(130)과 접속된 소스전극(131) 및 드레인 전극(132), 데이터 패드 하부전극(136)을 포함하는 제 2 도전성 패턴이 형성된다.
그리고 포토레지스트 패턴(240)을 마스크로 이용한 건식 식각 공정으로 제 1 반도체층(133')과 제2 반도체층(134')이 패터닝됨으로써, 도 9d에 도시된 바와 같이, 활성층(133)과 오믹 접촉층(134)이 제 2 도전성 패턴을 따라 형성된다.
이어서, 산소(O2) 플라즈마를 이용한 애싱(Ashing) 공정으로 부분 노광 영역에 제2 높이를 갖는 포토레지스트 패턴(240)은 제거되고, 차단 영역에 제1 높이(h1)를 갖는 포토레지스트 패턴(340)은 높이가 낮아진 상태가 된다.
이러한 포토레지스트 패턴(240)을 이용한 식각 공정으로 회절 노광 영역, 즉 박막 트랜지스터(150)의 채널부에 형성된 소스/드레인 금속층(130')과 오믹접촉층(133')이 제거된다. 이에 따라, 채널부의 활성층(133)이 노출되어 소스 전극(131)과 드레인 전극(132)이 분리된다.
이후, 도 9e에 도시된 바와 같이 스트립 공정을 통해 제2 도전성 패턴에 남아 있던 포토레지스트 패턴(240)을 제거함으로써, 게이트 절연막(120) 상에 데이터 라인(130), 데이터 라인(130)에 접속된 소스 전극(131), 소스 전극(131)과 활성층(133)을 사이에 두고 대향하는 드레인 전극(132) 및 데이터 패드 하부 전극(136)을 포함하는 제2 도전성 패턴을 형성한다.
상술한 바와 같이 게이트 절연막 상에 제 2 도전성 패턴을 형성한 후, 도 10a 및 도 10b에 도시된 바와 같이, 제 3 마스크 공정을 이용하여 게이트 절연막 (120)상에 제 1, 제 2 및 제 3 콘택홀(161),(162),(163)과 오픈홀(164)을 구비한 보호막(passivation)(160)을 형성한다. 여기서, 도 10a 및 도 10b는 본 발명에 따른 박막트랜지스터 어레이 기판의 보호막을 형성하는 방법을 나타내는 평면도 및 단면도이다.
도 10a 및 도 10b를 참조하면, 제1 도전성 패턴이 형성된 게이트 절연막(120) 상에 보호막(160)을 증착시킨다. 그리고 제 3 마스크 공정을 이용하여 보호막(160) 상에 게이트 패드 하부전극(116), 드레인 전극(132), 데이터 패드 하부 전극(136)을 노출시키기 위한 제 1, 제 2 및 제 3 콘택홀(161),(162),(163)과 게이트 절연막(120)의 단차부(121)를 오픈시키기 위한 오픈홀(164)을 형성한다.
이를 상세히 설명하면, 도 11a에 도시된 바와 같이 게이트 절연막(120) 상에 소스 전극(131) 및 드레인 전극(132) 사이에 형성되는 활성층(133)을 후속공정으로부터 보호하기 위한 보호막(160)을 증착시킨다. 여기서, 보호막(160)의 재료로는 게이트 절연막(120)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다.
이후, 도 11b에 도시된 바와 같이 보호막(160) 상에 포토래지스트(PR)를 도포한 후 제 3 마스크(300)를 소정 간격을 두고 정렬시킨다. 여기서, 제 3 마스크(300)는 투명한 재질인 마스크 기판(310)과, 마스크 기판(310)의 차단 영역에 형성된 차단부(320)와, 마스크 기판(310)의 노광 영역에 형성된 노광부(330)를 구비한다.
이러한 제2 마스크(300)를 이용하여 포토레지스트(PR)를 노광한 후 현상함으 로써, 도 11c에 도시된 바와 같이 보호막(160) 상에 제 1, 제 2 및 제 3 콘택홀(161),(162),(163)과 오픈홀(164)을 형성시키기 위해 포토레지스트 패턴을 형성한다.
이후, 포토레지스트 패턴을 이용한 애칭공정을 통해 오픈된 보호막(160)을 제거함으로써, 도 11d에 도시된 바와 같이 보호막(160) 상에 제 1, 제 2, 및 제 3 콘택홀(161),(162),(163)과 오픈홀(164)을 형성한다. 여기서, 제 1 콘택홀(161)은 보호막(160)을 관통하여 드레인 전극(132)을 노출시키고, 제2 콘택홀(162)은 보호막(160) 및 게이트 절연막(120)을 관통하여 게이트 패드 하부 전극(116)을 노출시키고, 제3 콘택홀(163)은 보호막(160)을 관통하여 데이터 패드 하부 전극(136)을 노출시킨다.
이때, 오픈홀(164)은 스토리지 라인(140)에 의해 게이트 절연막(120)에 형성된 단차부 및 그 근방에 도포된 보호막(160) 상에 형성됨으로써, 도 11e에 도시된 바와 같이 보호막(160)은 평탄한 형태로 게이트 절연막(120) 상에 증착된다.
이후, 스트림 공정을 통해 게이트 절연막(120)에 잔류하는 포토레지스트 패턴을 제거함으로써, 게이트 절연막(120) 상에 다수의 콘택홀(161),(162) 및 (163)과 오픈홀(164)이 형성된 평탄한 형상의 보호막(160)을 형성한다.
상술한 바와 같이 다수의 콘택홀 및 오픈홀이 형성된 보호막(160)을 게이트 절연막(120) 상에 형성시킨 후, 도 12a 및 12b 도시된 바와 같이, 제 4 마스크 공정을 이용하여 보호막(160) 상에 제 3 도전성 패턴을 형성한다. 여기서, 도 12a 및 12b는 본 발명에 따른 박막 트랜지스터 어레이 기판의 제 3 도전성 패턴을 형성하는 방법을 나타내는 평면도 및 단면도이다.
도 12a 및 12b를 참조하면, 제 4 마스크 공정을 통해 제 1, 제 2 및 제 콘택홀(161),(162) 및 (163)이 형성된 보호막(160) 상에 화소전극(170), 게이트 패드 상부 전극(117) 및 데이터 패드 상부 전극(137)을 포함하는 제 3 도전성 패턴을 형성한다.
이를 상세히 하면, 도 13a에 도시된 바와 같이 다수의 콘택홀(161),(162) 및 (163)이 형성된 보호막(160) 상에 스퍼터링 등의 증착 방법으로 투명 도전막(170')을 증착시킨다. 여기서, 투명 도전막(170')의 재료로는 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : ITZO) 및 인듐 징크 옥사이드(Indium Zinc Oxide : IZO) 중 어느 하나가 이용된다.
이후, 도 13b에 도시된 바와 같이 보호막 상에 포토래지스트를 도포한 후 제 4 마스크(400)를 소정 간격 이격된 형태로 정렬시킨다. 여기서, 제 4 마스크(400)는 투명한 재질인 마스크 기판(410)과, 마스크 기판(410)의 차단 영역에 형성된 차단부(420)와, 마스크 기판(510)의 노광 영역에 형성된 노광부(430)를 구비한다.
이러한 제 4 마스크(400)를 이용한 포토리소그래피 공정을 통해 투명 도전막(170')을 패터닝함으로써, 도 13c에 도시된 바와 같이, 보호막(160) 상에 화소 전극(170), 게이트 패드 상부 전극(117), 데이터 패드 상부 전극(137)을 포함하는 제3 도전성 패턴을 형성한다.
여기서, 화소전극(170)은 보호막(160)을 관통하는 제 1 콘택홀(161)을 통해 드레인 전극(132)에 접속되고, 게이트 패드 상부 전극(117)은 보호막(160) 및 게이트 절연막(120)을 관통하는 제 2 콘택홀(162)을 통해 게이트 패드 하부전극(136)에 접속되고, 데이터 패드 상부 전극(137)은 보호막(160)을 관통하는 제 3 콘택홀(163)을 통해 데이터 패드 하부 전극(136)에 접속되어 있다.
이때, 화소전극(170)은 게이트 절연막(120) 및 보호막(160)을 사이에 두고 상호 중첩되는 스토리지 라인(140)과 함께 스토리지 캐패시터(180)를 형성하고, 이에 의해 화소전극(170)에 충전된 화소신호가 다음 화소신호가 충전될 때가지 안정적으로 유지된다.
상술한 바와 같이 보호막(160) 상에 제 3 도전성 패턴을 형성한 후, 도 14a 및 도 14b에 도시된 바와 같이, 액정분자를 소정 방향으로 배향시키는 배향막(190)을 보호막(160) 상에 도포시킨다. 여기서, 도 14a 및 도 14b는 본 발명에 따른 박막트랜지스터 어레이 기판의 배향막을 형성하는 방법을 나타내는 평면도 및 단면도이다.
도 14a 및 도 14b를 참조하면, 보호막(160) 상에 액정분자를 소정 방향으로 배향시키는 배향홈이 형성된 배향막(190)을 형성한다. 여기서, 배향막(190)으로는 폴리이미드가 주로 이용된다.
이를 보다 구체적을 설명하면, 도 15a에 도시된 바와 같이 보호막(160) 상에 폴리이미드로 구성된 배향막(190)를 전면 도포한다. 이후, 러빙포(600) 등을 이용하여 배향막(190)을 일정한 방향으로 문질러주는 러빙공정을 수행하여 액정분자를 소정 방향으로 배향시키는 배향홈을 형성한다.
이때, 스토리지 라인(140)에 의해 형성된 게이트 절연막(120)의 단차부(141) 및 근방에 도포된 보호막(B)의 경우 제 3 마스크 공정을 통해 형성되는 오픈홀(164)에 의해 제거됨으로써, 도 15b에 도시된 바와 같이, 배향막(190)에는 러빙공정에서 러빙되지 않은 영역이 존재하지 않은 평탄한 상태로 보호막(160) 상에 도포된다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 기판 및 제조 방법은 스토리지 라인에 의해 발생되는 단차를 제거하여 평탄한 배향막을 형성할 수 있다는 효과를 제공한다.
또한, 본 발명에 따른 박막 트랜지스터 기판 및 그 제조방법은 스토리지 라인에 의해 발생되는 단차를 제거하여 평탄한 배향막을 형성함으로써, 배향막에 대한 러빙공정의 마진을 확보할 뿐만 아니라 러빙 공정시에 단차로 인해 러빙되지 않은 영역을 최소화할 수 있다는 효과를 제공한다.
또한, 본 발명에 따른 박막 트랜지스터 기판 및 그 제조방법은 스토리지 라인에 의해 발생되는 단차를 제거하여 평탄한 배향막을 형성함으로써 스토리지 라인 영역에서의 빛샘발생을 방지하여 콘트라스트 비율을 상승시킬 수 있다는 효과를 제공한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니 라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (9)

  1. 기판상에 평행하게 형성되는 게이트 라인 및 스토리지 라인;
    게이트 절연막을 사이에 두고 상기 게이트 라인 및 상기 스토리지 라인과 교차하는 데이터 라인;
    상기 게이트 절연막 상에 형성되고 상기 스토리지 라인에 의해 상기 게이트 절연막에 형성된 단차부의 근방에서 평탄한 형태로 형성되는 보호막; 및
    상기 보호막 상에 전면 도포되어 액정분자를 소정 방향으로 배향시키는 배향막
    을 포함하고, 상기 게이트 절연막을 사이에 두고 중첩되는 상기 스토리지 라인과 화소전극이 형성하는 스토리지 캐패시터를 형성하는 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 보호막 및 배향막 사이에 상기 스토리지 라인과 중첩되어 스토리지 캐패시터를 형성하는 화소전극
    을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제 1 항에 있어서,
    상기 게이트 절연막의 단차부 근방에 형성된 상기 보호막의 일부가 제거됨에 따라, 상기 배향막은 평탄한 형상으로 상기 보호막 상에 도포되는 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 기판상에 게이트 라인 및 스토리지 라인을 평행하게 형성하는 제 1 단계;
    게이트 절연막을 사이에 두고 상기 게이트 라인 및 상기 스토리지 라인과 교차하는 데이터 라인을 형성하는 제 2 단계;
    상기 게이트 절연막 상에 형성되고 상기 스토리지 라인에 의해 상기 게이트 절연막에 형성된 단차부의 근방에서 평탄한 형태로 형성되는 보호막을 형성하는 제 3 단계; 및
    상기 보호막 상에 도포되어 액정분자를 소정 방향으로 배향시키기 배향막을 형성하는 제 4 단계
    를 포함하고, 상기 게이트 절연막을 사이에 두고 중첩되는 상기 스토리지 라인과 화소전극이 형성하는 스토리지 캐패시터를 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  5. 제 4 항에 있어서,
    상기 보호막 및 배향막 사이에 상기 스토리지 라인과 중첩되는 화소전극을 형성하는 제 5 단계
    를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  6. 제 4 항에 있어서, 상기 제 3 단계는,
    상기 게이트 절연막 상에 포토레지스트를 도포하는 단계;
    마스크를 이용한 포토리소그래피 공정을 통해 상기 게이트 절연막 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 통해 상기 게이트 절연막의 단차부 근방에 형성된 보호막을 오픈시키는 오픈홀을 형성하는 단계;
    에칭공정을 통해 상기 오픈홀에 의해 노출된 보호막을 제거하는 단계; 및
    스트립 공정을 통해 상기 게이트 절연막에 잔류하는 포토레지스트 패턴을 제거하여 평탄한 보호막을 형성하는 단계
    를 포함하여 구성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  7. 기판상에 게이트 라인, 게이트 라인과 평행한 스토리지 라인, 게이트 라인과 접속된 게이트 전극 및 게이트 라인으로부터 신장된 게이트 패드 하부전극을 포함하는 제 1 도전성 패턴을 형성하는 단계;
    상기 기판상에 형성된 제 1 도전성 패턴을 덮도록 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 상기 게이트 라인과 교차하는 데이터 라인, 데이터 라인과 접속된 소스전극, 소스전극과 채널을 사이에 두고 대향하는 드레인 전극, 데이터 라인으로부터 신장된 데이터 패드 하부전극을 포함하는 제2 도전성 패턴과 상기 채널을 형성하는 활성층 및 오목 접촉층을 형성하는 단계;
    상기 게이트 절연막 상에 형성되고 스토리지 라인에 의해 형성된 게이트 절연막의 단차부 근방에서 평탄한 형태로 형성되는 보호막을 형성하는 단계;
    상기 보호막 상에 드레인 전극과 접속되는 화소전극, 게이트 패드 하부 전극과 접속되는 게이트 패드 상부 전극 및 데이터 패드 하부 전극과 접속되는 데이터 패드 상부 전극을 포함하는 제 3 도전성 패턴을 형성하는 단계; 및
    상기 제 3 도전성 패턴이 형성된 보호막 상에 액정분자를 소정 방향으로 배향시키기 위한 배향막을 형성하는 단계
    를 포함하고, 상기 게이트 절연막을 사이에 두고 중첩되는 상기 스토리지 라인과 화소전극이 형성하는 스토리지 캐패시터를 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  8. 제 7 항에 있어서, 상기 보호막을 형성하는 단계는,
    상기 게이트 절연막 상에 보호막을 전면 형성시키는 단계;
    상기 보호막 상에 포토레지스트를 도포한 후 마스크 공정을 통해 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 통해 노출된 보호막을 에칭하여 상기 드레인 전극 및 상기 화소전극을 접촉시키는 제 1 콘택홀, 게이트 패드 하부전극 및 게이트 패드 상부 전극을 접촉시키는 제 2 콘택홀 및 데이터 패드 하부전극 및 데이터 패드 상부전극을 접촉시키는 제 3 콘택홀을 형성하는 단계;
    상기 포토레지스트 패턴을 통해 상기 스토리지 라인에 의해 형성된 게이트 절연막의 단차부 근방에 형성된 보호막을 노출시키기 위한 오픈홀을 형성하는 단계; 및
    상기 게이트 절연막상에 잔류하는 포토레지스트 패턴을 제거하는 단계
    를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  9. 제 7 항에 있어서, 상기 배향막을 형성하는 단계는,
    상기 보호막 상에 배향막을 전면 도포하는 단계; 및
    상기 배향막에 대한 러빙공정을 수행하여 액정분자를 소정 방향으로 배향시키는 배향홈을 형성하는 단계를 포함하고,
    상기 배향막은 상기 게이트 절연막의 단차부 근방에 형성된 보호막의 일부가 제거됨에 따라 평탄한 형상으로 도포되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
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