KR20070064118A - 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

박막 트랜지스터 기판 및 그 제조 방법 Download PDF

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KR20070064118A
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Abstract

본 발명은 기판의 배면 상에 박막 트랜지스터의 활성층이 노광되는 것을 방지하는 차광부재가 형성된 박막 트랜지스터 기판 및 그 제조방법에 관한 것이다.
본 발명에 따른 박막 트랜지스터 기판은, 기판상에 형성된 게이트 라인; 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차 형성된 데이터 라인; 상기 게이트 라인에 접속된 게이트 전극, 상기 데이터 라인에 접속된 소스전극, 채널을 사이에 두고 소스전극과 대향하는 드레인 전극 및 상기 채널을 형성하는 활성층과 오믹 접촉층으로 구성된 반도체층을 포함하는 박막 트랜지스터; 및 상기 기판의 배면상에 형성되어 박막 트랜지스터의 활성층으로 입사되는 광을 차단하는 차광부재를 포함하는 것을 특징으로 한다.

Description

박막 트랜지스터 기판 및 그 제조 방법{Thin Film Transistor Substrate and Method of Fabricating the same}
도 1은 종래의 박막 트랜지스터 기판을 나타내는 평면도이다.
도 2는 도 1에서 선Ⅰ-Ⅰ'을 따라 절취한 박막 트랜지스터 기판을 나타내는 단면도이다.
도 3은 본 발명의 일실시예에 따른 박막 트랜지스터 기판을 나타내는 평면도.
도 4는 도 3에서 Ⅱ-Ⅱ', Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'선을 따라 절취한 박막 트랜지스터 기판을 나타내는 단면도.
도 5는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판을 나타내는 평면도.
도 6a 및 도 6b는 본 발명에 따른 제 1 도전성 패턴이 형성된 박막 트랜지스터 기판의 평면도 및 단면도.
도 7a 및 도 7b는 본 발명에 따른 제 2 도전성 패턴이 형성된 박막 트랜지스터 기판의 평면도 및 단면도.
도 8a 내지 도 8f는 본 발명에 따른 제 2 도전성 패턴이 형성된 박막 트랜지스터 기판의 제조 공정도.
도 9a 및 도 9b는 본 발명에 따른 보호막이 형성된 박막 트랜지스터 기판의 평면도 및 단면도
도 10a 및 도 10b는 본 발명에 따른 제 3 도전성 패턴이 형성된 박막 트랜지스터 기판의 평면도 및 단면도.
도 11a 내지 도 11c는 본 발명에 따른 기판의 배면에 차광부재가 형성된 박막 트랜지스터 기판의 평면도 및 단면도.
도 12a 내지 도 12c는 본 발명에 따른 기판의 배면에 불투명 수지를 이용하여 차광부재를 형성하는 과정을 도시한 공정도.
도 13a 및 도 13b는 본 발명에 따른 기판의 배면에 불투명 수지를 이용하여 형성된 차광부재의 형상을 도시한 도면.
도 14a 내지 도 14e는 본 발명에 따른 기판의 배면에 불투명 금속을 이용하여 차광부재를 형성하는 과정을 도시한 공정도.
도 15a 및 도 15b는 본 발명에 따른 기판의 배면에 불투명 금속을 이용하여 형성된 차광부재의 형상을 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
100 : 하부기판 110 : 게이트 라인
111 : 게이트 전극 120 : 공통라인
121 : 공통전극 125 : 게이트 절연막
130 : 데이터 라인 131 : 소스전극
132 : 드레인 전극 133 : 활성층
134 : 오믹 접촉층 140 : 박막 트랜지스터
150 : 보호막 151 : 제 1 콘택홀
152 : 제 2 콘택홀 153 : 제 3 콘택홀
160 : 화소전극 160a : 제 1 수평부
160b : 제 2 수평부 160c : 공통전극
165 : 스토리지 캐패시터 170 : 차광부재
180 : 게이트 패드 181 : 게이트 패드 상부전극
182 : 게이트 패드 하부전극 190 : 데이터 패드
191 : 데이터 패드 하부전극 192 : 데이터 패드 상부전극
본 발명은 박막 트랜지스터 기판 및 그 제조 방법에 관한 것으로서, 기판의 배면 상에 백라이트로부터 입사되는 광에 의해 박막 트랜지스터의 활성층이 노출되는 것을 방지하는 차광부재가 형성된 박막 트랜지스터 기판 및 그 제조방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 대별된다.
수직 전계형 액정 표시 장치는 상부 기판상에 형성된 공통전극과 하부기판상 에 형성된 화소전극이 서로 대향되게 배치되어 이들 사이에 형성되는 수직 전계에 의해 TN(Twisted Nemastic) 모드의 액정을 구동하게 된다. 이러한 수직 전계형 액정 표시 장치는 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도로 좁은 단점을 가진다.
수평 전계형 액정 표시 장치는 하부 기판에 나란하게 배치된 화소 전극과 공통 전극 간의 수평 전계에 의해 인 플레인 스위치(In Plane Switch; 이하, IPS라 함) 모드의 액정을 구동하게 된다. 이러한 수평 전계형 액정 표시 장치는 개구율이 작은 단점이 있는 반면에 시야각이 160도 정도로 넓은 장점을 가진다.
이하, 도 1 및 도 2를 참조하여 종래의 액정 표시 장치를 구성하는 박막 트랜지스터 기판에 대해 상세히 살펴보기로 한다.
여기서, 도 1은 종래의 액정 표시 패널의 박막 트랜지스터 기판을 나타낸 평면도이며, 도 2는 도 1에서 선Ⅰ-Ⅰ'선을 따라 절취한 박막 트랜지스터 기판을 나타낸 단면도이다.
도 1 및 도 2에 도시된 바와 같이, 종래의 박막 트랜지스터 기판은 유리기판(10) 상에 게이트 절연막(30)을 사이에 두고 게이트 라인(20)과 교차 형성된 데이터 라인(40)과, 게이트 라인(20)과 동시에 형성되며 수평전계를 형성하는 공통전극(51)이 접속된 공통라인(50)과, 게이트 라인(20) 및 데이터 라인(40)의 교차부마다 형성된 박막 트랜지스터(60)와, 보호막(70)을 관통하여 박막 트랜지스터(60)에 접속되며 공통전극(51)과 함께 화소 영역(81)에 수평전계를 형성하는 화소전극(80)을 구비한다.
게이트 라인(20)은 게이트 패드에 접속되는 게이트 드라이버(미도시)로부터 공급되는 게이트 신호를 박막 트랜지스터(60)를 구성하는 게이트 전극(21)으로 전달한다.
데이터 라인(40)은 데이터 패드에 접속되는 데이터 드라이버(미도시)로부터 공급되는 데이터 신호를 박막 트랜지스터(60)를 구성하는 드레인 전극(42)을 통해 화소전극(80)으로 전달하는 역할을 수행한다.
이때, 게이트 라인(20)과 데이터 라인(40)은 교차구조로 형성되어 화소영역(81)을 정의한다.
공통라인(50)은 화소영역(81)을 사이에 두고 게이트 라인(20)과 나란하게 형성되며 액정 구동을 위한 기준전압을 공통전극(51)에 공급한다.
박막 트랜지스터(60)는 게이트 라인(20)의 게이트 신호에 응답하여 데이터 라인(40)의 화소신호가 화소전극(80)에 충전되어 유지되게 한다.
이를 위하여, 박막 트랜지스터(60)는 게이트 라인(20)에 접속된 게이트 전극(21)과, 데이터 라인(40)에 접속된 소스 전극(41)과, 화소 전극(80)에 접속된 드레인 전극(42)을 구비한다. 또한, 박막 트랜지스터(60)는 게이트 전극(21)과 게이트 절연막(30)을 사이에 두고 중첩되면서 소스 전극(41)과 드레인 전극(42) 사이에 채널을 형성하는 활성층(43)을 포함하는 반도체층을 더 구비된다.
여기서, 반도체층에는 활성층(43) 상에 위치하여 데이터 라인(40), 소스 전극(41), 드레인 전극(42)과 오믹 접촉을 위한 오믹 접촉층(44)이 더 포함된다.
화소 전극(80)은 보호막(70)을 관통하는 콘택홀(71)을 통해 박막 트랜지스터 (60)의 드레인 전극(42)과 접속되어 화소 영역(81)에 형성된다. 여기서, 화소 전극(80)은 드레인 전극(42)과 접속되고 인접한 게이트 라인(20)과 평행하게 형성된 제 1 수평부(80a)와, 공통라인(50)과 수평된 형상으로 중첩되어 스토리지 캐패시터(90)를 형성하는 제 2 수평부(80b)와, 제 1 및 제 2 수평부(80a),(80b) 사이에 공통 라인(50)에 접속된 공통전극(51)과 평행하게 형성되어 수평전계를 형성하는 핑거부(80c)를 구비한다.
이때, 박막 트랜지스터(60)의 드레인 전극(42)을 통해 화소 신호가 공급되는 화소전극(80)의 핑거부(80c)와 공통 라인(50)을 통해 기준 전압이 공급되는 공통전극(51) 사이에는 액정배향을 위한 수평 전계가 형성된다.
상술한 바와 같이 종래의 박막 트랜지스터 기판을 구성하는 박막 트랜지스터의 경우(60), 도 1 및 도 2에 도시된 바와 같이, 박막 트랜지스터를 구성하는 활성층(43) 중에서 영역(A)이 백라이트로부터 입사되는 광에 노출되도록 구성되었다.
따라서, 박막 트랜지스터가 오프(OFF) 상태인 경우에도 활성층(43) 중에서 영역(A)을 구성하는 아모퍼스 실리콘과 입사광이 상호 반응하여 채널 상에 광전류(photo current)라는 누설전류(leakage current)를 발생시켰다.
이때, 채널상에 형성된 누설전류는 박막 트랜지스터의 오프 커런트(Ioff current)를 증가시킴으로써, 박막 트랜지스터의 구동 특성을 저하시킬 뿐만 아니라 상온에서 구동시에 화면상에 크로스 토크(cross talk) 또는 플리커(flicker) 현상등을 발생시키는 문제점이 있었다.
상술한 바와 같은 문제점을 해소하기 위해, 본 발명의 목적은 기판의 배면 상에 입사광에 의해 박막 트랜지스터의 활성층이 노출되는 것을 방지하는 차광부재를 형성함으로써, 박막 트랜지스터가 오프(OFF)된 경우 채널에 광전류(photo current) 등의 누설전류가 흐르는 것을 방지하는 박막 트랜지스터 기판 및 그 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 기판상에 형성된 게이트 라인; 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차 형성된 데이터 라인; 상기 게이트 라인에 접속된 게이트 전극, 상기 데이터 라인에 접속된 소스전극, 채널을 사이에 두고 소스전극과 대향하는 드레인 전극 및 상기 채널을 형성하는 활성층과 오믹 접촉층으로 구성된 반도체층을 포함하는 박막 트랜지스터; 및 상기 기판의 배면 상에 형성되어 박막 트랜지스터의 활성층으로 입사되는 광을 차단하는 차광부재를 포함하는 것을 특징으로 한다.
여기서, 본 발명에 따른 박막 트랜지스터 기판은 차광부재가 박막 트랜지스터의 활성층이 형성된 영역과 중첩되도록 기판의 배면에 형성된 것을 특징으로 한다.
또한, 본 발명에 따른 박막 트랜지스터 기판은 차광부재가 컬러필터기판의 블랙 매트릭스가 형성된 영역과 중첩되도록 기판의 배면에 형성된 것을 특징으로 한다.
또한, 본 발명에 따른 박막 트랜지스터 기판은 차광부재가 백라이트로부터 입사되는 광을 차단시키는 불투명 수지로 형성된 것을 특징으로 한다.
또한, 본 발명에 따른 박막 트랜지스터 기판은 차광부재가 백라이트로부터 입사되는 광을 반사시키는 불투명 금속으로 형성된 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 기판의 제조방법은, 기판상에 게이트 라인을 형성하는 단계; 게이트 절연막을 사이에 두고 상기 게이트 라인과 교차하는 데이터 라인을 형성하는 단계; 상기 게이트 라인에 접속된 게이트 전극, 상기 데이터 라인에 접속된 소스전극, 채널을 사이에 두고 소스전극과 대향하는 드레인 전극 및 상기 채널을 형성하는 활성층과 오믹 접촉층으로 구성된 반도체층을 포함하는 박막 트랜지스터를 형성하는 단계; 및 상기 기판의 배면 상에 박막 트랜지스터의 활성층으로 입사되는 광을 차단시키는 차광부재를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 기판의 제조방법은, 기판상에 게이트 라인, 상기 게이트 라인에 접속된 게이트 전극 및 게이트 패드 하부 전극과, 상기 게이트 라인과 평행한 공통라인 및 이에 접속된 공통전극을 포함하는 제 1 도전성 패턴을 형성하는 단계; 상기 제 1 도전성 패턴이 형성된 하부기판상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 데이터 라인, 상기 데이터 라인과 접속된 소스 전극, 채널을 사이에 두고 상기 소스 전극과 대향하는 드레인 전극 및 데이터 패드 하부 전극을 포함하는 제 2 도전성 패턴과 상기 채널을 형성하는 반도체층을 형성하는 단계; 상기 제 2 도전성 패턴 및 반도체층이 형성된 상기 게이트 절연막 상에 보호막을 형성하는 단계; 상기 보호막을 관통하는 제 1 콘택홀을 통해 드레인 전극에 접속되는 화소전극, 상기 보호막을 관통하는 제 2 콘택홀을 통해 게이트 패드 하부전극과 접속되는 게이트 패드 상부전극 및 상기 보호막을 관통하는 제 3 콘택홀을 통해 데이터 패드 하부전극에 접속되는 데이터 패드 상부전극을 포함하는 제 3 도전성 패턴을 형성하는 단계; 및 상기 기판의 배면에 박막 트랜지스터의 활성층으로 입사되는 광을 차단시키는 차광부재를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 첨부도면을 참조하여 본 발명에 따른 바람직한 실시예에 대하여 설명한다.
먼저, 도 3 및 도 4를 참조하여 본 발명에 따른 박막 트랜지스터 기판의 구성에 대해 상세하게 설명한다.
여기서, 도 3은 본 발명에 따른 박막 트랜지스터 기판을 나타낸 평면도이며, 도 4은 도 3에서 선 Ⅱ-Ⅱ', Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ'을 절취한 박막 트랜지스터 기판을 나타낸 단면도이다.
도 3 및 도 4를 참조하면, 본 발명에 따른 박막 트랜지스터 기판은, 기판(100)상에 형성된 게이트 라인(110)과, 게이트 라인(110)과 평행하게 형성되어 공통전극(121)에 기준전압을 제공하는 공통라인(120)과, 게이트 절연막(125)을 사이에 두고 게이트 라인(110)과 교차 형성되어 화소영역을 정의하는 데이터 라인(130)과, 게이트 라인(120)과 데이터 라인(130)의 교차부에 형성된 박막 트랜지스터 (140)와, 게이트 절연막(125) 상에 형성되며 박막 트랜지스터(140)를 덮는 보호막(150)과, 보호막(150)을 관통하여 박막 트랜지스터(140)에 접속되며 공통전극과 함께 수평전계를 형성하는 화소전극(160)과, 게이트 라인(110)과 화소전극(160)의 중첩부에 형성된 스토리지 캐패시터(165)와, 기판(100)의 배면상에 형성되어 백라이트로부터 박막 트랜지스터로 입사되는 광을 차단시키는 차광부재(170)를 포함한다.
그리고, 본 발명에 따른 박막 트랜지스터 기판은 게이트 라인(110)에 접속되는 게이트 패드(180)와, 데이터 라인(130)에 접속되는 데이터 패드(190)를 더 구비한다
여기서, 게이트 라인(110)은 게이트 패드(180)에 접속되는 게이트 드라이버 (미도시)로부터 공급되는 게이트 신호를 박막 트랜지스터(150)를 구성하는 게이트 전극(111)으로 전달한다.
공통라인(120)은 기판(100)상에 게이트 라인(110)과 동시에 형성되며 공통패드(미도시)를 통해 공급되는 기준전압을 공통전극(121)으로 전달한다. 여기서, 공통전극(121)은 게이트 절연막(125)을 관통하는 제 1 콘택홀(151)을 통해 박막 트랜지스터(140)의 드레인 전극(132)에 접속되는 화소전극(160)과 함께 액정을 소정 방향으로 배향시키기 위한 수평전계를 형성한다.
데이터 라인(130)은 데이터 패드(190)에 접속되는 데이터 드라이버(미도시)로부터 공급되는 데이터 신호를 게이트 전극(111)의 온/오프에 연동하여 박막 트랜지스터(140)를 구성하는 소스전극(131) 및 드레인 전극(132)으로 전달하는 역할을 수행한다.
이때, 게이트 라인(110)과 데이터 라인(130)은 게이트 절연막(125)을 개재하여 기판(100)상에 교차 구조로 형성되어 화소전극(160)이 위치하는 화소영역(161)을 정의한다.
박막 트랜지스터(140)는 게이트 라인(110)의 게이트 신호에 응답하여 데이터 라인(130)의 화소신호를 화소전극(160)에 충전시키는 역할을 수행하는 것으로서, 게이트 라인(110)에 접속된 게이트 전극(111), 데이터 라인(130)에 접속된 소스 전극(131) 및 채널을 사이에 두고 소스전극(131)과 대향하는 동시에 제 1 콘택홀(151)을 통해 화소전극(160)에 접속되는 드레인 전극(132)을 구비한다.
이때, 박막 트랜지스터(140)는 게이트 전극(110)과 게이트 절연막(125)을 사이에 두고 중첩되는 동시에 소스 전극(131)과 드레인 전극(132) 사이에 채널을 형성하는 활성층(133)과, 활성층(133) 상에 형성되며 데이터 라인(130), 소스 전극(131) 및 드레인 전극(132)과 오믹 접촉을 위한 오믹 접촉층(134)을 더 포함한다.
보호막(passivation)(150)은 게이트 절연막(125) 상에 형성되어 박막 트랜지스터(140)의 채널을 형성하는 활성층(133)과 화소영역(161)을 후속 공정시에 발생하는 외부환경, 예를 들면 습기 또는 스크래치(scratch)로부터 보호하는 역할을 수행한다.
여기서, 보호막(150)은 질화실리콘 등의 무기절연물질이나, 또는, 아크릴(acryl)계 유기화합물, BCB(benzocyclobutene) 또는 PFCB (perfluorocyclobutane) 등의 유기절연물질을 증착온도, RF Power, 가스 유입량 등의 공정조건 하에서 PECVD 방식에 의해 게이트 절연막(130) 상에 증착된다.
이때, 보호막(150)에는 박막 트랜지스터(140)의 드레인 전극(132)을 노출시키기 위한 제 1 콘택홀(151), 게이트 패드(180)의 하부전극(181)을 노출시키기 위한 제 2 콘택홀(152) 및 데이터 패드(190)의 하부 전극(191)을 노출시키기 위한 제 3 콘택홀(153)이 형성되어 있다.
화소 전극(160)은 보호막(150)을 관통하는 제 1 콘택홀(151)을 통해 박막 트랜지스터(140)의 드레인 전극(132)과 접속된다.
여기서, 화소 전극(160)은 보호막(150) 상에 게이트 라인(110)과 중첩되어 평행하게 형성된 제 1 수평부(160a)와, 공통라인(120)과 중첩된 형상으로 평행하게 형성되어 스토리지 캐패시터(165)를 형성하는 제 2 수평부(160b)와, 제 1 및 제 2 수평부 사이에(160a),(160b) 공통전극(121)과 평행하게 형성되어 화소영역(161)에 수평전계를 발생시키는 핑거부(160c)를 구비한다.
이때, 박막 트랜지스터(140)를 통해 화소 신호가 공급된 화소전극(160)과 공통 라인(120)을 통해 기준 전압이 공급된 공통 전극(121) 사이에는 수평 전계가 형성되고, 이러한 수평전계는 박막 트랜지스터 기판과 칼라필터기판 사이에 위치하는 액정 분자를 소정 방향으로 회전시켜 광 투과율을 변화시킴으로써 화상을 구현시킨다.
스토리지 캐패시터(165)는 게이트 절연막(125) 및 보호막(150)을 사이에 두고 상호 중첩되는 게이트 라인(110)과 화소전극(160)의 제 2 수평부(160b)에 의해 형성된다. 이러한 스토리지 캐패시터(165)는 화소 전극(160)에 충전된 화소 신호를 다음 화소 신호가 충전될 때까지 안정적으로 유지시키는 역할을 수행하는 것으로서 큰 용량값을 갖도록 설계되는 것이 바람직하다.
차광부재(170)는 백라이트로부터 박막 트랜지스터(140)의 채널을 형성하는 활성층(133)으로 입사되는 광을 차단시키는 역할을 수행하는 것으로서, 마스크를 이용한 불투명 수지에 대한 노광 및 현상 공정을 통해 박막 트랜지스터(140)의 활성층(133)이 형성된 영역과 중첩되도록 기판의 배면에 형성된다.
또한, 차광부재(170)는 백라이트로부터 입사되는 광을 반사시키는 불투명 금속에 대한 포토리소그래피공정을 수행하여 박막 트랜지스터(140)의 활성층(133)이 형성된 영역에 중첩되도록 기판의 배면에 형성된다.
이때, 차광부재(170)는 도 5에 도시된 바와 같이 불투명 수지 또는 불투명 금속에 대한 마스크 공정을 수행하여 박막 트랜지스터 기판과 결합되는 컬러필터기판의 블랙 매트릭스가 형성된 영역과 중첩되도록 기판(100)의 배면에 형성될 수 도 있다
여기서, 차광부재(170)는 백라이트로부터 박막 트랜지스터(140)의 활성층(133) 중에서 영역(B)으로 입사되는 광을 차단시킴으로써, 박막 트랜지스터(140)의 활성층(133)과 입사광이 상호 반응하여 생성되는 광전류(photo current)와 같은 누설전류(leakage current)의 발생을 방지하는 역할을 수행한다.
따라서, 박막 트랜지스터 기판을 구성하는 박막 트랜지스터(140)가 오프(off) 된 경우, 박막 트랜지스터의 채널에는 오프 커런트(off current)가 발생되지 않는 양호한 구동특성을 나타낼 뿐만 아니라 이로 인하여 화면상에 플리커(flicker) 또는 크로스 토크(cross talk)가 발생되지 않는다.
게이트 패드(180)는 게이트 드라이버(도시하지 않음)와 접속되어 게이트 라인(110)에 게이트 신호를 공급하는 것으로서, 게이트 라인(110)으로부터 연장되는 게이트 패드 하부 전극(181)과, 게이트 절연막(125) 및 보호막(150)을 관통하는 제 2 콘택홀(152)을 통해 게이트 패드 하부 전극(181)과 접속된 게이트 패드 상부 전극(182)으로 구성된다.
데이터 패드(190)는 데이터 드라이버(도시하지 않음)와 접속되어 데이터 라인(130)에 데이터 신호를 공급하는 것으로서, 데이터 라인(130)으로부터 연장되는 데이터 패드 하부 전극(191)과, 보호막(150)을 관통하는 제 3 콘택홀(153)을 통해 데이터 패드 하부 전극(191)과 접속된 데이터 패드 상부 전극(192)으로 구성된다.
이하, 첨부도면을 참조하여 본 발명에 따른 박막 트랜지스터 기판의 제조방법에 대해 상세하게 설명한다.
먼저, 도 6a 및 도 6b를 참조하여 본 발명에 따른 박막 트랜지스터 기판의 제 1 도전성 패턴을 형성하는 과정에 대해 설명한다. 여기서, 도 6a 및 도 6b는 본 발명에 따른 박막 트랜지스터 기판의 제 1 도전성 패턴의 제조방법을 나타내는 평면도 및 단면도이다.
도 6a 및 도 6b를 참조하면, 제 1 마스크 공정을 이용하여 하부 기판(100)상에 게이트 라인(110), 게이트 전극(111), 게이트 패드 하부 전극(191), 공통라인(120) 및 공통전극(121)을 포함하는 제 1 도전성 패턴을 형성한다.
이를 상세히 설명하면, 기판(100)상에 스퍼터링 등의 증착방법을 통해 게이트 금속층을 형성한다. 여기서, 게이트 금속층으로는 알루미늄(Al)계 금속, 구리 (Cu), 크롬(Cr), 몰리브덴 등으로 구성된다.
이후, 제 1 마스크를 이용한 포토리소그래피 공정 및 식각공정을 통해 게이트 금속층을 패터닝함으로써, 하부 기판(100)상에 게이트 라인(110), 게이트 라인(110)에 접속된 게이트 전극(111) 및 게이트 패드 하부전극(191)과, 화소영역을 사이에 두고 게이트 라인(110)과 평행하게 형성된 공통라인(120) 및 이에 접속된 공통전극(121)을 포함하는 제 1 도전성 패턴을 형성한다.
상술한 바와 같이 하부 기판상에 제 1 도전성 패턴을 형성한 후, 도 7a 및 도 7b에 도시된 바와 같이, 제 2 마스크 공정을 이용하여 게이트 절연막(125)상에 제 2 도전성 패턴 및 반도체층을 형성한다. 여기서, 도 7a 및 도 7b는 본 발명에 따른 박막 트랜지스터 기판의 제 2 도전성 패턴 및 반도체층의 제조방법을 나타내는 평면도 및 단면도이다.
도 7a 및 도 7b를 참조하면, 제 1 도전성 패턴이 형성된 하부 기판(100) 상에 게이트 절연막(125)을 도포한다. 그리고 제 2 마스크 공정을 이용하여 게이트 절연막(125) 상에 활성층(133) 및 오믹 접촉층(134)을 포함하는 반도체 패턴과; 데이터 라인(130), 데이터 라인(130)에 접속된 소스 전극(131), 채널을 사이에 두고 소스전극(131)과 대향하는 드레인 전극(132) 및 데이터 패드 하부 전극(191)을 포함하는 제 2 도전성 패턴을 형성한다.
이를 상세히 설명하면, 도 8a에 도시된 바와 같이 게이트 절연막(125) 상에 PECVD, 스퍼터링 등의 증착 방법을 통해 제1 반도체층(133), 제2 반도체층(134) 및 소스/드레인 금속층(130)을 순차적으로 형성한다.
여기서, 제 1 반도체층(133)은 불순물이 도핑되지 않은 비정질 실리콘이 이용되며, 제2 반도체층(134)은 N형 또는 P형의 불순물이 도핑된 비정질 실리콘이 이용된다. 소스/드레인 금속층(130)은 몰리브덴(Mo), 구리(Cu) 등과 같은 금속으로 이루어진다.
이후, 소스/드레인 금속층 상에 포토레지스트를 도포한 후 제 2 마스크를 이용한 노광 및 현상공정을 수행함으로써, 도 8b에 도시된 바와 같이, 소스/드레인 금속층 상에 소정의 높이를 갖는 포토레지스트 패턴을 형성한다.
여기서, 제 2 마스크(200)는 투명한 재질인 마스크 기판(210)과, 마스크 기판(210)의 차단 영역에 형성된 차단부(220), 마스크 기판(210)의 노광 영역에 형성된 노광부(230) 및 마스크 기판(210)의 부분 노광 영역에 형성된 회절 노광부(240)(또는 반투과부)를 구비한다.
따라서, 마스크(200)의 차단부(220)에 의해 형성되는 포토레지스트 패턴의 높이는 회절 노광부(240)에 의해 형성되는 포토레지스트 패턴의 높이보다 높게 형성된다. 이때, 마스크(200)의 노광부(230)에 의해 노광된 포토레지스트는 현상공정을 통해 제거됨으로써 소스/드레인 금속층(130)이 노출된다.
상술한 바와 같이 소스/드레인 금속층(130) 상에 소정의 높이를 갖는 포토레지스트 패턴을 형성한 후, 도 8c에 도시된 바와 같이, 포토레지스트 패턴에 의해 노출된 소스/드레인 금속층(130)을 습식에칭(wet etching)을 통해 제거한다.
이후, 소스/드레인 금속층(130)이 제거됨에 따라 노출되는 제 1 반도체층(133) 및 제 2 반도체층(134)에 대한 건식에칭(dry etching)을 수행하여 이를 순차 적으로 제거한다.
상술한 바와 같이 소스/드레인 금속층, 제 1 및 제 2 반도체층을 순차적으로 제거한 후, 도 8d에 도시된 바와 같이, 산소(O2) 플라즈마를 이용한 애싱(Ashing) 공정을 통해 회절 노광 영역에 형성된 포토레지스트 패턴(250)을 제거함으로써 채널 영역에 형성된 소스/드레인 금속층을 노출시킨다.
이때, 산소(O2) 플라즈마를 이용한 애싱(Ashing) 공정에 의해 차단 영역에 형성된 포토레지스트 패턴(250)의 높이는 낮아진다.
이후, 채널 영역에 노출된 소스/드레인 금속층을 습식 에칭을 통해 제거한 후 건식 에칭을 통해 제 2 반도체층(144)을 제거함으로써, 도 8e에 도시된 바와 같이, 1 반도체층(144)을 노출시키는 동시에 소스/드레인 금속층은 소스 전극(141)과 드레인 전극(142)으로 각각 분리된다.
여기서, 채널 상에 존재하는 제 1 반도체층은 활성층을 형성하고, 제 1 반도체층 상에 형성된 제 2 반도체층은 데이터 라인(130), 소스 전극(131) 및 드레인 전극(132)과 오믹 접촉을 위한 오믹 접촉층(134)을 형성한다.
이후, 스트립 공정을 통해 소스/드레인 금속층(140) 상에 잔류하는 포토레지스트 패턴(250)을 제거함으로써, 도 8f에 도시된 바와 같이, 데이터 라인(130), 데이터 라인(130)에 접속된 소스전극(131), 채널을 사이에 두고 소스전극(131)과 대향하는 드레인 전극(132) 및 데이터 패드 하부전극(191)을 포함하는 제 2 도전성 패턴과 채널을 형성하는 활성층(143) 및 오믹 접촉층(144)을 포함하는 반도체층을 형성한다.
상술한 바와 같이 게이트 절연막(125) 상에 제 2 도전성 패턴 및 반도체층을 형성한 후, 도 9a 및 도 9b에 도시된 바와 같이, 제 3 마스크 공정을 이용하여 게이트 절연막(125) 상에 제 1 내지 제 3 콘택홀(151,152,153)을 구비한 보호막(passivation)(150)을 형성한다. 여기서, 도 9a 및 도 9b는 본 발명에 따른 박막트랜지스터 기판의 보호막(160)을 형성하는 방법을 나타내는 평면도 및 단면도이다.
도 9a 및 도 9b를 참조하면, 제1 도전성 패턴이 형성된 게이트 절연막(130) 상에 후속 공정으로부터 활성층(133) 및 화소영역(161)을 보호하기 위한 보호막(150)을 전면 형성한다.
여기서, 보호막(150)의 재료로는 게이트 절연막(125)과 같은 무기 절연 물질이나 유전상수가 작은 아크릴(acryl)계 유기 화합물, BCB 또는 PFCB 등과 같은 유기 절연 물질이 이용된다.
이후, 보호막(150) 상에 포토래지스트(PR)를 도포한 후 제 3 마스크를 이용한 노광 및 현상공정을 통해 제 1 내지 제 3 콘택홀 (151,152,153)을 형성시에 이용되는 포토레지스트 패턴을 형성한다.
상술한 바와 같이 보호막(150) 상에 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 통해 노출된 보호막(150)에 대한 애칭공정을 수행함으로써 제 1 내지 제 3 콘택홀(151,152,153)을 형성한다.
여기서, 제 1 콘택홀(151)은 보호막(150)을 관통하여 드레인 전극(132)을 노출시키고, 제 2 콘택홀(152)은 보호막(150) 및 게이트 절연막(125)을 관통하여 게 이트 패드 하부 전극(191)을 노출시키고, 제 3 콘택홀(153)은 보호막(150)을 관통하여 데이터 패드 하부 전극(191)을 노출시킨다.
이후, 스트림 공정을 통해 보호막(150)에 잔류하는 포토레지스트 패턴을 제거함으로써, 게이트 절연막(125) 상에 박막 트랜지스터(140)를 덮는 동시에 제 1 내지 제 3 콘택홀(151,152,153)을 갖는 보호막(150)을 형성한다.
상술한 바와 같이 게이트 절연막 상에 다수의 콘택홀이 형성된 보호막(150)을 형성한 후, 도 10a 및 10b 도시된 바와 같이, 제 4 마스크 공정을 이용하여 보호막(150) 상에 제 3 도전성 패턴을 형성한다. 여기서, 도 10a 및 10b는 본 발명에 따른 박막 트랜지스터 기판의 제 3 도전성 패턴을 형성하는 방법을 나타내는 평면도 및 단면도이다.
도 10a 및 10b를 참조하면, 제 4 마스크 공정을 통해 제 1 내지 제 4 콘택홀(151,152,153)이 형성된 보호막(150) 상에 화소전극(160), 게이트 패드 상부 전극(182) 및 데이터 패드 상부 전극(192)을 포함하는 제 3 도전성 패턴을 형성한다.
이를 상세히 하면, 제 1 내지 제 3 콘택홀(151,152,153)이 형성된 보호막(150) 상에 스퍼터링 등의 증착 방법을 통해 투명 도전막을 형성한다. 이후, 투명 도전막 상에 포토레지스트를 도포한 후 제 4 마스크를 이용한 노광 및 식각공정을 수행하여 포토레지스트 패턴을 형성한다.
상술한 바와 같이 투명 도전막 상에 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 통해 노출된 투명 도전막에 대한 애칭공정을 수행함으로써 화소 전극(160), 게이트 패드 상부 전극(182) 및 데이터 패드 상부 전극(192)을 포함하는 제 3 도전성 패턴을 형성한다.
여기서, 화소전극(160)은 보호막(150) 상에 게이트 라인(110)과 평행하게 형성된 제 1 수평부(160a), 공통라인(120)과 중첩되게 형성되어 스토리지 캐패시터(165)를 형성하는 제 2 수평부(160b)와, 제 1 및 제 2 수평부(160a),(160b) 사이에서 공통전극(121)과 평행하게 형성되어 화소영역(161)에 수평전계를 발생시키는 핑거부(160c)를 구비한다.
이때, 화소전극(160)의 제 1 수평부(160a)는 게이트 절연막(125) 및 보호막(150)을 관통하는 제 1 콘택홀(151)을 통해 박막 트랜지스터(140)의 드레인 전극(132)에 접속되어 있다.
여기서, 화소전극(160)의 제 1 수평부(160a)와 공통라인(120)에 의해 형성되는 스토리지 캐패시터(165)는 화소전극(160)에 충전된 화소신호를 다음 화소신호가 충전될 때까지 안정적으로 유지시키는 역할을 수행한다.
게이트 패드(180)를 구성하는 게이트 패드 상부 전극(182)은 보호막(150) 및 게이트 절연막(125)을 관통하는 제 2 콘택홀(152)을 통해 게이트 패드 하부전극(191)에 접속된다.
데이터 패드(190)를 구성하는 데이터 패드 상부 전극(192)은 보호막(150)을 관통하는 제 3 콘택홀(153)을 통해 데이터 패드 하부 전극(191)에 접속된다..
상술한 바와 같이 보호막(150) 상에 제 3 도전성 패턴을 형성한 후, 도 11a 내지 도 11c 도시된 바와 같이, 유리기판(100)의 배면에 박막 트랜지스터(140)의 활성층(133)과 중첩되는 크기로 백라이트로부터 입사되는 광을 차단시키는 차광부 재를 형성한다. 여기서, 도 11a 및 11b는 본 발명에 따른 유리기판의 배면에 차광부재가 형성된 박막 트랜지스터 기판의 평면도이고, 도 11c는 도 11a 에 도시된 박막 트랜지스터 기판의 단면도이다.
도 11a 내지 도 11c를 참조하면, 박막 트랜지스터 기판을 구성하는 유리기판(100)의 배면에 백라이트로부터 박막 트랜지스터(140)의 활성층(133)으로 입사되는 광을 차단 또는 반사시키기 위한 불투명 수지 또는 불투명 금속층을 형성한다.
이후, 유리기판(100)의 배면에 형성된 불투명 수지 또는 금속층에 대한 마스크 공정을 수행함으로써, 백라이트로부터 박막 트랜지스터(140)의 활성층(133)으로 입사되는 광을 차단 또는 반사시키는 차광부재를 박막 트랜지스터(140)의 활성층(133) 또는 컬러필터 기판의 블랙 매트릭스가 형성된 영역과 중첩되도록 형성한다.
이를 보다 구체적으로 설명하면, 도 12a에 도시된 바와 같이 유리기판(100)의 배면에 백라이트로부터 입사되는 광을 차단시킬 수 있는 불투명 수지를 도포한다.
이후, 도 12b에 도시된 바와 같이, 소정의 차광패턴이 형성된 마스크를 이용하여 유리기판(100)의 배면에 형성된 불투명 수지를 노광 및 경화시킨다.
이때, 마스크의 차광패턴은 컬러필터기판의 블랙 매트릭스와 동일하게 형성되거나 또는 박막 트랜지스터의 활성층을 오픈시키는 형태로 구성된다.
이후, 노광 및 경화 처리된 불투명 수지를 애칭액을 이용하여 제거함으로써, 도 12c에 도시된 바와 같이, 유리기판(100)의 배면상에 백라이트로부터 박막 트랜지스터(140)의 활성층(133)으로 입사되는 광을 차단시키는 차광부재(170)를 형성한 다.
이때, 유리기판(100)의 배면에 형성되어 백라이트로부터 입사되는 광을 차단시키는 차광부재는, 도 13a 및 도 13b에 도시된 바와 같이, 박막 트랜지스터(140)의 활성층(133)이 형성된 영역에 중첩되도록 형성되거나 또는 박막 트랜지스터 기판과 결합되는 컬러필터기판의 블랙 매트릭스가 형성된 영역과 중첩되도록 형성된다.
또한, 도 14a에 도시된 바와 같이 유리기판(100)의 배면에 스퍼터링 공정을 통해 백라이트로부터 입사되는 광을 반사시키기 위한 불투명 금속층을 형성한다.
이후, 도 14b 에 도시된 바와 같이 불투명 금속층이 형성된 유리기판(100)의 배면에 포토레지스트를 도포한 후 소정의 회로패턴이 형성된 마스크(300)를 이용하여 노출된 포토레지스트를 노광시킨다.
상술한 바와 같이 포토레지스트를 노광시킨 후, 도 14c에 도시된 바와 같이, 노광된 포토레지스트를 에칭액을 이용하여 에칭 처리함으로써 불투명 금속층 상에 포토레지스트 패턴을 형성한다.
이때, 불투명 금속층 상에 형성되는 포토레지스트 패턴은 컬러필터기판의 블랙 매트릭스 패턴과 동일하게 형성되거나 또는 박막 트랜지스터의 활성층 영역만을 오픈시키는 형태로 형성되어 있다.
이후, 포토레지스트 패턴에 의해 노출된 불투명 금속층에 대한 에칭공정을 수행함으로써, 도 14d에 도시된 바와 같이, 유리기판의 배면상에 백라이트로부터 박막 트랜지스터의 활성층으로 입사되는 광을 반사시키는 차광부재를 형성한다.
상술한 바와 같이 차광부재를 형성한 후, 도 14e에 도시된 바와 같이, 차광부재 상에 잔류하는 포토레지스트 패턴을 제거함으로 유리기판의 배면상에 차광부재를 최종적으로 형성한다.
이때, 유리기판(100)의 배면에 형성되어 백라이트로부터 입사되는 광을 반사시키는 차광부재는, 도 15a 및 도 15b에 도시된 바와 같이, 박막 트랜지스터(140)의 활성층(133)이 형성된 영역에 중첩되도록 형성되거나 또는 박막 트랜지스터 기판과 결합되는 컬러필터기판의 블랙 매트릭스가 형성된 영역과 중첩되도록 형성된다.
상술한 바와 같이 본 발명에 따른 박막 트랜지스터 기판 및 그 제조방법은, 유리기판의 배면에 입사광에 의해 박막 트랜지스터의 활성층이 노출되는 것을 방지하는 차광부재를 형성함으로써, 박막 트랜지스터가 오프(OFF)시에 채널 상에 형성되는 광전류와 같은 누설전류를 방지하여 오프 커런트(off current)가 증가되는 것을 방지할 수 있다는 효과를 갖는다.
또한 본 발명은 유리기판의 배면 상에 박막 트랜지스터의 활성층으로 입사되는 광을 차단하는 차광부재를 형성하여 채널에 흐르는 오프 커런트(off current)의 발생을 방지함으로써, 화면상에 발생하는 크로스 토크 및 플리커 현상을 방지할 수 있다는 효과를 제공한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명 의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (15)

  1. 기판상에 형성된 게이트 라인;
    게이트 절연막을 사이에 두고 상기 게이트 라인과 교차 형성된 데이터 라인;
    상기 게이트 라인에 접속된 게이트 전극, 상기 데이터 라인에 접속된 소스전극, 채널을 사이에 두고 소스전극과 대향하는 드레인 전극 및 상기 채널을 형성하는 활성층과 오믹 접촉층으로 구성된 반도체층을 포함하는 박막 트랜지스터; 및
    상기 기판의 배면 상에 형성되어 박막 트랜지스터의 활성층으로 입사되는 광을 차단하는 차광부재
    를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 기판의 배면에 형성된 차광부재는 박막 트랜지스터의 활성층이 형성된 영역과 중첩되도록 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제 1 항에 있어서,
    상기 기판의 배면에 형성된 차광부재는 컬러필터기판의 블랙 매트릭스가 형성된 영역과 중첩되도록 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제 1 항에 있어서,
    상기 기판의 배에 형성된 차광부재는 입사광을 차단시키는 불투명 수지로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 제 1 항에 있어서,
    상기 기판의 배면에 형성된 차광부재는 입사광을 반사시키는 불투명 금속으로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 기판상에 게이트 라인을 형성하는 단계;
    게이트 절연막을 사이에 두고 상기 게이트 라인과 교차하는 데이터 라인을 형성하는 단계;
    상기 게이트 라인에 접속된 게이트 전극, 상기 데이터 라인에 접속된 소스전극, 채널을 사이에 두고 소스전극과 대향하는 드레인 전극 및 상기 채널을 형성하는 활성층과 오믹 접촉층으로 구성된 반도체층을 포함하는 박막 트랜지스터를 형성하는 단계; 및
    상기 기판의 배면 상에 박막 트랜지스터의 활성층으로 입사되는 광을 차단시키는 차광부재를 형성하는 단계
    를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  7. 제 6 항에 있어서, 상기 차광부재를 형성하는 단계는,
    상기 기판의 배면에 불투명 수지를 도포하는 단계;
    마스크를 이용하여 상기 박막 트랜지스터의 활성층이 형성된 영역에 도포된 불투명 수지를 경화시키는 단계; 및
    상기 경화 처리된 불투명 수지를 제외한 나머지 영역에 형성된 불투명 수지를 에칭하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  8. 제 7 항에 있어서,
    마스크를 이용하여 컬러필터기판의 블랙 매트릭스가 형성된 영역과 중첩되는 불투명 수지를 경화시키는 단계; 및
    상기 경화 처리된 불투명 수지를 제외한 나머지 영역에 형성된 불투명 수지를 에칭하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  9. 제 6 항에 있어서, 상기 차광부재를 형성하는 단계는,
    상기 기판의 배면에 불투명 금속을 증착시키는 단계;
    상기 불투명 금속상에 포토레지스트를 도포하는 단계;
    마스크 공정을 통해 박막 트랜지스터의 활성층이 형성된 영역 이외에 형성된 불투명 금속을 오픈시키는 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴에 의해 노출된 불투명 금속을 에칭하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  10. 제 9 항에 있어서,
    마스크 공정을 통해 컬러필터기판의 블랙매트릭스와 중첩되는 영역 이외에 형성된 불투명 금속층을 오픈시키는 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토 레지스트패턴을 통해 오픈된 불투명 금속층을 에칭하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  11. 기판상에 게이트 라인, 상기 게이트 라인에 접속된 게이트 전극 및 게이트 패드 하부 전극과, 상기 게이트 라인과 평행한 공통라인 및 이에 접속된 공통전극을 포함하는 제 1 도전성 패턴을 형성하는 단계;
    상기 제 1 도전성 패턴이 형성된 하부기판상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 데이터 라인, 상기 데이터 라인과 접속된 소스 전극, 채널을 사이에 두고 상기 소스 전극과 대향하는 드레인 전극 및 데이터 패드 하부 전극을 포함하는 제 2 도전성 패턴과 상기 채널을 형성하는 반도체층을 형성하는 단계;
    상기 제 2 도전성 패턴 및 반도체층이 형성된 상기 게이트 절연막 상에 보호막을 형성하는 단계;
    상기 보호막을 관통하는 제 1 콘택홀을 통해 드레인 전극에 접속되는 화소전극, 상기 보호막을 관통하는 제 2 콘택홀을 통해 게이트 패드 하부전극과 접속되는 게이트 패드 상부전극 및 상기 보호막을 관통하는 제 3 콘택홀을 통해 데이터 패드 하부전극에 접속되는 데이터 패드 상부전극을 포함하는 제 3 도전성 패턴을 형성하는 단계; 및
    상기 기판의 배면에 박막 트랜지스터의 활성층으로 입사되는 광을 차단시키는 차광부재를 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  12. 제 11항에 있어서,
    상기 차광부재를 형성하는 단계에 있어서, 상기 차광부재는 박막 트랜지스터의 활성층이 형성된 영역과 중첩되도록 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  13. 제 11 항에 있어서,
    상기 차광부재를 형성하는 단계에 있어서, 상기 차광부재는 컬러필터기판의 블랙 매트릭스가 형성된 영역과 중첩되도록 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  14. 제 11 항에 있어서,
    상기 차광부재를 형성하는 단계에 있어서, 상기 차광부재는 입사광을 차단시키는 불투명 수지로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  15. 제 11 항에 있어서,
    상기 차광부재를 형성하는 단계에 있어서, 상기 차광부재는 입사광을 반사시키는 불투명 금속으로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
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