KR20080048719A - 박막 트랜지스터 기판 및 그 제조방법 - Google Patents

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박성일
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Abstract

본 발명은 개구율을 증가시키기 위해 드레인 전극과 화소전극이 콘택홀을 개재하지 않은 상태로 직접 접속되도록 구성된 박막 트랜지스터 기판 및 그 제조방법에 관한 것이다.
본 발명에 따른 박막 트랜지스터 기판은, 기판상에 형성된 게이트 라인, 게이트 라인에 접속되는 게이트 전극 및 게이트 패드 하부전극으로 구성된 제 1 도전성 패턴; 게이트 패드 하부전극을 노출시키는 콘택홀이 형성된 게이트 절연막; 게이트 라인과 교차되어 화소 영역을 정의하는 데이터 라인, 데이터 라인에 접속되는 소스전극 및 상기 채널을 개재하여 소스전극과 대향하는 드레인 전극으로 구성된 제 2 도전성 패턴과, 상기 소스전극 및 드레인 전극 사이에 채널을 형성하는 반도체 패턴; 및 드레인 전극과 직접적으로 접속되는 화소전극, 관통홀을 통해 게이트 패드 하부전극과 접속되는 게이트 패드 상부전극 및 데이터 패드 하부전극과 직접 접속되는 데이터 패드 하부전극으로 구성된 제 3 도전성 패턴으로 구성된 것을 특징으로 한다.

Description

박막 트랜지스터 기판 및 그 제조방법{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND FABRICATING METHOD THEREOF}
도 1은 종래의 박막 트랜지스터 기판의 평면도.
도 2는 도 1에서 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ'선을 따라 절취한 박막 트랜지스터 기판의 단면도.
도 3a 내지 도 3j는 종래의 박막 트랜지스터 기판의 제조 공정도.
도 4는 본 발명에 따른 박막 트랜지스터 기판의 평면도.
도 5는 도 4에서 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ'선을 따라 절취된 박막 트랜지스터 기판의 단면도.
도 6은 본 발명에 따른 제 1 도전성 패턴이 형성된 박막 트랜지스터 기판의 평면도.
도 7은 도 6에서 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ'선을 따라 절취된 박막 트랜지스터 기판의 단면도.
도 8a 내지 도 8c는 본 발명에 따른 제 1 도전성 패턴이 형성된 박막 트랜지스터 기판의 제조 공정도.
도 9는 본 발명에 따른 제 1 도전성 패턴 중에서 게이트 패드 하부전극을 노 출시키는 콘택홀을 갖는 게이트 절연막이 형성된 박막 트랜지스터 기판의 평면도.
도 10은 도 9에서Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ'선을 따라 절취된 박막 트랜지스터 기판의 평면도.
도 11a 내지 도 11c는 본 발명에 따른 콘택홀을 갖는 게이트 절연막이 형성된 박막 트랜지스터 기판의 제조 공정도.
도 12는 본 발명에 따른 제 2 도전성 패턴이 형성된 박막 트랜지스터 기판의 평면도.
도 13은 도 12에서 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ'선을 따라 절취된 박막 트랜지스터 기판의 평면도.
도 14a 내지 도 14g는 본 발명에 따른 제 2 도전성 패턴이 형성된 박막 트랜지스터 기판의 제조 공정도.
도 15는 본 발명에 따른 제 3 도전성 패턴이 형성된 박막 트랜지스터 기판의 평면도.
도 16은 도 15에서 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ'선을 따라 절취된 박막 트랜지스터 기판의 단면도.
도 17a 내지 도 17c는 본 발명에 따른 제 3 도전성 패턴이 형성된 박막 트랜지스터 기판의 제조 공정도.
도 18은 본 발명에 따른 화소영역 및 패드부를 오픈시키는 오픈홀을 갖는 보호막이 형성된 박막 트랜지스터 기판의 평면도.
도 19는 도 18에서 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ'선을 따라 절취된 박막 트랜지스 터 기판의 평면도.
도 20a 내지 도 20c는 발명에 따른 오픈홀을 갖는 보호막이 형성된 박막 트랜지스터 기판의 제조 공정도.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 박막 트랜지스터 기판 102 : 기판
110 : 게이트 라인 112 : 게이트 전극
120 : 게이트 절연막 122 : 제 1 보호막
124 : 콘택홀 T : 박막 트랜지스터
130 : 반도체 패턴 132 : 활성층
134 : 오믹 접촉층 140 : 데이터 라인
142 : 소스전극 144 : 드레인 전극
150 : 화소전극 160 : 스토리지 캐패시터
162 : 스토리지 전극 170 : 제 2 보호막
172 : 제 1 오픈홀 174 : 제 2 오픈홀
176 : 제 3 오픈홀 180 : 게이트 패드
182 : 게이트 패드 하부전극 184 : 게이트 패드 상부전극
190 : 데이터 패드 192 : 데이터 패드 하부전극
194 : 데이터 패드 상부전극
본 발명은 드레인 전극을 콘택홀을 개재하지 않고 화소전극과 직접 접속시킴으로써, 화소영역의 개구율을 증가시키는 박막 트랜지스터 기판 및 그 제조방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 상하부 기판에 대향하게 배치된 화소 전극과 공통 전극 사이에 형성되는 전계에 의해 액정을 구동하게 된다.
여기서, 액정 표시 장치는 서로 대향하여 합착된 박막 트랜지스터 기판 및 칼라 필터 기판, 두 기판 사이에서 셀갭을 일정하게 유지시키기 위한 스페이서 및 그 셀갭에 채워진 액정을 구비한다.
박막 트랜지스터 기판은 다수의 신호 배선들 및 박막 트랜지스터와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다. 칼라 필터 기판은 칼러 구현을 위한 칼라 필터, 빛샘 방지를 위한 블랙 매트릭스 및 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다.
이때, 액정 표시 장치를 구성하는 박막 트랜지스터 기판은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정 패널 제조 단가 상승의 중요 원인이 되고 있다.
상술한 바와 같은 문제점을 해결하기 위하여 박막 트랜지스터 기판은 마스크 공정수를 줄이는 방향으로 발전하고 있는데, 이는 하나의 마스크 공정이 박막 증착 공정, 세정 공정, 포토리소그래피 공정, 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 많은 공정을 포함하고 있기 때문이다.
따라서, 최근에는 박막 트랜지스터 기판의 표준 마스크 공정이던 5 마스크 공정에서 하나의 마스크 공정을 줄인 4 마스크 공정이 광범위하게 적용되고 있다.
이하, 첨부도면을 참조하여 종래의 4 마스크 공정을 통해 형성되는 박막 트랜지스터 기판 및 그 제조 방법에 대해 설명한다.
먼저, 도 1 및 도 2를 참조하여 종래의 4 마스크 공정을 통해 형성된 박막 트랜지스터 기판의 구성을 설명한다.
도 1 및 도 2를 참조하면, 종래의 4 마스크 공정이 적용된 박막 트랜지스터 기판은, 기판(10)상에 형성된 게이트 라인(20), 게이트 절연막(25)을 사이에 두고 게이트 라인(20)과 교차하여 화소영역을 정의하는 데이터 라인(30), 그 교차부마다 형성된 박막 트랜지스터(40), 게이트 절연막(25) 상에 형성된 박막 트랜지스터(40)를 덮는 보호막(50), 보호막(50)을 관통하는 콘택홀을 통해 박막 트랜지스터(40)에 접속된 화소 전극(60), 게이트 라인(20)과 스토리지 전극(65)의 중첩부에 형성된 스토리지 캐패시터(70), 게이트 라인(20)과 접속된 게이트 패드(80) 및 데이터 라인(30)과 접속된 데이터 패드(90)를 구비한다.
여기서, 박막 트랜지스터(40)는 게이트 라인(20)의 게이트 신호에 응답하여 데이터 라인(30)의 화소 신호를 화소 전극(60)에 충전시키는 역할을 수행한다.
이를 위해, 박막 트랜지스터(40)는 게이트 라인(20)에 접속된 게이트 전 극(22), 데이터 라인(30)에 접속된 소스 전극(32), 채널을 사이에 두고 소스전극(32)과 대향하는 동시에 보호막(50)을 관통하는 제 1 콘택홀(51)을 통해 화소전극(60)에 접속된 드레인 전극(33)을 구비한다.
이때, 박막 트랜지스터(40)는 게이트 전극(22)과 게이트 절연막(25)을 사이에 두고 중첩되면서 소스 전극(32)과 드레인 전극(33) 사이에 채널을 형성하는 활성층(34)을 포함하는 반도체 패턴을 더 구비한다. 여기서, 활성층(34)은 데이터 라인(30), 데이터 패드 하부 전극(91) 및 스토리지 전극(65)과도 중첩되게 형성된다.
또한, 반도체 패턴은 활성층(34) 상에 형성되며 데이터 라인(30), 소스 전극(32), 드레인 전극(33), 데이터 패드 하부 전극(91) 및 스토리지 전극(65)과의 오믹 접촉을 위한 오믹 접촉층(35)을 더 포함하여 구성된다.
이하, 도 3을 참조하여 상술한 바와 같이 구성된 박막 트랜지스터 기판의 제조 방법을 설명한다.
도 3a에 도시된 바와 같이, 기판상에 스퍼터링 등의 증착 방법을 통해 게이트 금속층을 전면 형성한 후, 제 1 마스크를 이용한 포토리소그래피 공정을 수행함으로써 상에 게이트 라인(20), 게이트 전극(22) 및 게이트 패드 하부 전극(81)을 포함하는 제 1 도전성 패턴을 형성한다.
상술한 바와 같이 제 1도전성 패턴을 형성한 후, 도 3b 내지 도 3h에 도시된 바와 같이, 제 1 도전성 패턴이 형성된 기판상에 채널을 형성하는 반도체 패턴과 제 2 도전성 패턴을 형성한다.
이를 보다 구체적으로 설명하면, 제 1 도전성 패턴이 형성된 하부 기판(10) 상에 게이트 절연막(25)을 전면 도포한 후, 도 3b에 도시된 바와 같이, ZPECVD, 스퍼터링 등의 증착 공정을 통해 비정질 실리콘층(34a), n+ 비정질 실리콘층(35a) 및 소스/드레인 금속층(31)을 순차적으로 형성한다.
이후, 소스/드레인 금속층(31) 상에 포토레지스트를 도포한 후 제 2 마스크를 이용한 포토리소그래피 공정을 수행함으로써, 도 3c에 도시된 바와 같이, 소스/드레인 금속층(31)을 노출시키는 포토레지스트 패턴(PR)을 형성한다.
이때, 제 2 마스크는 채널영역에 회절부가 형성된 노광 마스크(Half Tone Mask)가 이용됨에 따라, 소스/드레인 금속층 상에 형성되는 포토레지스트 패턴은 다른 영역과 비교하여 채널 영역의 높이가 낮게 형성된다.
도 3d에 도시된 바와 같이, 상술한 바와 같은 포토레지스트 패턴(PR)에 의해 노출된 소스/드레인 금속층(31)을 습식 에칭(wet etching)을 통해 제거한 후, 이에 의해 노출된 n+ 비정질 실리콘층(35a) 및 비정질 실리콘층(34a)을 건식 에칭(dry etching)을 통해 순차적으로 제거한다.
이후, 소스/드레인 금속층(31) 상의 포토레지스 패턴에 대한 애싱(ashing) 공정을 수행함으로써, 도 3e에 도시된 바와 같이, 박막 트랜지스터의 채널 영역 상에 형성되어 있는 소스/드레인 금속층(31)을 노출시킨다.
상술한 바와 같이 채널 영역에서 노출된 소스/드레인 금속층(31)을 건식 에칭을 통해 제거함으로써, 도 3f에 도시된 바와 같이, 박막 트랜지스터의 채널 영역에 형성된 소스/드레인 금속층(31)을 분리한다.
이후, 도 3g에 도시된 바와 같이, 소스/드레인 금속층(31)이 분리됨에 따라 채널영역에 노출되는 n+ 비정질 실리콘층(35a)을 건식 에칭을 통해 순차적으로 제거한다.
이때, 소스/드레인 금속층(31) 상에 잔류하는 포토레지스트 패턴을 제거함으로써, 도 3h에 도시된 바와 같이, 박막 트랜지스터의 채널 영역에 백 채널(Back Channel)을 형성하는 활성층(34) 및 오믹 접촉층(35)으로 구성된 반도체 패턴과, 데이터 라인(30), 데이터 라인(30)에 접속된 소스전극(32), 백 채널(Back Channel)을 사이에 두고 소스전극(32)과 대응하는 드레인 전극(33) 및 스토리지 전극(65)을 포함하는 제 2 도전성 패턴을 형성한다.
상술한 바와 같이 반도체 패턴 및 제 2 도전성 패턴을 형성한 후, 도 3i에 도시된 바와 같이, 제 3 마스크 공정을 통해 제 1 내지 제 4 콘택홀(51,52,53,54)을 갖는 보호막(50)을 형성한다.
즉, 제 2 도전성 패턴이 형성된 게이트 절연막(25) 상에 PECVD 등의 증착 방법을 통해 보호막(50)을 전면 증착시킨다.
이후, 보호막(50) 상에 포토레지스트를 도포한 후 제 3 마스크를 이용한 포토리소그래피공정을 수행함으로써, 보호막 상에 드레인 전극(33)을 노출시키는 제 1 콘택홀(51), 게이트 패드 하부 전극(81)을 노출시키는 2 콘택홀(52), 데이터 패드 하부 전극(91)을 노출시키는 제 3 콘택홀(53) 및 스토리지 전극(65)을 노출시키는 제 4 콘택홀(54)을 형성한다.
상술한 바와 같이 다수의 콘택홀을 갖는 보호막(50)을 형성한 후, 도 3j에 도시된 바와 같이, 제 4 마스크 공정을 통해 보호막 상에 화소 전극(60), 게이트 패드 상부 전극(82), 데이터 패드 상부 전극(92)을 포함하는 제3 도전성 패턴을 형성한다.
즉, 보호막(18) 상에 스퍼터링 등의 증착 방법을 통해 투명 도전막(ITO)을 증착한 후, 상기 투명 도전막 상에 포토레지스트를 전면 도포한다.
이후, 제 3 마스크를 이용한 포토리소그래피공정을 수행함으로써, 보호막(18) 상에 화소 전극(60), 게이트 패드 상부 전극(82), 데이터 패드 상부 전극(92)을 포함하는 제 3 도전성 패턴을 형성한다.
여기서, 화소 전극(60)은 제 1 콘택홀(51)을 통해 드레인 전극(33)과 전기적으로 접속되는 동시에 제 4 콘택홀(54)을 통해 스토리지 전극(65)과 전기적으로 접속된다.
그리고, 게이트 패드 상부 전극(82)은 제 2 콘택홀(52)을 통해 게이트 패드 하부 전극(81)과 전기적으로 접속되며, 데이터 패드 상부 전극(92)은 제 3 콘택홀(53)을 통해 데이터 패드 하부 전극(91)과 전기적으로 접속된다.
상술한 바와 같은 마스크 공정을 통해 형성되는 종래의 박막 트랜지스터 기판의 경우, 박막 트랜지스터가 화소영역에 돌출된 형태로 형성됨에 따라 화소영역의 개구율이 저하되는 문제점이 있었다.
여기서, 박막 트랜지스터의 드레인 전극과 화소전극을 접속시키는 콘택홀 형성을 위한 별도의 공간(margin)이 화소영역에 형성되고, 이에 의해 화소영역의 개구율이 저하되는 문제점이 있었다.
그리고, 종래의 박막 트랜지스터 기판은 화소전극을 형성시에 에칭액에 의해 드레인 전극이 손상되는 것을 방지하기 위해 콘택홀부터 화소전극까지 약 4.5um 이상의 공간이 형성되고, 이에 의해 화소영역의 개구율이 또한 저하된다는 문제점이 있었다.
따라서, 본 발명의 목적은 드레인 전극을 콘택홀을 개재하지 않고 화소전극과 직접 접속시킴으로써, 화소영역의 개구율을 증가시키는 박막 트랜지스터 기판 및 그 제조방법을 제공하는 데 있다.
또한, 본 발명은 박막 트랜지스터를 구성하는 소스전극 및 드레인 전극을 게이트 라인과 일체적으로 형성되는 게이트 전극과 중첩되도록 형성함으로써, 화소영역의 개구율을 증가시킬 수 있는 박막 트랜지스터 기판 및 그 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위해, 본 발명에 따른 박막 트랜지스터 기판은 기판상에 형성된 게이트 라인, 게이트 라인에 접속되는 게이트 전극 및 게이트 패드 하부전극으로 구성된 제 1 도전성 패턴; 상기 게이트 패드 하부전극을 노출시키는 콘택홀이 형성된 게이트 절연막; 게이트 라인과 교차되어 화소 영역을 정의하는 데이터 라인, 데이터 라인에 접속되는 소스전극 및 채널을 개재하여 소스전극과 대향하는 드레인 전극으로 구성된 제 2 도전성 패턴과, 상기 소스전극 및 드레인 전극 사이에 채널을 형성하는 반도체 패턴; 드레인 전극과 직접적으로 접속되는 화소전극, 관통홀을 통해 게이트 패드 하부전극과 접속되는 게이트 패드 상부전극 및 데이터 패드 하부전극과 직접 접속되는 데이터 패드 하부전극으로 구성된 제 3 도전성 패턴으로 구성된 것을 특징으로 한다.
여기서, 본 발명은 게이트 라인과 동시에 형성되는 스토리지 전극; 및 게이트 절연막을 사이에 두고 스토리지 전극과 중첩되게 형성되는 화소전극으로 구성된 스토리지 캐패시터를 더 포함하여 구성된 것을 특징으로 한다.
본 발명은 화소영역을 노출시키는 제 1 오픈홀; 게이트 패드 상부전극을 노출시키는 제 2 오픈홀; 및 데이터 패드 상부전극을 노출시키는 제 3 오픈홀이 형성된 보호막을 더 포함하여 구성된 것을 특징으로 한다.
본 발명에 따른 게이트 전극은 게이트 라인과 일체적으로 형성되는 것을 특징으로 한다.
본 발명에 따른 소스전극 및 드레인 전극은 게이트 전극과 중첩되도록 형성된 것을 특징으로 한다.
본 발명에 따른 소스전극 및 드레인 전극 사이에는 일자형 채널이 형성된 것을 특징으로 한다.
본 발명에 따른 박막 트랜지스터 기판의 제조 방법은, 기판상에 게이트 라인, 게이트 라인에 접속되는 게이트 전극 및 게이트 패드 하부전극으로 구성된 제 1 도전성 패턴을 형성하는 단계; 제 1 도전성 패턴 상에 게이트 패드 하부전극을 노출시키는 콘택홀이 형성된 게이트 절연막을 형성하는 단계; 채널 형성을 위한 반도체 패턴과, 게이트 라인과 교차되어 화소 영역을 정의하는 데이터 라인, 데이터 라인에 접속되는 소스전극 및 채널을 개재하여 소스전극과 대향하는 드레인 전 극으로 구성된 제 2 도전성 패턴을 형성하는 단계; 드레인 전극과 직접 접속되는 화소전극, 관통홀을 통해 게이트 패드 하부전극과 접속되는 게이트 패드 상부전극 및 데이터 패드 하부전극과 직접 접속되는 데이터 패드 하부전극으로 구성된 제 3 도전성 패턴을 형성하는 단계를 포함하여 구성된 것을 특징으로 한다.
여기서, 본 발명은, 게이트 라인과 동시에 형성되는 스토리지 전극; 및 게이트 절연막을 사이에 두고 스토리지 전극과 중첩되게 형성되는 화소전극으로 구성된 스토리지 캐패시터를 형성하는 단계를 더 포함하여 구성된 것을 특징으로 한다.
본 발명은 화소영역을 노출시키는 제 1 오픈홀; 게이트 패드 상부전극을 노출시키는 제 2 오픈홀; 및 데이터 패드 상부전극을 노출시키는 제 3 오픈홀이 형성된 보호막을 형성하는 단계를 더 포함하여 구성된 것을 특징으로 한다.
본 발명에 따른 제 1 도전성 패턴을 구성하는 게이트 전극은 게이트 라인과 일체적으로 형성되는 것을 특징으로 한다.
본 발명에 따른 게이트 절연막을 형성하는 단계는, 제 1 도전성 패턴이 형성된 기판상에 게이트 절연물질을 전면 증착시키는 단계; 게이트 절연물질 상에 포토레지스트를 전면 도포한 후, 마스크 공정을 통해 포토레지스트 패턴을 형성하는 단계; 및 포토레지스트 패턴에 의해 노출된 게이트 절연물질을 에칭하여 게이트 패드 하부전극을 노출시키는 콘택홀을 형성하는 단계를 포함하여 구성된 것을 특징으로 한다.
본 발명에 따른 제 2 도전성 패턴을 형성하는 단계는, 게이트 절연막 상에 활성층, 오믹 접촉층 및 소스/드레인 금속층을 순차적으로 적층하는 단계; 소스/드 레인 전극 상에 포토레지스트를 전면 증착시킨 후, 마스크 공정을 통해 채널 영역에 단차가 형성된 포토레지스트 패턴을 형성하는 단계; 포토레지스트 패턴에 의해 노출된 소스/드레인 금속층, 오믹 접촉층 및 활성층을 순차적으로 에칭한 후, 포토레지스트 패턴을 애싱하여 채널 영역에 형성된 소스/드레인 금속층을 노출시키는 단계; 노출된 소스/드레인 금속층을 에칭하여 데이터 라인에 접속된 소스전극 및 드레인 전극으로 분리하는 단계; 및 소스전극 및 드레인 전극이 분리됨에 따라 채널 영역에 노출된 오믹 접촉층을 애칭하여 채널을 형성하는 활성층을 노출시키는 단계를 포함하여 구성된 것을 특징으로 한다.
본 발명에 따른 소스전극 및 드레인 전극은 게이트 전극과 중첩되도록 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
본 발명에 따른 소스전극 및 드레인 전극 사이에 형성되는 채널은 일자형인 것을 특징으로 한다.
본 발명에 따른 상기 제 3 도전성 패턴을 형성하는 단계는, 제 2 도전성 패턴이 형성된 기판상에 투명 도전층을 전면 증착시키는 단계; 투명 도전층 상에 포토레지스트를 전면 증착시킨 후, 마스크 공정을 통해 투명 도전층을 노출시키는 포토레지스트 패턴을 형성하는 단계; 및 포토레지스트 패턴에 의해 노출된 투명 도전층을 애칭하여 제 3 도전성 패턴을 형성하는 단계를 포함하여 구성된 것을 특징으로 한다.
이하, 첨부도면을 참조하여 본 발명에 따른 바람직한 실시예에 대하여 설명한다.
먼저, 도 4 및 도 5를 참조하여 본 발명에 따른 박막 트랜지스터 기판의 구성에 대해 상세하게 설명한다.
도 4 및 도 5를 참조하면, 본 발명에 따른 박막 트랜지스터 기판은(100), 기판(102)상에 형성된 게이트 라인(110)과, 게이트 라인(110)과 평행하게 형성되는 스토리지 전극(162)과, 게이트 절연막(120)을 사이에 두고 게이트 라인(110)과 교차 형성되어 화소영역(152)을 정의하는 데이터 라인(140)과, 게이트 라인(110)과 데이터 라인(140)의 교차 영역에 형성된 박막 트랜지스터(T)와, 박막 트렌지스터(T)와 직접적으로 접속되어 공통전극과 함께 수직전계를 형성하는 화소전극(150)과, 기판(102)상에 형성되며 화소영역(152) 및 패드부(180,190)를 오픈시키는 오픈홀이 형성된 보호막(170)을 포함한다.
그리고, 본 발명에 따른 박막 트랜지스터 기판은 게이트 라인(110)에 접속되는 게이트 패드(180)와, 데이터 라인(140)에 접속되는 데이터 패드(190)를 더 구비한다.
게이트 라인(110)은 게이트 패드(180)에 접속되는 게이트 드라이버(미도시)로부터 공급되는 게이트 신호를 박막 트랜지스터(T)를 구성하는 게이트 전극(112)으로 전달한다. 여기서, 게이트 라인(110) 및 게이트 전극(112)은 알루미늄(Al)계 금속, 구리(Cu), 크롬(Cr), 몰리브덴 등으로 구성된 게이트 금속으로 구성되어 있다.
이때, 게이트 전극(112)은 화소영역(152)으로 돌출된 형태가 아닌 게이트 라인(110)과 일체적으로 형성된다. 따라서, 게이트 전극(112)이 게이트 라인(110)과 일체적으로 형성됨에 따라 화소영역(152)의 개구율을 증가시킬 수 있다.
박막 트랜지스터(T)는 게이트 라인(110)의 게이트 신호에 응답하여 데이터 라인(140)의 화소신호를 화소전극(150)에 충전시키는 역할을 수행하는 것으로서, 게이트 라인(110)과 일체적으로 형성된 게이트 전극(112), 게이트 절연막(120)을 개재하여 게이트 전극(112)과 중첩되게 형성된 소스전극(142) 및 소스전극(142)과 대향 되게 형성되어 일자형 채널을 형성되는 드레인 전극(144)을 포함하여 구성된다.
또한, 박막 트랜지스터(T)는 게이트 절연막(120)을 사이에 두고 게이트 전극(112)과 대응되게 형성되어 채널을 형성하는 활성층(132) 및 활성층(132) 상에 형성되며 소스전극(142) 및 드레인 전극(144)과 오믹 접촉을 수행하는 오믹 접촉층(134)을 더 포함하여 구성된다.
여기서, 박막 트랜지스터(T)를 구성하는 드레인 전극(144)은 게이트 전극(112)과 중첩되어 화소 영역으로 일부 돌출된 구조를 갖는 동시에 화소전극(150)과 직접 접속된다.
따라서, 본원 발명의 박막 트랜지스터(T)는 종래 화소영역으로 돌출된 구조를 갖는 박막 트랜지스터와 비교하여 화소영역의 개구율을 증가시키고 있음을 알 수 있다.
데이터 라인(140)은 데이터 패드(190)에 접속되는 데이터 드라이버(미도시) 로부터 공급되는 데이터 신호를 게이트 전극(112)의 온/오프에 연동하여 박막 트랜지스터(T)의 소스전극(142) 및 드레인 전극(144)으로 전달하는 역할을 수행한다.
이때, 데이터 라인(140)은 게이트 절연막(120)을 사이에 두고 게이트 라인(110)과 교차되어 화소전극(150)이 위치하는 화소영역(152)을 정의한다.
화소전극(150)은 박막 트랜지스터(T)를 통해 화소 신호가 공급됨에 따라 공통 전극(미도시)과 함께 액정 배향을 위한 전계를 형성한다. 이때, 화소전극(150)은 박막 트랜지스터(T)를 구성하는 드레인 전극(144)과 콘택홀을 개재하지 않은 상태로 직접 접속되도록 구성되어 있다.
따라서, 화소전극(150)과 드레인 전극(144)을 접속시키는 콘택홀을 형성하기 위한 공간(margin)을 화소영역에 형성할 필요가 없고, 이에 의해 화소영역(152)의 개구율이 증가한다.
또한, 화소전극(150)은 게이트 절연막(120)을 개재하여 스토리지 전극(162)과 중첩적으로 형성되어 스토리지 캐패시터(160)를 형성한다. 이때, 스토리지 캐패시터(160)는 화소 전극(150)에 충전된 화소 신호를 다음 화소 신호가 충전될 때까지 안정적으로 유지시키는 역할을 수행하는 것으로서 큰 용량값을 갖도록 설계되는 것이 바람직하다.
보호막(170)은 박막 트랜지스터(T)가 형성된 기판(102)상에 형성되어 채널을 형성하는 활성층(132)을 습기나 스크래치(scratch) 등의 외부환경으로부터 보호하는 역할을 수행하는 것으로서, 질화실리콘 등의 무기절연물질, 아크릴(acryl)계 유기화합물, BCB(benzocyclobutene) 또는 PFCB (perfluorocyclobutane) 등의 유기절 연물질로 구성된다.
이때, 보호막(170)에는 마스크 공정을 통해 형성된 제 1 내지 제 3 오픈홀(172, 174, 176)을 구비하고, 여기서 제 1 오픈홀(172)은 보호막(170)을 관통하여 화소영역(152)에 형성된 화소전극(150)을 오픈시키고, 제 2 오픈홀(174)은 보호막(170)을 관통하여 게이트 패드 상부전극(184)을 오픈시키고, 제 3 오픈홀(172)은 보호막(170)을 관통하여 데이터 패드 상부전극(194)을 노출시킨다.
게이트 패드(180)는 게이트 드라이버(도시하지 않음)와 접속되어 게이트 라인(110)에 게이트 신호를 공급하는 것으로서, 게이트 라인(110)으로부터 연장되는 게이트 패드 하부전극(182), 게이트 절연막(120)을 관통하는 콘택홀(124)을 통해 게이트 패드 하부전극(182)과 접속하는 게이트 패드 상부전극(184)을 포함하여 구성된다.
이때, 게이트 패드(190)를 구성하는 게이트 패드 상부전극(184)은 보호막(170)에 형성된 제 2 오픈홀(174)을 통해 외부로 노출되어 있다.
데이터 패드(190)는 데이터 드라이버(도시하지 않음)와 접속되어 데이터 라인(140)에 데이터 신호를 공급하는 것으로서, 데이터 라인(140)으로부터 연장되는 데이터 패드 하부 전극(192)과, 데이터 패드 하부전극(192)과 직접적으로 접속된 데이터 패드 상부전극(194)을 포함하여 구성된다.
이때, 데이터 패드(190)를 구성하는 데이터 패드 상부전극(194)은 보호막(170)에 형성된 제 3 오픈홀(174)을 통해 외부로 노출되어 있다.
이하, 첨부도면을 참조하여 본 발명에 따른 박막 트랜지스터 기판의 제조방 법에 대해 상세하게 설명한다.
먼저, 본 발명에 따른 제 1 마스크 공정을 통해 기판(102)상에 게이트 라인(110), 게이트 전극(112), 스토리지 전극(162) 및 게이트 패드 하부전극(182)으로 구성된 제 1 도전성 패턴을 형성한다(도 6 및 도 7 참조).
이를 보다 구체적으로 설명하면, 도 8a에 도시된 바와 같이, 기판(102)상에 스퍼터링 등의 증착 공정을 통해 게이트 금속층(103)을 전면 증착시킨다. 여기서, 게이트 금속층(103)은 알루미늄(Al)계 금속, 구리(Cu), 크롬(Cr), 몰리브덴 등으로 구성된다.
이후, 기판(102)상에 포토레지스트를 전면 도포한 후 제 1 마스크를 이용한 포토레소그래피 공정을 수행함으로써, 도 8b에 도시된 바와 같이, 게이트 금속층(103)을 노출시키는 포토레지스트 패턴(PR)을 형성한다.
이때, 포토레지스트 패턴(PR)에 의해 노출된 게이트 금속층(103)을 습식 에칭(wet etching)을 통해 제거한 후 잔류하는 포토레지스트 패턴을 애싱함으로써, 도 8c에 도시된 바와 같이, 기판(102)상에 게이트 라인(110), 상기 게이트 라인(110)에 일체적으로 형성된 게이트 전극(112), 스토리지 전극(162) 및 게이트 패드 하부전극(182)으로 구성된 제 1 도전성 패턴을 형성한다.
상술한 바와 같이 기판상에 제 1 도전성 패턴을 형성한 후, 본 발명에 따른 제 2 마스크 공정을 통해 게이트 절연막(120)을 패터닝 하여 게이트 패드 하부전극(182)을 노출시키는 콘택홀(124)을 형성한다(도 9 및 도 10 참조).
이를 보다 구체적으로 설명하면, 도 11a에 도시된 바와 같이, 제 1 도전성 패턴이 형성된 기판(102)상에 제 1 보호막(122)을 전면 증착시킨다.
이후, 제 1 보호막(122) 상에 포토레지스트를 전면 도포한 후 제 2 마스크를 이용한 포토리소그래피 공정을 수행함으로써, 도 11b에 도시된 바와 같이, 제 1 도전성 패턴 중에서 게이트 패드 하부전극(192)을 노출시키는 포토레지스트 패턴(PR)을 형성한다.
이때, 포토레지스트 패턴(PR)에 의해 노출된 제 1 보호막(122)을 에칭한 후 잔류하는 포토레지스트 패턴(PR)을 애싱함으로써, 도 11c에 도시된 바와 같이, 게이트 패드 하부전극(182)을 노출시키는 콘택홀(124)을 갖는 게이트 절연막(120)을 형성한다.
상술한 바와 같이 콘택홀(124)이 형성된 게이트 절연막(120)을 형성한 후, 본 발명에 따른 제 3 마스크 공정을 통해 채널을 형성하는 활성층(132) 및 오믹 접촉층(134)으로 구성된 반도체 패턴(130)과, 데이트 라인(140), 소스전극(142), 드레인 전극(144), 데이터 패드 하부전극(192)을 포함하는 제 2 도전성 패턴을 형성한다(도 12 및 도 13 참조).
이를 보다 구체적으로 설명하면, 도 14a에 도시된 바와 같이, 콘택홀(124)이 형성된 게이트 절연막(120) 상에 a-Si층(132a), n+층(134a) 및 소스/드레인 금속층(140a)을 순차적으로 증착시킨다.
이후, 소스/드레인 금속층(140a) 상에 포토레지스트를 전면 도포한 후 제 3 마스크를 이용한 포토리소그래피 공정을 수행함으로써, 도 14b에 도시된 바와 같이, 소스/드레인 금속층(140a) 상에 단차를 갖는 포토레지스트 패턴(PR)을 형성한 다.
여기서, 제 3 마스크는 제 2 도전성 패턴이 형성될 영역에는 차단부가 형성되어 있고, 채널 영역에는 회절부가 형성되어 있으며, 그 이외의 영역에는 개구부가 형성된 회절 노광 마스크이다.
이때, 포토레지스트 패턴(PR)에 의해 노출된 소스/드레인 금속층(140a)을 습식 에칭(wet etching)을 통해 제거한 후, 도 14c에 도시된 바와 같이, 소스/드레인 금속층(140a)이 제거됨에 따라 노출된 n+ 실리콘층(134a) 및 아몰퍼스 실리콘층(132a)을 순차적으로 에칭한다.
이후, 포토레지스 패턴(PR)에 대한 애싱(ashing) 공정을 수행함으로써, 도 14d에 도시된 바와 같이, 채널 영역에 형성된 소스/드레인 금속층(140a)을 노출시킨다.
이때, 채널 영역에 노출된 소스/드레인 금속층(140a)을 에칭함으로써, 도 14e에 도시된 바와 같이, 박막 트랜지스터의 채널 영역에 형성된 소스/드레인 금속층(140a)을 분리한다.
이후, 도 14f에 도시된 바와 같이, 소스/드레인 금속층(140a)이 분리됨에 따라 채널영역에 노출되는 n+ 비정질 실리콘층(134a)을 건식 에칭을 통해 제거한다.
이때, 소스/드레인 금속층(140a) 상에 잔류하는 포토레지스트 패턴(PR)을 제거함으로써, 도 14g에 도시된 바와 같이, 박막 트랜지스터의 채널을 형성하는 활성층(132) 및 오믹 접촉층(1134)으로 구성된 반도체 패턴(130)과, 데이터 라인(140), 데이터 라인(140)에 접속된 소스전극(142), 채널을 개재하여 소스전극(142)과 대향 하는 드레인 전극(144) 및 데이터 패드 하부전극(192)을 포함하는 제 2 도전성 패턴을 형성한다.
여기서, 데이터 라인(140)에 접속되는 소스전극(142)은 게이트 라인(110)과 일체적으로 형성된 게이트 전극(112)과 중첩되게 형성되며, 드레인 전극(144)은 게이트 라인(110)과 중첩된 형태로 화소영역(152)으로 일부 돌출된 형태로 형성된다.
따라서, 박막 트랜지스터를 구성하는 소스전극(142) 및 드레인 전극(144)이 게이트 라인(110)과 일체적으로 형성된 게이트 전극(112)과 중첩되도록 형성됨으로써, 종래의 박막 트랜지스터와 비교하여 화소영역(152)의 개구율을 증가시킨다.
상술한 바와 같이 제 2 도전성 패턴을 형성한 후, 본 발명에 따른 제 4 마스크 공정을 공정을 통해 화소전극(150), 게이트 패드 상부전극(184) 및 데이터 패드 상부전극(1194)을 포함하여 구성된 제 3 도전성 패턴을 형성한다(도 15 및 도 16참조).
이를 보다 구체적으로 설명하면, 도 17a에 도시된 바와 같이, 제 2 도전성 패턴이 형성된 기판(102)상에 스퍼터링 등의 증착공정을 통해 투명 도전층(ITO)(150a)을 전면 증착시킨다.
이후, 투명 도전층(150a) 상에 포토레지스트를 전면 도포한 후 제 4 마스크를 이용한 포토리소그래피 공정을 수행함으로써, 도 17b에 도시된 바와 같이, 투명 도전층(150a)을 노출시키는 포토레지스트 패턴(PR)을 형성한다.
이때, 포토레지스트 패턴에 의해 노출된 투명 도전층(150a)을 애칭한 후 잔류하는 포토레지스트 패턴(PR)을 제거함으로써, 도 17c에 도시된 바와 같이, 드레 인 전극(144)과 직접적으로 접속되는 화소전극(150), 게이트 패드 상부전극(184) 및 데이터 패드 상부전극(194)을 포함하는 제 3 도전성 패턴을 형성한다.
여기서, 화소전극(150)은 게이트 절연막(120)을 사이에 두고 스토리지 전극(162)과 중첩되게 형성되어 스토리지 캐패시터(170)를 또한 형성한다.
상술한 바와 같이 제 3 도전성 패턴을 형성한 후, 본 발명에 따른 제 5 마스크 공정을 통해 화소전극(150), 게이트 패드(180) 및 데이터 패드(190)를 오픈시키는 오픈홀이 형성된 제 2 보호막(170)을 형성한다(도 18 및 도 19 참조).
이를 보다 구체적으로 설명하면, 도 20a에 도시된 바와 같이, 제 3 도전층이 형성된 기판(102)상에 제 2 보호막(170)을 전면 도포한다.
이후, 제 2 보호막(170) 상에 포토레지스트를 전면 도포한 후 제 5 마스크를 이용한 포토리소그래피 공정을 수행함으로써, 도 20b에 도시된 바와 같이, 제 2 보호막(170)을 노출시키는 포토레지스트 패턴(PR)을 형성한다.
이때, 포토레지스트 패턴(PR)에 의해 노출된 제 2 보호막(170)을 에칭함으로써, 도 20c에 도시된 바와 같이, 화소영역(152)을 노출시키는 제 1 오픈홀(172), 게이트 패드 상부전극(184)을 노출시키는 제 2 오픈홀(172) 및 데이터 패드 상부전극(194)을 노출시키는 제 3 오픈홀(176)을 갖는 제 2 보호막(170)을 최종적으로 형성한다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 기판 및 그 제조방법은 박막 트랜지스터의 소스/드레인 전극을 게이트 전극과 중첩 되도록 형성함으로써, 화소영역의 개구율을 증가시킬 수 있다는 효과를 제공한다.
또한, 본 발명은 박막 트랜지스터의 드레인 전극과 화소전극을 직접 접속되도록 구성하여 화소홀 형성을 위한 별도의 공간(margin)을 제거함으로써, 화소영역의 개구율을 증가시킬 수 있다는 효과를 제공한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (15)

  1. 기판상에 형성된 게이트 라인, 상기 게이트 라인에 접속되는 게이트 전극 및 게이트 패드 하부전극으로 구성된 제 1 도전성 패턴;
    상기 게이트 패드 하부전극을 노출시키는 콘택홀이 형성된 게이트 절연막;
    상기 게이트 라인과 교차되어 화소 영역을 정의하는 데이터 라인, 상기 데이터 라인에 접속되는 소스전극 및 상기 채널을 개재하여 소스전극과 대향하는 드레인 전극으로 구성된 제 2 도전성 패턴과, 상기 소스전극 및 드레인 전극 사이에 채널을 형성하는 반도체 패턴;
    상기 드레인 전극과 직접적으로 접속되는 화소전극, 상기 관통홀을 통해 상기 게이트 패드 하부전극과 접속되는 게이트 패드 상부전극 및 상기 데이터 패드 하부전극과 직접 접속되는 데이터 패드 하부전극으로 구성된 제 3 도전성 패턴으로 구성된 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 게이트 라인과 동시에 형성되는 스토리지 전극; 및
    상기 게이트 절연막을 사이에 두고 상기 스토리지 전극과 중첩되게 형성되는 상기 화소전극으로 구성된 스토리지 캐패시터를 더 포함하여 구성된 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제 1 항에 있어서,
    상기 화소영역을 노출시키는 제 1 오픈홀;
    상기 게이트 패드 상부전극을 노출시키는 제 2 오픈홀; 및
    상기 데이터 패드 상부전극을 노출시키는 제 3 오픈홀이 형성된 보호막을 더 포함하여 구성된 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제 1 항에 있어서,
    상기 게이트 전극은 상기 게이트 라인과 일체적으로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 제 1 항에 있어서,
    상기 소스전극 및 드레인 전극은 상기 게이트 전극과 중첩되도록 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 제 5 항에 있어서,
    상기 소스전극 및 드레인 전극 사이에는 일자형 채널이 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  7. 기판상에 게이트 라인, 상기 게이트 라인에 접속되는 게이트 전극 및 게이트 패드 하부전극으로 구성된 제 1 도전성 패턴을 형성하는 단계;
    상기 제 1 도전성 패턴 상에 게이트 패드 하부전극을 노출시키는 콘택홀이 형성된 게이트 절연막을 형성하는 단계;
    채널 형성을 위한 반도체 패턴과, 상기 게이트 라인과 교차되어 화소 영역을 정의하는 데이터 라인, 상기 데이터 라인에 접속되는 소스전극 및 상기 채널을 개재하여 소스전극과 대향하는 드레인 전극으로 구성된 제 2 도전성 패턴을 형성하는 단계;
    상기 드레인 전극과 직접 접속되는 화소전극, 상기 게이트 절연막을 관통하여 관통홀을 통해 상기 게이트 패드 하부전극과 접속되는 게이트 패드 상부전극 및 상기 데이터 패드 하부전극과 직접 접속되는 데이터 패드 하부전극으로 구성된 제 3 도전성 패턴을 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  8. 제 7 항에 있어서,
    상기 게이트 라인과 동시에 형성되는 스토리지 전극; 및
    상기 게이트 절연막을 사이에 두고 상기 스토리지 전극과 중첩되게 형성되는 상기 화소전극으로 구성된 스토리지 캐패시터를 형성하는 단계를 더 포함하녀 구성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  9. 제 8 항에 있어서,
    상기 화소영역을 노출시키는 제 1 오픈홀;
    상기 게이트 패드 상부전극을 노출시키는 제 2 오픈홀; 및
    상기 데이터 패드 상부전극을 노출시키는 제 3 오픈홀이 형성된 보호막을 형성하는 단계를 더 포함하여 구성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  10. 제 9 항에 있어서,
    상기 제 1 도전성 패턴을 구성하는 상기 게이트 전극은 상기 게이트 라인과 일체적으로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  11. 제 9 항에 있어서,
    상기 게이트 절연막을 형성하는 단계는,
    상기 제 1 도전성 패턴이 형성된 기판상에 게이트 절연물질을 전면 증착시키는 단계;
    상기 게이트 절연물질 상에 포토레지스트를 전면 도포한 후, 마스크 공정을 통해 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴에 의해 노출된 게이트 절연물질을 에칭하여 상기 게이트 패드 하부전극을 노출시키는 콘택홀이 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  12. 제 7 항에 있어서,
    상기 제 2 도전성 패턴을 형성하는 단계는,
    게이트 절연막 상에 활성층, 오믹 접촉층 및 소스/드레인 금속층을 순차적으로 적층하는 단계;
    상기 소스/드레인 전극 상에 포토레지스트를 전면 증착시킨 후, 마스크 공정을 통해 채널 영역에 단차가 형성된 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴에 의해 노출된 소스/드레인 금속층, 오믹 접촉층 및 활성층을 순차적으로 에칭한 후, 상기 포토레지스트 패턴을 애싱하여 상기 채널 영역에 형성된 소스/드레인 금속층을 노출시키는 단계;
    상기 노출된 소스/드레인 금속층을 에칭하여 상기 데이터 라인에 접속된 소스전극 및 드레인 전극으로 분리하는 단계; 및
    상기 소스전극 및 드레인 전극이 분리됨에 따라 상기 채널 영역에 노출된 오믹 접촉층을 애칭하여 채널을 형성하는 활성층을 노출시키는 단계를 포함하여 구성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  13. 제 12 항에 있어서,
    상기 소스전극 및 드레인 전극은 상기 게이트 전극 상에 중첩되도록 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  14. 제 13 항에 있어서,
    상기 소스전극 및 드레인 전극 사이에는 일자형 채널이 형성되는 것을 특징 으로 하는 박막 트랜지스터 기판의 제조 방법.
  15. 제 7 항에 있어서,
    상기 제 3 도전성 패턴을 형성하는 단계는,
    상기 제 2 도전성 패턴이 형성된 기판상에 투명 도전층을 전면 증착시키는 단계;
    상기 투명 도전층 상에 포토레지스트를 전면 증착시킨 후, 마스크 공정을 통해 상기 투명 도전층을 노출시키는 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴에 의해 노출된 상기 투명 도전층을 애칭하여 상기 제 3 도전성 패턴을 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
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