TWI645541B - 具有陣列低於周邊結構的記憶體結構 - Google Patents

具有陣列低於周邊結構的記憶體結構 Download PDF

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Abstract

一種記憶體結構，包括一基板、一陣列部分、一周邊部分以及複數接觸窗。陣列部分設置於基板上。周邊部分設置於陣列部分上。複數接觸窗連接陣列部分至周邊部分。

Description

具有陣列低於周邊結構的記憶體結構
本發明是有關於一種記憶體結構，且特別是有關於一種具有陣列低於周邊(array-under-periphery,AUP)結構之記憶體結構。
記憶裝置係使用於許多產品之中，例如MP3播放器、數位相機、電腦檔案等之儲存元件中。隨著記憶體製造技術的進步，對於記憶裝置的需求也趨向較小的尺寸、較大的記憶容量。因應這種需求，需要製造高元件密度的記憶裝置，而逐漸發展出三維堆疊記憶體結構(3D stacked memory structure)。
在三維記憶體中，垂直堆疊周邊元件與記憶元件有助於降低晶片面積與整體成本。一般來說，高溫有助於增進陣列裝置的裝置表現/可靠度。然而，傳統上係採用周邊優先(periphery first)製程，使其不允許在陣列裝置的製造過程中產生高溫，避 免傷害周邊元件。
本發明係有關於一種具有陣列低於周邊結構之記憶體結構，可允許在製造記憶體結構的過程中產生高溫，以最佳化(optimize)陣列裝置，有助於增進其裝置表現/可靠度。
根據本發明，提出一種記憶體結構，包括一基板、一陣列部分、一周邊部分以及複數接觸窗。陣列部分設置於基板上。周邊部分設置於陣列部分上。複數接觸窗連接陣列部分至周邊部分。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：
100、101、102‧‧‧記憶體結構
11、12、12’‧‧‧基板
13‧‧‧接觸窗
14‧‧‧選擇層
121、141‧‧‧凹槽
15‧‧‧氧化物
20、20’‧‧‧陣列部分
21‧‧‧記憶元件
23‧‧‧連接層
25‧‧‧底層
251‧‧‧凹槽
27‧‧‧通道層
30‧‧‧周邊部分
31‧‧‧通道層
33‧‧‧薄膜電晶體
35‧‧‧金屬層
L‧‧‧光線
h‧‧‧凹槽的深度
第1圖繪示依據本揭露一實施例的記憶體結構。
第2圖繪示依據本揭露另一實施例的記憶體結構。
第3A圖繪示依據本揭露一實施例之對位標記的示意圖。
第3B圖繪示依據本揭露另一實施例之對位標記的示意圖。
第3C圖繪示依據本揭露又一實施例之對位標記的示意圖。
第4圖繪示依據本揭露又一實施例的半導體結構。
以下係參照所附圖式詳細敘述本揭露之實施態樣。需注意的是，實施例所提出的結構和內容僅為舉例說明之用，本揭露欲保護之範圍並非僅限於所述之態樣。實施例中相同或類似的標號係用以標示相同或類似之部分。需注意的是，本揭露並非顯示出所有可能的實施例。可在不脫離本揭露之精神和範圍內對結構加以變化與修飾，以符合實際應用所需。因此，未於本揭露提出的其他實施態樣也可能可以應用。再者，圖式係已簡化以利清楚說明實施例之內容，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖式內容僅作敘述實施例之用，而非作為限縮本發明保護範圍之用。
第1圖繪示依據本揭露一實施例的記憶體結構100。如第1圖所示，記憶體結構100包括一基板11、一陣列部分20、一周邊部分30以及複數接觸窗(contacts)13。在本揭露實施例中，陣列部分20設置於基板11上，周邊部分30設置於陣列部分20上，而接觸窗30連接陣列部分20至周邊部分30。
在一實施例中，基板可為一矽基板。陣列部分20可包括複數記憶元件21與複數連接層23。連接層23設置於周邊部分30之下，且連接層23連接於記憶元件21。如第1圖所示，部分連接層23可連接記憶元件21與接觸窗13。
在一實施例中，連接層23可由重摻雜多晶矽(heavy doped polysilicon)所形成，重摻雜多晶矽的濃度可大於1 x 1021/cm3。然而，本揭露並未限定於此。在另一實施例中，連接 層23可為一金屬層，金屬層舉例來說包括鎢(W)或鋁(Al)。
如第1圖所示，陣列部分20可包括一底層(bottom layer)25與一通道層27。在此實施例中，底層設置於基板11上，舉例來說可作為一接地層(ground layer)，而通道層27為垂直通道(vertical channel,VC)，垂直通道連接於記憶元件21與底層25。也就是說，陣列部分可形成一垂直通道反及閘(NAND)結構。然而，本揭露並未限定於此。
在一實施例中，底層25可包括重摻雜多晶矽。在此，重摻雜多晶矽的濃度可大於1 x 1021/cm3。此外，底層25的厚度可大於2000Å，以具有較佳的表現。
如第1圖所示，周邊部分30可包括一通道層31與至少一薄膜電晶體(thin-film transistor,TFT)33。在此，薄膜電晶體33可設置於通道層31上。在一實施例中，通道層31可包括多晶矽，然而，本揭露並未限定於此。在另一實施例中，通道層可包括氧化銦錄鋅(indium gallium zinc oxide,IGZO)。再者，通道層31的厚度可小於200Å。
需注意的是，薄膜電晶體33不需要涵蓋所有周邊的功能。只要周邊部分30可支持局部字元線(local word line driver,LWD)及/或頁緩衝器(page buffer)，將會非常有幫助。
如第1圖所示，周邊部分30也可包括金屬層35。在此實施例中，金屬層35可透過接觸窗13連接至周邊部分30內的薄膜電晶體33，或連接至陣列部分20內的連接層23與底層 25。此外，氧化物15可形成於基板11上，使陣列部分20內或周邊部分30內之元件之間的空間被氧化物15填滿。
第2圖繪示依據本揭露另一實施例的記憶體結構101。第2圖所示之記憶體結構101與第1圖所示之記憶體結構100的不同之處，在於第2圖所示之記憶體結構101的基板12為一玻璃基板。記憶體結構101類似於記憶體結構100的其他元件在此將不重複描述。
在此實施例中，記憶體結構101可進一步包括一選擇層(optional layer)14，選擇層14設置於(玻璃)基板12上，可製造至少一對位標記(alignment mark)，用以解決(玻璃)基板12對位困難的問題。舉例來說，選擇層14可為一矽層、或一氮化層。
第3A圖繪示依據本揭露一實施例之對位標記的示意圖。如第3A圖所示，可形成複數凹槽(cavities)141於選擇層14上，以製造至少一對位標記。在此實施例中，可先形成選擇層14於基板12上，接著再形成複數凹槽141於選擇層14上，以製造至少一對位標記。然而，本揭露並未限定於此。
第3B圖繪示依據本揭露另一實施例之對位標記的示意圖。在此實施例中，係先於(玻璃)基板12’上形成複數凹槽121，接著形成選擇層14’於(玻璃)基板12’上，以製造至少一對位標記。
在一實施例中，對位標記的大小比對位光源(光線 L)(例如為紅光)的波長λ大上許多，例如對位標記具有8μm的間距(pitch)，對位光源的波長λ為6520Å。為了最佳化對準訊號，對位標記較佳能造成1/2波長λ的光程差，可最大化相消性干涉，強化對比。在此條件下，第3A圖之凹槽141(或第3B圖之凹槽121)的兩倍深度2h可為 λ，也就是說，第3A圖之凹 槽141(或第3B圖之凹槽121)的深度h可為 λ。
假設選擇層14上方之堆疊層(例如包括多晶矽的底層25)之折射率n為1.5，使用波長λ為6520Å的紅光為對位光源，那麼第3A圖之凹槽141(或第3B圖之凹槽121)的深度h可介於800至1400Å，例如為1100Å。
雖然第2~3B圖繪示形成複數凹槽141於選擇層14上或形成複數凹槽121於(玻璃)基板12’上，以製造至少一對位標記，但本揭露並未限定於此。
第3C圖繪示依據本揭露又一實施例之對位標記的示意圖。在此實施例中，可省略選擇層14，將底層25直接設置於(玻璃)基板12上，而至少一對位標記形成於底層25上。如第3C圖所示，複數凹槽251可直接形成於底層25上，以製造至少一對位標記。在一實施例中，凹槽251可完全穿透底層25，並曝露(玻璃)基板12的部分頂表面，也就是說，對位標記可與底層25上的其他圖案(未繪示)在同一蝕刻製程中形成，節省製造成本。
要注意的是，雖然第3C圖之實施例中，對位標記 形成於底層25上，但本揭露並未限定於此。在某些實施例中，對位標記可形成於陣列部分20中，記憶元件21下方的其他堆疊層上。
雖然第1圖(與第2圖)以陣列部分20具有一垂直通道反及閘結構為例子，但本揭露並未限定於此。第4圖繪示依據本揭露又一實施例的半導體結構102。如第4圖所示，陣列部分20’內可形成一垂直閘極(vertical gate,VG)反及閘結構。也就是說，陣列結構20’內的記憶元件可包括垂直閘極。
需注意的是，其他型態的陣列結構也可形成於依據本揭露之記憶體結構的陣列部分內。上述實施例所提出的結構和內容僅為舉例說明之用，本揭露欲保護之範圍並非僅限於所述之態樣。
承上述實施例，由於本揭露之記憶體結構具有一陣列低於周邊的結構，可允許在製造記憶體結構的過程中產生高溫以最佳化陣列裝置，有助於增進其裝置表現/可靠度。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (10)

  1. 一種記憶體結構，包括：一基板；一陣列部分，設置於該基板上；一周邊部分，設置於該陣列部分上；複數接觸窗，連接該陣列部分至該周邊部分；以及至少一對位標記，形成於該陣列部分中的一底層上或該陣列部分下方的一選擇層上，其中該至少一對位標記與該陣列部分重疊。
  2. 如申請專利範圍第1項所述之記憶體結構，其中該基板為一玻璃基板。
  3. 如申請專利範圍第2項所述之記憶體結構，其中該選擇層設置於該玻璃基板上，該記憶體結構更包括：複數凹槽，形成於該選擇層上以製造該至少一對位標記；其中該複數凹槽的深度介於800至1400Å。
  4. 如申請專利範圍第3項所述之記憶體結構，其中該選擇層為一矽層、一氧化矽層或一氮化層。
  5. 如申請專利範圍第2項所述之記憶體結構，其中該陣列部 分包括複數凹槽，該底層設置於該玻璃基板上，該複數凹槽形成於該底層上以製造該至少一對位標記，且該底層包括重摻雜多晶矽。
  6. 如申請專利範圍第1項所述之記憶體結構，其中該基板為一矽基板。
  7. 如申請專利範圍第1項所述之記憶體結構，其中該陣列部分包括：複數記憶元件；及複數連接層，設置於該周邊部分之下且連接於該複數記憶元件。
  8. 如申請專利範圍第7項所述之記憶體結構，其中該複數記憶元件包括垂直通道。
  9. 如申請專利範圍第7項所述之記憶體結構，該複數記憶元件包括垂直閘極。
  10. 如申請專利範圍第1項所述之記憶體結構，其中該周邊部分包括至少一薄膜電晶體及一通道層，且該通道層為多晶矽或氧化銦鎵鋅。
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