CN107634064A - 具有阵列低于周边结构的半导体结构 - Google Patents
具有阵列低于周边结构的半导体结构 Download PDFInfo
- Publication number
- CN107634064A CN107634064A CN201610686472.6A CN201610686472A CN107634064A CN 107634064 A CN107634064 A CN 107634064A CN 201610686472 A CN201610686472 A CN 201610686472A CN 107634064 A CN107634064 A CN 107634064A
- Authority
- CN
- China
- Prior art keywords
- memory construction
- memory
- substrate
- layer
- array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
一种存储器结构，包括一基板、一阵列部分、一周边部分以及多个接触窗。阵列部分设置于基板上。周边部分设置于阵列部分上。多个接触窗连接阵列部分至周边部分。
Description
技术领域
本发明涉及一种存储器结构，且特别是涉及一种具有阵列低于周边(array-under-periphery，AUP)结构的存储器结构。
背景技术
记忆装置使用于许多产品之中，例如MP3播放器、数码相机、计算机档案等等的储存组件中。随着存储器制造技术的进步，对于记忆装置的需求也趋向较小的尺寸、较大的记忆容量。因应这种需求，需要制造高组件密度的记忆装置，而逐渐发展出三维堆叠存储器结构(3D stacked memory structure)。
在三维存储器中，垂直堆叠周边组件与存储元件有助于降低芯片面积与整体成本。一般来说，高温有助于增进阵列装置的装置表现/可靠度。然而，传统上采用周边优先(periphery first)工艺，使其不允许在阵列装置的制造过程中产生高温，避免伤害周边组件。
发明内容
本发明是有关于一种具有阵列低于周边结构的存储器结构，可允许在制造存储器结构的过程中产生高温以优化(optimize)阵列装置，有助于增进其装置表现/可靠度。
根据本发明，提出一种存储器结构，包括一基板、一阵列部分、一周边部分以及多个接触窗。阵列部分设置于基板上。周边部分设置于阵列部分上。多个接触窗连接阵列部分至周边部分。
为了对本发明的上述及其他方面有更好的了解，下文特列举实施例，并配合所附附图，作详细说明如下：
附图说明
图1绘示依据本发明一实施例的存储器结构。
图2绘示依据本发明另一实施例的存储器结构。
图3A绘示依据本发明一实施例的对准标记的示意图。
图3B绘示依据本发明另一实施例的对准标记的示意图。
图3C绘示依据本发明又一实施例的对准标记的示意图。
图4绘示依据本发明又一实施例的半导体结构。
【符号说明】
100、101、102：存储器结构
11、12、12’：基板
13：接触窗
14：选择层
121、141：凹槽
15：氧化物
20、20’：阵列部分
21：存储元件
23：连接层
25：底层
251：凹槽
27：通道层
30：周边部分
31：通道层
33：薄膜晶体管
35：金属层
L：光线
h：凹槽的深度
具体实施方式
以下参照所附附图详细叙述本发明的实施方案。需注意的是，实施例所提出的结构和内容仅为举例说明之用，本发明欲保护的范围并非仅限于所述的方案。实施例中相同或类似的标号用以标示相同或类似之部分。需注意的是，本发明并非显示出所有可能的实施例。可在不脱离本发明的精神和范围内对结构加以变化与修饰，以符合实际应用所需。因此，未在本发明提出的其他实施方案也可能可以应用。再者，附图已简化以利于清楚说明实施例的内容，附图上的尺寸比例并非按照实际产品等比例绘制。因此，说明书和附图内容仅作叙述实施例之用，而非作为限缩本发明保护范围之用。
图1绘示依据本发明一实施例的存储器结构100。如图1所示，存储器结构100包括一基板11、一阵列部分20、一周边部分30以及多个接触窗(contacts)13。在本发明实施例中，阵列部分20设置于基板11上，周边部分30设置于阵列部分20上，而接触窗30连接阵列部分20至周边部分30。
在一实施例中，基板可为一硅基板。阵列部分20可包括多个存储元件21与多个连接层23。连接层23设置于周边部分30之下，且连接层23连接于存储元件21。如图1所示，部分连接层23可连接存储元件21与接触窗13。
在一实施例中，连接层23可由重掺杂多晶硅(heavy doped polysilicon)所形成，重掺杂多晶硅的浓度可大于1x1021/cm3。然而，本发明在此并未限定。在另一实施例中，连接层23可为一金属层，金属层举例来说包括钨(W)或铝(Al)。
如图1所示，阵列部分20可包括一底层(bottom layer)25与一通道层27。在此实施例中，底层设置于基板11上，举例来说可作为一接地层(ground layer)，而通道层27为垂直通道(vertical channel，VC)，垂直通道连接于存储元件21与底层25。也就是说，阵列部分可形成一垂直通道与非门(NAND)结构。然而，本发明在此并未限定。
在一实施例中，底层25可包括重掺杂多晶硅。在此，重掺杂多晶硅的浓度可大于1x1021/cm3。此外，底层25的厚度可大于以具有较佳的表现。
如图1所示，周边部分30可包括一通道层31与至少一薄膜晶体管(thin-filmtransistor，TFT)33。在此，薄膜晶体管33可设置于通道层31上。在一实施例中，通道层31可包括多晶硅，然而，本发明在此并未限定。在另一实施例中，通道层可包括氧化铟镓锌(indium gallium zinc oxide，IGZO)。再者，通道层31的厚度可小于
需注意的是，薄膜晶体管33不需要涵盖所有周边的功能。只要周边部分30可支持局部字线(local word line driver，LWD)和/或页缓冲器(page buffer)，将会非常有帮助。
如图1所示，周边部分30也可包括金属层35。在此实施例中，金属层35可透过接触窗13连接至周边部分30内的薄膜晶体管33，或连接至阵列部分20内的连接层23与底层25。此外，氧化物15可形成于基板11上，使阵列部分20内或周边部分30内的组件之间的空间被氧化物15填满。
图2绘示依据本发明另一实施例的存储器结构101。图2所示的存储器结构101与图1所示的存储器结构100的不同之处，在于图2所示的存储器结构101的基板12为一玻璃基板。存储器结构101类似于存储器结构100的其他组件在此将不重复描述。
在此实施例中，存储器结构101可进一步包括一选择层(optional layer)14，选择层14设置于(玻璃)基板12上，可制造至少一对准标记(alignment mark)，用以解决(玻璃)基板12对准困难的问题。举例来说，选择层14可为一硅层、或一氮化层。
图3A绘示依据本发明一实施例的对准标记的示意图。如图3A所示，可在选择层14上形成多个凹槽(cavities)141，以制造至少一对准标记。在此实施例中，可在基板12上先形成选择层14，接着再形成多个凹槽141于选择层14上，以制造至少一对准标记。然而，本发明并未限定于此。
图3B绘示依据本发明另一实施例的对准标记的示意图。在此实施例中，先于(玻璃)基板12’上形成多个凹槽121，接着形成选择层14’于(玻璃)基板12’上，以制造至少一对准标记。
在一实施例中，对准标记的大小比对准光源(例如为红光)波长大上许多，例如对准标记具有8μm的间距(pitch)，对准光源的波长λ为 为了优化对准信号，对准标记较佳能造成1/2波长λ的光程差，可最大化相消性干涉，强化对比。在此条件下，图3A的凹槽141(或图3B的凹槽121)的两倍深度2h可为也就是说，图3A的凹槽141(或图3B的凹槽121)的深度h可为
假设选择层14上方的堆叠层(例如包括多晶硅的底层25)的折射率n为1.5，使用波长λ为的红光为对准光源，那么图3A的凹槽141(或图3B的凹槽121)的深度h可介于800至例如为
虽然图2～3B绘示形成多个凹槽141于选择层14上或形成多个凹槽121于(玻璃)基板12’上，以制造至少一对准标记，但本发明并未限定于此。
图3C绘示依据本发明又一实施例的对准标记的示意图。在此实施例中，底层25可直接设置于(玻璃)基板12上，而至少一对准标记形成于底层25上。如图3C所示，多个凹槽251可直接形成于底层25上，以制造至少一对准标记。在一实施例中，凹槽251可完全穿透底层25，并曝露(玻璃)基板12的部分上表面，也就是说，对准标记可与底层25上的其他图案(未绘示)在同一蚀刻工艺中形成，节省制造成本。
要注意的是，虽然图3C的实施例中，对准标记形成于底层25上，但本发明并未限定于此。在某些实施例中，对准标记可形成于阵列部分20中，存储元件21下方的其他堆叠层上。
虽然图1(与图2)以阵列部分20具有一垂直通道与非门结构为例子，但本发明并未限定于此。图4绘示依据本发明又一实施例的半导体结构102。如图4所示，阵列部分20’内可形成一垂直栅极(vertical gate，VG)与非门结构。也就是说，阵列结构20’内的存储元件可包括垂直栅极。
需注意的是，其他型态的阵列结构也可形成于依据本发明的存储器结构的阵列部分内。上述实施例所提出的结构和内容仅为举例说明之用，本发明欲保护的范围并非仅限于所述的方案。
根据上述实施例，由于本发明的存储器结构具有一阵列低于周边的结构可允许在制造存储器结构的过程中生高温以优化阵列装置，有助于增进其装置表现/可靠度。
Claims (10)
1.一种存储器结构，包括：
一基板；
一阵列部分，设置于该基板上；
一周边部分，设置于该阵列部分上；以及
多个接触窗，连接该阵列部分至该周边部分。
2.如权利要求1所述的存储器结构，其中该基板为一玻璃基板，且该存储器结构还包括：
一选择层，设置于该玻璃基板上；及
多个凹槽，形成于该选择层上以制造至少一对准标记。
3.如权利要求2所述的存储器结构，该多个凹槽的深度介于800至且该选择层的折射率为1.4。
4.如权利要求2所述的存储器结构，其中该选择层为一硅层、一氧化硅层或一氮化层。
5.如权利要求2所述的存储器结构，其中该阵列部分包括一底层及多个凹槽，该底层设置于该玻璃基板上，该多个凹槽形成于该底层上以制造至少一对准标记，且该底层包括重掺杂多晶硅。
6.如权利要求1所述的存储器结构，其中该基板为一硅基板。
7.如权利要求1所述的存储器结构，其中该阵列部分包括：
多个存储元件；及
多个连接层，设置于该周边部分的下且连接于该多个存储元件。
8.如权利要求7所述的存储器结构，其中该多个存储元件包括垂直通道。
9.如权利要求7所述的存储器结构，该多个存储元件包括垂直栅极。
10.如权利要求1所述的存储器结构，其中该周边部分包括至少一薄膜晶体管及一通道层，且该通道层为多晶硅或氧化铟镓锌。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15/213,522 | 2016-07-19 | ||
| US15/213,522 US10056371B2 (en) | 2013-08-13 | 2016-07-19 | Memory structure having array-under-periphery structure |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107634064A true CN107634064A (zh) | 2018-01-26 |
| CN107634064B CN107634064B (zh) | 2020-06-05 |
Family
ID=61113429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610686472.6A Active CN107634064B (zh) | 2016-07-19 | 2016-08-18 | 具有阵列低于周边结构的半导体结构 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN107634064B (zh) |
| TW (1) | TWI645541B (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101496174A (zh) * | 2006-05-31 | 2009-07-29 | 桑迪士克3D公司 | 在沟槽蚀刻期间保护图案化特征的导电硬掩模 |
| US20120181602A1 (en) * | 2011-01-13 | 2012-07-19 | Yoshiaki Fukuzumi | Semiconductor memory device and method of manufacturing the same |
| CN103003940A (zh) * | 2009-10-12 | 2013-03-27 | 莫诺利特斯3D<sup>TM</sup>有限公司 | 具有半导体装置和结构的系统 |
| CN104380382A (zh) * | 2012-03-26 | 2015-02-25 | 英特尔公司 | 三维存储器控制电路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101973212B1 (ko) * | 2010-11-05 | 2019-04-26 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| US8685816B2 (en) * | 2012-06-11 | 2014-04-01 | Globalfoundries Inc. | Methods of forming semiconductor devices by forming semiconductor channel region materials prior to forming isolation structures |
| US10403766B2 (en) * | 2012-12-04 | 2019-09-03 | Conversant Intellectual Property Management Inc. | NAND flash memory with vertical cell stack structure and method for manufacturing same |
-
2016
- 2016-07-27 TW TW105123806A patent/TWI645541B/zh active
- 2016-08-18 CN CN201610686472.6A patent/CN107634064B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101496174A (zh) * | 2006-05-31 | 2009-07-29 | 桑迪士克3D公司 | 在沟槽蚀刻期间保护图案化特征的导电硬掩模 |
| CN103003940A (zh) * | 2009-10-12 | 2013-03-27 | 莫诺利特斯3D<sup>TM</sup>有限公司 | 具有半导体装置和结构的系统 |
| US20120181602A1 (en) * | 2011-01-13 | 2012-07-19 | Yoshiaki Fukuzumi | Semiconductor memory device and method of manufacturing the same |
| CN104380382A (zh) * | 2012-03-26 | 2015-02-25 | 英特尔公司 | 三维存储器控制电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW201813052A (zh) | 2018-04-01 |
| CN107634064B (zh) | 2020-06-05 |
| TWI645541B (zh) | 2018-12-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11393716B2 (en) | Devices including stair step structures, and related apparatuses and memory devices | |
| US8785276B2 (en) | Methods for fabricating a cell string and a non-volatile memory device including the cell string | |
| CN106887404B (zh) | 半导体装置及其制造方法 | |
| US9219073B2 (en) | Parallelogram cell design for high speed vertical channel 3D NAND memory | |
| US9373632B2 (en) | Twisted array design for high speed vertical channel 3D NAND memory | |
| US8779549B2 (en) | Semiconductor memory device having capacitor and semiconductor device | |
| US8796090B2 (en) | Semiconductor device with vertical channel transistor and method for fabricating the same | |
| KR20120006843A (ko) | 반도체 장치 및 그 제조 방법 | |
| US20190051662A1 (en) | Three dimensional memory device having isolated periphery contacts through an active layer exhume process | |
| US20090302472A1 (en) | Non-volatile memory devices including shared bit lines and methods of fabricating the same | |
| KR20170136364A (ko) | 반도체 장치의 제조 방법 | |
| KR101970941B1 (ko) | 3차원 비휘발성 메모리 장치 및 그 제조 방법 | |
| KR20100007229A (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| KR20170031290A (ko) | 반도체 장치 | |
| JP2020113766A (ja) | ３次元半導体メモリ装置及びその製造方法 | |
| CN106057652A (zh) | 形成图案的方法 | |
| KR20100004770A (ko) | 메모리 반도체 장치 | |
| CN106033791B (zh) | 一种存储器元件 | |
| CN107634064A (zh) | 具有阵列低于周边结构的半导体结构 | |
| US9455265B2 (en) | Semiconductor 3D stacked structure and manufacturing method of the same | |
| US20220181347A1 (en) | Memory device | |
| US20150364412A1 (en) | Device having multiple-layer pins in memory mux1 layout | |
| US10056371B2 (en) | Memory structure having array-under-periphery structure | |
| WO2019132890A1 (en) | Ferroelectric memory devices with integrated capacitors and methods of manufacturing the same | |
| KR20100007254A (ko) | 비휘발성 메모리 소자 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |