JP6293226B2 - 半導体装置 - Google Patents

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Description

開示する発明は、半導体素子を利用した半導体装置およびその駆動方法に関するものであ
る。
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性の
ものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される
。
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択
してキャパシタに電荷を蓄積することで、情報を記憶する。
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情
報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトラ
ンジスタにおいてはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によっ
て、トランジスタが選択されていない状況でも電荷が流出、または流入するため、情報の
保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必
要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると
記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の
記憶装置が必要となる。
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、ＤＲＡＭと変わるところはない。
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、情報の保持期間は極め
て長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点
を有している（例えば、特許文献１参照）。
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が
劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じ
る。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
また、フローティングゲートに電荷を注入させるため、または、その電荷を除去するため
には、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入
、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではない
という問題もある。
不揮発性記憶装置の別の例としては、磁性材料を用いた記憶装置であるＭＲＡＭ（Ｍａｇ
ｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。Ｍ
ＲＡＭは、書き込み動作における消費電流が比較的高いため、複数のメモリセルに並列に
書き込み動作を行うことが難しいという問題がある。
特開昭５７−１０５８８９号公報
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の
保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する
ことを目的の一とする。
本発明の一態様では、トランジスタのオフ電流を十分に小さくすることができる材料、例
えば、ワイドギャップ半導体である酸化物半導体材料を用いて記憶回路を構成する。トラ
ンジスタのオフ電流を十分に小さくすることができる半導体材料を記憶回路に用いること
で、長期間にわたって記憶内容を保持することが可能である。また、酸化物半導体以外の
半導体材料を用いて駆動回路や制御回路などの周辺回路を構成する。酸化物半導体材料よ
りも高速動作が可能な酸化物半導体以外の半導体材料を、周辺回路に用いることで、記憶
回路を高速動作させることができる。
本発明の一態様は、半導体基板に設けられたセンスラッチアレイと、センスラッチアレイ
上に設けられたメモリセルアレイと、を有し、センスラッチアレイは、マトリクス状に配
置された複数のセンスラッチを有し、メモリセルアレイは、マトリクス状に配置された複
数のメモリセルを有し、複数のメモリセルのそれぞれは、ゲート電極、ソース電極、ドレ
イン電極、ゲート絶縁層、及び酸化物半導体層を含むトランジスタと、容量素子と、を有
し、センスラッチの第１の端子及び第２の端子の少なくとも一つは、センスラッチの上部
に設けられたトランジスタのソース電極またはドレイン電極と、電気的に接続される、半
導体装置である。
また、本発明の一態様は、半導体基板に設けられたセンスラッチアレイと、センスラッチ
アレイ上に積層された複数のメモリセルアレイと、を有し、センスラッチアレイは、マト
リクス状に配置された複数のセンスラッチを有し、複数のメモリセルアレイのそれぞれは
、マトリクス状に配置された複数のメモリセルを有し、複数のメモリセルのそれぞれは、
ゲート電極、ソース電極、ドレイン電極、ゲート絶縁層、及び酸化物半導体層を含むトラ
ンジスタと、容量素子と、を有し、センスラッチの第１の端子及び第２の端子の少なくと
も一つは、複数のメモリセルアレイのそれぞれにおいて、センスラッチの上部に設けられ
たトランジスタそれぞれのソース電極またはドレイン電極と、電気的に接続される、半導
体装置である。
上記各半導体装置において、第１ワード線駆動回路と、第２ワード線駆動回路と、データ
線駆動回路と、をさらに有し、第１ワード線駆動回路は、複数のメモリセルと第１ワード
線を介して電気的に接続され、第２ワード線駆動回路は、複数のセンスラッチと第２ワー
ド線を介して電気的に接続され、データ線駆動回路は、複数のセンスラッチと第１データ
線及び第２データ線を介して電気的に接続される。
また、本発明の一態様は、半導体基板に設けられたセンスラッチアレイと、センスラッチ
アレイ上に積層された第１のメモリセルアレイ及び第２のメモリセルアレイと、を有し、
センスラッチアレイは、マトリクス状に配置された複数のセンスラッチを有し、第１のメ
モリセルアレイ及び第２のメモリセルアレイのそれぞれは、マトリクス状に配置された複
数のメモリセルを有し、第１のメモリセルアレイが有する複数のメモリセルのそれぞれは
、第１のゲート電極、第１のソース電極、第１のドレイン電極、第１のゲート絶縁層、及
び第１の酸化物半導体層を含む第１のトランジスタと、第１の容量素子と、を有し、第２
のメモリセルアレイが有する複数のメモリセルのそれぞれは、第２のゲート電極、第２の
ソース電極、第２のドレイン電極、第２のゲート絶縁層、及び第２の酸化物半導体層を含
む第２のトランジスタと、第２の容量素子と、を有し、センスラッチの第１の端子及び第
２の端子の少なくとも一つは、センスラッチの上部に設けられた第１のトランジスタの第
１のソース電極または第１のドレイン電極と、第２のトランジスタの第２のソース電極ま
たは第２のドレイン電極と、電気的に接続する、半導体装置である。
上記半導体装置において、第１ワード線駆動回路と、第２ワード線駆動回路と、データ線
駆動回路と、をさらに有し、第１ワード線駆動回路は、第１のメモリセルアレイ及び第２
のメモリセルアレイが有する複数のメモリセルのそれぞれと第１ワード線を介して電気的
に接続され、第２ワード線駆動回路は、複数のセンスラッチと第２ワード線を介して電気
的に接続され、データ線駆動回路は、複数のセンスラッチと第１データ線及び第２データ
線を介して電気的に接続される。
また、上記半導体装置において、第１の酸化物半導体層と、第２の酸化物半導体層とは、
同じ酸化物半導体材料を含むことが好ましい。
また、上記半導体装置において、半導体基板は、酸化物半導体層とは異なる半導体材料を
含むことが好ましい。
なお、上記半導体装置において、酸化物半導体材料を用いてトランジスタを構成すること
があるが、開示する発明はこれに限定されない。酸化物半導体材料と同等のオフ電流特性
が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体
的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用し
ても良い。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」また
は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極
」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外し
ない。また、「上」「下」の用語は説明の便宜のために用いる表現に過ぎない。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることが
できるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、何らかの電気的作用を有するものは
、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
酸化物半導体材料を用いたトランジスタはオフ電流が極めて小さいため、これを記憶回路
に用いることにより、極めて長期にわたり記憶内容を保持することが可能である。つまり
、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くする
ことが可能となるため、消費電力を十分に低減することができる。また、電力の供給がな
い場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記
憶内容を保持することが可能である。
また、酸化物半導体材料を用いたトランジスタを含む記憶回路は、情報の書き込みに高い
電圧を必要とせず、記憶素子の劣化の問題もない。例えば、従来の不揮発性記憶装置のよ
うに、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き
抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち
、酸化物半導体材料を用いたトランジスタを含む記憶回路では、従来の不揮発性記憶装置
で問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに
、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な
動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリット
もある。
また、酸化物半導体以外の半導体材料を用いたトランジスタは、酸化物半導体材料を用い
たトランジスタよりも十分な高速動作が可能である。よって、酸化物半導体以外の半導体
材料を用いたトランジスタを周辺回路（制御回路、駆動回路など）に用いることにより、
高速動作を十分に確保した周辺回路を好適に実現することが可能である。したがって、こ
れを、酸化物半導体材料を用いたトランジスタを含む記憶回路と組み合わせて用いること
により、半導体装置の動作（例えば、情報の読み出し動作や書き込み動作など）の高速動
作を十分に確保することができる。
このように、酸化物半導体以外の半導体材料を用いたトランジスタ（換言すると、十分な
高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体材料を用いたトラン
ジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一
体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
半導体装置の概念図。 半導体装置の回路図。 半導体装置の回路図。 タイミングチャート図。 タイミングチャート図。 半導体装置の回路図。 半導体装置の断面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 電子機器を示す図。 半導体装置の断面図。 酸化物材料の結晶構造を説明する図。 酸化物材料の結晶構造を説明する図。 酸化物材料の結晶構造を説明する図。 計算によって得られた移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算に用いたトランジスタの断面構造を説明する図。 酸化物半導体層を用いたトランジスタ特性のグラフ。 試料１のトランジスタのＢＴ試験後のＶｇ−Ｉｄ特性を示す図。 試料２のトランジスタのＢＴ試験後のＶｇ−Ｉｄ特性を示す図。 試料Ａおよび試料ＢのＸＲＤスペクトルを示す図。 トランジスタのオフ電流と測定時基板温度との関係を示す図。 Ｉｄおよび電界効果移動度のＶｇ依存性を示す図。 基板温度としきい値電圧の関係および基板温度と電界効果移動度の関係を示す図。 半導体装置の上面図及び断面図。 半導体装置の上面図及び断面図。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本発明の一態様に係る半導体装置の構成について、図１乃至図６を参照して説明する。
〈半導体装置の構成〉
図１は、本発明の一態様に係る半導体装置の構成の一例を示す概念図である。本発明の一
態様に係る半導体装置は、上部に記憶回路を有し、下部に記憶回路を駆動させるために高
速動作が必要な駆動回路や制御回路などの周辺回路を有する、積層構造の半導体装置であ
る。なお、駆動回路や制御回路は、論理回路であってもよいし、アナログ回路を有してい
ても構わない。また、駆動回路や制御回路は、演算回路を有していてもよい。
図１（Ａ）に示す半導体装置は、下部にマトリクス状に配置された複数のセンスラッチ１
９０を有するセンスラッチアレイ２０１を有し、上部にマトリクス状に配置された複数の
メモリセル１７０（記憶素子とも記す）を有するメモリセルアレイ２０２（記憶回路とも
記す）を有する。また、下部には、センスラッチアレイ２０１の他、第１ワード線駆動回
路２０３、データ線駆動回路２０４、第２ワード線駆動回路２０５等の周辺回路が設けら
れている。なお、センスラッチアレイ２０１以外の第１ワード線駆動回路２０３、データ
線駆動回路２０４及び第２ワード線駆動回路２０５を外部回路とも記す。
データ線駆動回路２０４は、読み出し回路、書き込み回路を有する。また、データ線駆動
回路２０４は、センスラッチアレイ２０１が有する複数のセンスラッチ１９０と、ｎ本の
第１データ線ＤＳ（１）〜ＤＳ（ｎ）及び第２データ線ＤＳＢ（１）〜ＤＳＢ（ｎ）を介
して接続される。また、データ線駆動回路２０４は、アドレス信号に従って、センスラッ
チアレイ２０１から、所定のセンスラッチ１９０の列を選択する。読み出し回路は、選択
された列のセンスラッチ１９０の出力信号を入力信号として、センスラッチ１９０に格納
された情報を読み出す。また、書き込み回路は、選択された列のセンスラッチ１９０へ書
き込む情報に対応する信号を出力する。なお、データ線駆動回路２０４は、プリチャージ
回路を有していてもよい。プリチャージ回路は、選択された列のセンスラッチの入出力端
子に所定の電位（プリチャージ電位Ｖｐｃ）を与える。
第１ワード線駆動回路２０３は、メモリセルアレイ２０２が有する複数のメモリセル１７
０と、ｍ２本の第１ワード線ＷＬ（１）〜ＷＬ（ｍ２）を介して接続される。また、第１
ワード線駆動回路２０３は、アドレス信号に従って、メモリセルアレイ２０２の所定のメ
モリセル１７０の行を選択する。選択する行は、一行であってもよいし、複数行であって
もよい。
第２ワード線駆動回路２０５は、センスラッチアレイ２０１が有する複数のセンスラッチ
１９０と、ｍ本の第２ワード線ＷＳ（１）〜ＷＳ（ｍ）を介して接続される。また、第２
ワード線駆動回路２０５は、アドレス信号に従って、センスラッチアレイ２０１の所定の
センスラッチ１９０の行を選択する。選択する行は、一行であっても良いし、複数の行で
あってもよい。
図１（Ｂ）に、図１（Ａ）とは一部異なる半導体装置の例を示す。図１（Ｂ）に示す半導
体装置は、下部にマトリクス状に配置された複数のセンスラッチ１９０を有するセンスラ
ッチアレイ２０１を有し、上部にマトリクス状に配置された複数のメモリセル１７０を有
する複数のメモリセルアレイ２０２（１）〜２０２（ｋ）を有する。また、下部には、セ
ンスラッチアレイ２０１の他、第１ワード線駆動回路２０３、データ線駆動回路２０４、
第２ワード線駆動回路２０５等の周辺回路が設けられている。なお、図１（Ｂ）に示す半
導体装置の１層目はセンスラッチアレイ２０１とし、２層目はメモリセルアレイ２０２（
１）とし、（ｋ＋１）層目はメモリセルアレイ２０２（ｋ）とする。ここで、ｋは自然数
とする。
データ線駆動回路２０４は、読み出し回路、書き込み回路を有する。また、データ線駆動
回路２０４は、センスラッチアレイ２０１が有する複数のセンスラッチ１９０と、ｎ本の
第１データ線ＤＳ（１）〜ＤＳ（ｎ）及び第２データ線ＤＳＢ（１）〜ＤＳＢ（ｎ）を介
して接続される。また、データ線駆動回路２０４は、アドレス信号に従って、センスラッ
チアレイ２０１から、所定のセンスラッチ１９０の列を選択する。読み出し回路は、選択
された列のセンスラッチ１９０の出力信号を入力信号として、センスラッチ１９０に格納
された情報を読み出す。また、書き込み回路は、選択された列のセンスラッチ１９０へ書
き込む情報に対応する信号を出力する。なお、データ線駆動回路２０４は、プリチャージ
回路を有していてもよい。プリチャージ回路は、選択された列のセンスラッチの入出力端
子に所定の電位（プリチャージ電位Ｖｐｃ）を与える。
第１ワード線駆動回路２０３は、メモリセルアレイ２０２（１）〜２０２（ｋ）のそれぞ
れが有する複数のメモリセル１７０と、ｋ×ｍ２本の第１ワード線ＷＬ（１）〜ＷＬ（ｋ
×ｍ２）を介して接続される。また、第１ワード線駆動回路２０３は、メモリセルアレイ
を有する層を選択するアドレス信号に従って、メモリセルアレイ２０２（１）〜２０２（
ｋ）の所定のメモリセルアレイを選択し、行を選択するアドレス信号に従って、選択され
た層のメモリセルアレイの所定のメモリセル１７０の行を選択する。また、選択するメモ
リセル１７０の行は、一行であってもよいし、複数行であってもよい。
第２ワード線駆動回路２０５は、センスラッチアレイ２０１が有する複数のセンスラッチ
１９０と、ｍ本の第２ワード線ＷＳ（１）〜ＷＳ（ｍ）を介して接続される。また、第２
ワード線駆動回路２０５は、アドレス信号に従って、センスラッチアレイ２０１から所定
のセンスラッチ１９０の行を選択する。選択するセンスラッチの行は、一行であってもよ
いし、複数の行であってもよい。
〈メモリセル及びセンスラッチの構成〉
図２に、図１における半導体装置において、（ｉｚ＋１）層目のメモリセルアレイ２０２
（ｉｚ）のｉｘ行ｉｙ列におけるメモリセル１７０（ｉｘ、ｉｙ、ｉｚ）と、１層目のセ
ンスラッチアレイ２０１のｉｘ行ｉｙ列におけるセンスラッチ１９０（ｉｘ、ｉｙ、１）
の回路構成を示す。
図２に示すメモリセル１７０（ｉｘ、ｉｙ、ｉｚ）は、酸化物半導体材料を用いたトラン
ジスタ１６２と、容量素子１６４とによって構成される。なお、図２において、酸化物半
導体材料を用いたことを明示するために、ＯＳの符号を合わせて付している。
図２に示すメモリセル１７０（ｉｘ、ｉｙ、ｉｚ）は、第１ワード線ＷＬ（ｉｘ、ｉｚ）
とトランジスタ１６２のゲート電極とは電気的に接続され、容量線ＣＰ（ｉｘ、ｉｚ）と
容量素子１６４の一方の端子とは電気的に接続され、容量素子１６４の他方の端子とトラ
ンジスタ１６２のソース電極又はドレイン電極とは電気的に接続され、トランジスタ１６
２のソース電極又はドレイン電極とセンスラッチ１９０（ｉｘ、ｉｙ、１）のノードｐと
は電気的に接続されている。なお、第１ワード線ＷＬ（ｉｘ、ｉｚ）とは、メモリセルア
レイ２０２（ｉｚ）において、ｉｘ行目の第１ワード線ＷＬを表し、容量線ＣＰ（ｉｘ、
ｉｚ）とは、メモリセルアレイ２０２（ｉｚ）において、ｉｘ行目の容量線ＣＰを表す。
また、図２に示すセンスラッチ１９０（ｉｘ、ｉｙ、１）は、酸化物半導体以外の半導体
材料を用いたトランジスタ１８１〜１８８によって構成される。なお、酸化物半導体以外
の半導体材料として、例えば、シリコン等を用いることができる。また、トランジスタ１
８１〜１８３は、ｐチャネル型トランジスタであり、トランジスタ１８４〜１８８は、ｎ
チャネル型トランジスタである。
図２に示すセンスラッチ１９０（ｉｘ、ｉｙ、１）は、第１データ線ＤＳ（ｉｙ）とトラ
ンジスタ１８４のソース電極又はドレイン電極と電気的に接続され、第２データ線ＤＳＢ
（ｉｙ）とトランジスタ１８５のソース電極又はドレイン電極と電気的に接続されている
。また、信号線Ｓｐ（ｉｘ）は、トランジスタ１８１のゲート電極と電気的に接続され、
第２ワード線ＷＳ（ｉｘ）は、トランジスタ１８４のゲート電極及びトランジスタ１８５
のゲート電極と電気的に接続され、信号線Ｓｎ（ｉｘ）は、トランジスタ１８８のゲート
電極と電気的に接続されている。
また、ｐチャネル型トランジスタであるトランジスタ１８２と、ｎチャネル型トランジス
タであるトランジスタ１８６とによって、ＣＭＯＳ回路Ａが構成されている。同様に、ｐ
チャネル型トランジスタであるトランジスタ１８３と、ｎチャネル型トランジスタである
トランジスタ１８７とによって、ＣＭＯＳ回路Ｂが構成されている。ＣＭＯＳ回路Ａの出
力端子は、ＣＭＯＳ回路Ｂの入力端子と、トランジスタ１８５のソース電極又はドレイン
電極と接続され、ＣＭＯＳ回路Ａの入力端子は、ＣＭＯＳ回路Ｂの出力端子と、トランジ
スタ１８４のソース電極又はドレイン電極と接続されている。また、トランジスタ１８２
のソース電極及びトランジスタ１８３のソース電極は、トランジスタ１８１のドレイン電
極と接続され、トランジスタ１８６のソース電極及びトランジスタ１８７のソース電極は
、トランジスタ１８８のドレイン電極と接続されている。
ここで、ＣＭＯＳ回路Ａの出力端子と、トランジスタ１８４のソース電極又はドレイン電
極との間のノードをノードｐとする。また、ＣＭＯＳ回路Ｂの出力端子と、トランジスタ
１８５のソース電極又はドレイン電極との間のノードをノードｑとする。
図２においては、センスラッチ１９０（ｉｘ、ｉｙ、１）のノードｐにメモリセル１７０
（ｉｘ、ｉｙ、ｉｚ）が接続される場合について説明したが、センスラッチ１９０（ｉｘ
、ｉｙ、１）のノードｑにメモリセル１７０が接続されてもよいし、センスラッチ１９０
（ｉｘ、ｉｙ、１）のノードｐ及びノードｑのそれぞれにメモリセル１７０が接続されて
もよい。センスラッチ１９０（ｉｘ、ｉｙ、１）のノードｐ及びノードｑのそれぞれにメ
モリセルが接続される場合には、メモリセルアレイ２０２の集積度を高めることができる
。
また、図２においては、センスラッチ１９０（ｉｘ、ｉｙ、１）のノードｐに、メモリセ
ル１７０（ｉｘ、ｉｙ、ｉｚ）が接続される場合について示したが、本発明の一態様はこ
れに限定されない。センスラッチ１９０（ｉｘ、ｉｙ、１）のノードｐに複数のメモリセ
ルが接続されていてもよい。例えば、センスラッチアレイ２０１上に、複数のメモリセル
アレイが積層されている場合、複数のメモリセルアレイが有するメモリセルのそれぞれと
接続することができる。具体的には、メモリセルアレイがｉｚ層積層されている場合、セ
ンスラッチ１９０（ｉｘ、ｉｙ、１）のノードｐに、メモリセル１７０（ｉｘ、ｉｙ、２
）〜メモリセル１７０（ｉｘ、ｉｙ、ｉｚ＋１）のそれぞれを接続することができる。な
お、ノードｑにおいても同様である。
次に、図２に示すメモリセル１７０（ｉｘ、ｉｙ、ｉｚ）に、情報の書き込み及び保持を
行う場合について説明する。
まず、第１ワード線ＷＬ（ｉｘ、ｉｚ）の電位を、トランジスタ１６２がオン状態となる
電位として、トランジスタ１６２をオン状態とする。これにより、センスラッチ１９０（
ｉｘ、ｉｙ、１）のノードｐの電位が、容量素子１６４の第１端子に与えられる（書き込
み）。その後、第１ワード線ＷＬ（ｉｘ、ｉｚ）の電位を、トランジスタ１６２がオフ状
態となる電位として、トランジスタ１６２をオフ状態とすることにより、容量素子１６４
の第１の端子の電位（あるいは、容量素子１６４に蓄積された電荷）が保持される（保持
）。
トランジスタ１６２のチャネル形成領域には、酸化物半導体材料が用いられている。チャ
ネル形成領域に酸化物半導体材料が用いられたトランジスタは、オフ電流が極めて小さい
という特徴を有している。これにより、トランジスタ１６２をオフ状態とすることで、容
量素子１６４の第１の端子の電位（あるいは、容量素子１６４に蓄積された電荷）を極め
て長時間にわたって保持することが可能となる。また、チャネル形成領域に酸化物半導体
材料を用いたトランジスタ１６２では、短チャネル効果が現れにくいというメリットもあ
る。
次に、メモリセル１７０（ｉｘ、ｉｙ、ｉｚ）に保持された情報の読み出しについて説明
する。まず、第１ワード線ＷＬ（ｉｘ、ｉｚ）の電位を、トランジスタ１６２がオン状態
となる電位として、トランジスタ１６２をオン状態とする。これにより、浮遊状態である
ノードｐと、容量素子１６４とが導通し、ノードｐと容量素子１６４の間で電荷が再分配
される。その結果、ノードｐの電位が変化する。ノードｐの電位の変化量は、容量素子１
６４の第１の端子の電位（あるいは、容量素子１６４に蓄積された電荷）によって、異な
る値をとる。
例えば、容量素子１６４の第１の端子の電位をＶ、容量素子１６４の容量をＣ、ノードｐ
が有する容量成分（以下、ノードｐの容量とも呼ぶ）をＣＢ、電荷が再分配される前のノ
ードｐの電位をＶＢ０とすると、電荷が再分配された後のノードｐの電位は、Ｖｐ＝（Ｃ
Ｂ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。したがって、メモリセル１７０（ｉｘ、ｉ
ｙ、ｉｚ）の状態として、容量素子１６４の第１の端子の電位が、Ｖ１とＶ０（Ｖ１＞Ｖ
０）の２状態をとるとすると、電位Ｖ１を保持している場合のノードｐの電位Ｖｐ１（＝
ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のノードｐ
の電位Ｖｐ０（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわか
る。
そして、ノードｐの電位を所定の電位と比較することで、情報を読み出すことができる。
センスラッチ１９０（ｉｘ、ｉｙ、１）においては、ノードｐの電位Ｖｐをノードｑの電
位Ｖｑと比較する。ノードｑの電位Ｖｑは、ノードｐの電位Ｖｐ０とＶｐ１の間の値とす
ればよい。
酸化物半導体材料を用いたトランジスタはオフ電流が極めて小さいため、これをメモリセ
ルに用いることにより、極めて長期にわたり記憶内容を保持することが可能である。つま
り、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くす
ることが可能となるため、消費電力を十分に低減することができる。また、電力の供給が
ない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって
記憶内容を保持することが可能である。これにより、磁性材料や光学材料を利用した別の
記憶装置が不要となるため、半導体装置の小型化を図ることができる。
また、酸化物半導体材料を用いたトランジスタを含むメモリセルは、情報の書き込みに高
い電圧を必要とせず、メモリセルの劣化の問題もない。例えば、従来の不揮発性記憶装置
のように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の
引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すな
わち、酸化物半導体材料を用いたトランジスタを含むメモリセルでは、従来の不揮発性記
憶装置で問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。
さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、
高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメ
リットもある。
また、酸化物半導体以外の半導体材料を用いたトランジスタは、酸化物半導体材料を用い
たトランジスタよりも十分な高速動作が可能である。よって、酸化物半導体以外の半導体
材料を用いたトランジスタを含むセンスラッチと、酸化物半導体材料を用いたトランジス
タを含むメモリセルとを組み合わせて用いることにより、半導体装置の動作（例えば、情
報の読み出し動作や書き込み動作など）の高速動作を十分に確保することができる。
〈半導体装置の駆動方法〉
次に、図２に示す半導体装置において、メモリセルアレイからセンスラッチアレイへの情
報の読み出し、センスラッチアレイからメモリセルアレイへの情報の書き込み、及びメモ
リセルアレイの情報の保持について、図３乃至図６を参照して説明する。なお、メモリセ
ルは、容量素子の第１端子に電位ＶＤＤまたは電位ＶＳＳの２状態を保持するとし、電位
ＶＤＤを保持している状態をデータ”１”、電位ＶＳＳを保持している状態をデータ”０
”とする。
図３に、データ線駆動回路２０４と、センスラッチアレイ２０１と、メモリセルアレイ２
０２（ｉｚ）と、を示す。また、図３は、図１（Ｂ）に示す半導体装置の一部である。メ
モリセルアレイ２０２（ｉｚ）は、ｍ本の第１ワード線ＷＬ（１、ｉｚ）〜ＷＬ（ｍ、ｉ
ｚ）及び容量線ＣＰ（１、ｉｚ）〜ＣＰ（ｍ、ｉｚ）と、マトリクス状に配置された縦ｍ
個×横ｎ個のメモリセル１７０（１、１、ｉｚ）〜１７０（ｍ、ｎ、ｉｚ）と、を有する
。また、センスラッチアレイ２０１は、ｍ本の信号線Ｓｐ（１）〜Ｓｐ（ｍ）、信号線Ｓ
ｎ（１）〜Ｓｎ（ｍ）、及び第２ワード線ＷＳ（１）〜ＷＳ（ｍ）と、マトリクス状に配
置された縦ｍ個×横ｎ個のセンスラッチ１９０（１、１、１）〜１９０（ｍ、ｎ、１）と
、を有する。なお、ここでは、第１ワード線の本数と第２ワード線の本数ｍとを等しい構
成とした（図１（Ｂ）におけるｍ２をｍとした）。なお、容量線ＣＰ（１、ｉｚ）〜ＣＰ
（ｍ、ｉｚ）は共通の信号線としてもよい。
また、（１＋ｉｚ）層目のメモリセルアレイ２０２（ｉｚ）において、ｉｘ行ｉｙ列のメ
モリセル１７０（ｉｘ、ｉｙ、ｉｚ）は、１層目のセンスラッチアレイ２０１において、
ｉｘ行ｉｙ列のセンスラッチ１９０（ｉｘ、ｉｙ、１）のノードｐと接続される。他のメ
モリセル及びセンスラッチにおいても同様である。
また、データ線駆動回路２０４は、第１データ線ＤＳ（１）〜ＤＳ（ｎ）、第２データ線
ＤＳＢ（１）〜ＤＳＢ（ｎ）を介してセンスラッチアレイ２０１と接続される。データ線
駆動回路２０４は、信号線φｐｃと、ｎ個の読み出し回路２４１（１）〜２４１（ｎ）と
、ｎ個の書き込み回路２４２（１）〜２４２（ｎ）と、ｎ個のプリチャージ回路２４３（
１）〜２４３（ｎ）と、を有する。例えば、ｉｙ列において、読み出し回路２４１（ｉｙ
）と、書き込み回路２４２（ｉｙ）と、プリチャージ回路２４３（ｉｙ）と、センスラッ
チ１９０（１、ｉｙ、１）〜１９０（ｍ、ｉｙ、１）とは、第１データ線ＤＳ（ｉｙ）及
び第２データ線ＤＳＢ（ｉｙ）を介して電気的に接続される。
ここでは、（ｉｚ＋１）層目のメモリセルアレイ２０２（ｉｚ）において、ｉｘ行目のメ
モリセル１７０（ｉｘ、１、ｉｚ）〜１７０（ｉｘ、ｎ、ｉｚ）から、情報を読み出し、
書き込み、及び保持を行う場合について、図４に示すタイミングチャートを参照して説明
する。
図４（Ａ）は、信号線φｐｃ及び第２ワード線ＷＳ（ｉｘ）のタイミングチャートであり
、図４（Ｂ）は、信号線Ｓｐ（ｉｘ）、信号線Ｓｎ（ｉｘ）及び第１ワード線ＷＬ（ｉｘ
、ｉｚ）のタイミングチャートであり、図４（Ｃ）は、データ”１”を読み出す、あるい
は書き込む場合に、メモリセル１７０に接続されるノードｐ及びノードｑのタイミングチ
ャートであり、図４（Ｄ）は、データ”０”を読み出す、あるいは書き込む場合に、メモ
リセル１７０に接続されるノードｐ及びノードｑのタイミングチャートである。
メモリセルアレイ２０２（ｉｚ）において、ｉｘ行目のメモリセル１７０（ｉｘ、１、ｉ
ｚ）〜１７０（ｉｘ、ｎ、ｉｚ）から、情報を読み出すためには、まず、信号線Ｓｐ（ｉ
ｘ）に電位ＶＤＤを与え、信号線Ｓｎ（ｉｘ）に電位ＶＳＳを与えることで、ｉｘ行目の
センスラッチ１９０（ｉｘ、１、１）〜１９０（ｉｘ、ｎ、１）を非アクティブにする。
また、ｉｘ行目のセンスラッチ１９０（ｉｘ、１、１）〜１９０（ｉｘ、ｎ、１）のそれ
ぞれが有するノードｐ及びノードｑに電位Ｖｐｃを与えることで、プリチャージを行う。
例えば、信号線φｐｃに電位ＶＤＤを与え、第２ワード線ＷＳ（ｉｘ）に電位ＶＤＤを与
えることで、センスラッチ１９０（ｉｘ、１、１）〜１９０（ｉｘ、ｎ、１）のそれぞれ
が有するノードｐ及びノードｑに、電位Ｖｐｃが与えられる。電位Ｖｐｃは、例えば、（
ＶＤＤ／２）とする。そして、信号線φｐｃ及び第２ワード線ＷＳ（ｉｘ）に与えられる
電位をＶＳＳとすることで、プリチャージを終了させる。
次に、ｉｘ行目の第１ワード線ＷＬ（ｉｘ、ｉｚ）をアクティブにして、メモリセル１７
０（ｉｘ、１、ｉｚ）〜１７０（ｉｘ、ｎ、ｉｚ）のそれぞれが有するトランジスタをオ
ン状態とする。ここでは、第１ワード線ＷＬ（ｉｘ、ｉｚ）に電位ＶＤＤより高い電位Ｖ
ＤＤＨを与えることとする。
その結果、メモリセル１７０（ｉｘ、１、ｉｚ）〜１７０（ｉｘ、ｎ、ｉｚ）のうち、デ
ータ”１”が格納されたメモリセル１７０に接続されるノードｐは、ノードｐが有する容
量成分とメモリセル１７０が有する容量素子との間で電荷が分配され、ノードｐの電位は
わずかに上昇する。また、メモリセル１７０（ｉｘ、１、ｉｚ）〜１７０（ｉｘ、ｎ、ｉ
ｚ）のうち、データ”０”が格納されたメモリセル１７０に接続されるノードｐは、ノー
ドｐが有する容量成分とメモリセル１７０が有する容量素子との間で電荷が分配され、ノ
ードｐの電位はわずかに下降する。
次に、ｉｘ行目のセンスラッチ１９０（ｉｘ、１、１）〜１９０（ｉｘ、ｎ、１）をアク
ティブにする。具体的には、信号線Ｓｎ（ｉｘ）に与えられる電位を、電位ＶＳＳから電
位ＶＤＤとし、信号線Ｓｐ（ｉｘ）に与えられる電位を、電位ＶＤＤから電位ＶＳＳとす
る。
その結果、ｉｘ行目のセンスラッチ１９０（ｉｘ、１、１）〜１９０（ｉｘ、ｎ、１）は
アクティブとなり、ノードｐとノードｑとの電位差を増幅する。データ”１”が格納され
たメモリセル１７０に接続されるセンスラッチ１９０のノードｐは、電荷の再分配により
ノードｑと比較して電位がわずかに高い状態となっている。これにより、この電位差がセ
ンスラッチにより増幅され、センスラッチに格納される。つまり、ノードｐには電位ＶＤ
Ｄが、ノードｑには電位ＶＳＳがそれぞれ与えられる。また、データ”０”が格納された
メモリセル１７０に接続されるセンスラッチ１９０のノードｐは、電荷の再分配によりノ
ードｑと比較して電位がわずかに低い状態となっている。これにより、この電位差がセン
スラッチにより増幅され、センスラッチに格納される。つまり、ノードｐには電位ＶＳＳ
が、ノードｑには電位ＶＤＤがそれぞれ与えられる。このようにして、メモリセル１７０
（ｉｘ、１、ｉｚ）〜１７０（ｉｘ、ｎ、ｉｚ）から、センスラッチ１９０（ｉｘ、１、
１）〜１９０（ｉｘ、ｎ、１）へ、情報が読み出される。
その後、第１ワード線ＷＬ（ｉｘ、ｉｚ）を、非アクティブ（ここでは、電位ＶＳＳを与
える。）として、メモリセル１７０（ｉｘ、１、ｉｚ）〜１７０（ｉｘ、ｎ、ｉｚ）のそ
れぞれが有するトランジスタをオフ状態とする。このとき、メモリセル１７０（ｉｘ、１
、ｉｚ）〜１７０（ｉｘ、ｎ、ｉｚ）には、もともと格納されていた情報が、再び格納さ
れることになる。
以上のようにして、メモリセル１７０（ｉｘ、１、ｉｚ）〜１７０（ｉｘ、ｎ、ｉｚ）か
ら、センスラッチ１９０（ｉｘ、１、１）〜１９０（ｉｘ、ｎ、１）に情報を読み出すこ
とができる。
次に、（ｉｚ＋１）層目のメモリセルアレイ２０２（ｉｚ）において、ｉｘ行目のメモリ
セル１７０（ｉｘ、１、ｉｚ）〜１７０（ｉｘ、ｎ、ｉｚ）に、センスラッチ１９０（ｉ
ｘ、１、１）〜１９０（ｉｘ、ｎ、１）に格納された情報を書き込む場合について、図４
に示すタイミングチャートを参照して説明する。
メモリセルアレイ２０２（ｉｚ）において、ｉｘ行目のメモリセル１７０（ｉｘ、１、ｉ
ｚ）〜１７０（ｉｘ、ｎ、ｉｚ）に、センスラッチ１９０（ｉｘ、１、１）〜１９０（ｉ
ｘ、ｎ、１）に格納された情報を書き込むためには、ｉｘ行目の第１ワード線ＷＬ（ｉｘ
、ｉｚ）をアクティブにすればよい。ここでは、第１ワード線ＷＬ（ｉｘ、ｉｚ）に電位
ＶＤＤより高い電位ＶＤＤＨを与えることとする。
その結果、センスラッチ１９０にデータ”１”が格納されている場合には、ノードｐには
ＶＤＤが、ノードｑにはＶＳＳがそれぞれ与えられる。これにより、データ”１”が格納
されたセンスラッチ１９０のノードｐと接続されたメモリセル１７０の容量素子の第１端
子には、ＶＤＤが与えられる。また、センスラッチ１９０にデータ”０”が格納されてい
る場合には、ノードｐにはＶＳＳが、ノードｑにはＶＤＤがそれぞれ与えられる。これに
より、データ”０”が格納されたセンスラッチ１９０のノードｐと接続されたメモリセル
１７０の容量素子の第１端子には、ＶＳＳが与えられる。
その後、第１ワード線ＷＬ（ｉｘ、ｉｚ）を非アクティブ（ここでは、電位ＶＳＳを与え
る。）にして、メモリセル１７０（ｉｘ、１、ｉｚ）〜１７０（ｉｘ、ｎ、ｉｚ）のそれ
ぞれが有するトランジスタをオフ状態とする。
以上のようにして、センスラッチ１９０（ｉｘ、１、１）〜１９０（ｉｘ、ｎ、１）から
、メモリセル１７０（ｉｘ、１、ｉｚ）〜１７０（ｉｘ、ｎ、ｉｚ）へ情報を書き込むこ
とができる。
メモリセル１７０（ｉｘ、１、ｉｚ）〜１７０（ｉｘ、ｎ、ｉｚ）に格納された情報を保
持する場合には、メモリセル１７０（ｉｘ、１、ｉｚ）〜１７０（ｉｘ、ｎ、ｉｚ）に接
続される第１ワード線ＷＬ（ｉｘ、ｉｚ）を非アクティブ（ここでは、電位ＶＳＳを与え
る。）とすればよい。これにより、メモリセル１７０（ｉｘ、１、ｉｚ）〜１７０（ｉｘ
、ｎ、ｉｚ）のそれぞれが有するトランジスタがオフ状態となるため、容量素子の第１端
子の電位（あるいは、容量素子に蓄積された電荷）は保持される。
次に、（ｉｚ＋１）層目のメモリセルアレイ２０２（ｉｚ）において、１行目〜ｍ行目の
メモリセル１７０（１、１、ｉｚ）〜１７０（ｍ、ｎ、ｉｚ）から、情報を読み出し、書
き込み、及び保持を行う場合について、図５に示すタイミングチャートを参照して説明す
る。
図５（Ａ）は、信号線φｐｃ及び第２ワード線ＷＳ（１）〜ＷＳ（ｍ）のタイミングであ
り、図５（Ｂ）は、信号線Ｓｐ（１）〜Ｓｐ（ｍ）、信号線Ｓｎ（１）〜Ｓｎ（ｍ）及び
第１ワード線ＷＬ（１、ｉｚ）〜ＷＬ（ｍ、ｉｚ）のタイミングであり、図５（Ｃ）は、
データ”１”が格納されたメモリセル１７０に接続されるノードｐ及びノードｑのタイミ
ングであり、図５（Ｄ）は、データ”０”が格納されたメモリセル１７０に接続されるノ
ードｐ及びノードｑのタイミングである。
メモリセルアレイ２０２（ｉｚ）において、１行目〜ｍ行目のメモリセル１７０（１、１
、ｉｚ）〜１７０（ｍ、ｎ、ｉｚ）から、情報を読み出すためには、まず、信号線Ｓｐ（
１）〜Ｓｐ（ｍ）に電位ＶＤＤを与え、信号線Ｓｎ（１）〜Ｓｎ（ｍ）に電位ＶＳＳを与
えることで、１行目〜ｍ行目のメモリセル１７０（１、１、ｉｚ）〜１７０（ｍ、ｎ、ｉ
ｚ）を非アクティブにする。
次に、センスラッチ１９０（１、１、１）〜１９０（ｍ、ｎ、１）のそれぞれが有するノ
ードｐ及びノードｑに電位Ｖｐｃを与えることで、プリチャージを行う。例えば、信号線
φｐｃに電位ＶＤＤを与え、第２ワード線ＷＳ（１）〜ＷＳ（ｍ）に電位ＶＤＤを与える
ことで、センスラッチ１９０（１、１、１）〜１９０（ｍ、ｎ、１）のそれぞれが有する
ノードｐ及びノードｑに、電位Ｖｐｃが与えられる。電位Ｖｐｃは、例えば、（ＶＤＤ／
２）とする。そして、信号線φｐｃ及び第２ワード線ＷＳ（１）〜ＷＳ（ｍ）に与えられ
る電位をＶＳＳとすることで、プリチャージを終了させる。
次に、１行目〜ｍ行目の第１ワード線ＷＬ（１、ｉｚ）〜ＷＬ（ｍ、ｉｚ）をアクティブ
にして、メモリセル１７０（１、１、ｉｚ）〜１７０（ｍ、ｎ、ｉｚ）のそれぞれが有す
るトランジスタをオン状態とする。ここでは、第１ワード線ＷＬ（１、ｉｚ）〜ＷＬ（ｍ
、ｉｚ）に電位ＶＤＤより高い電位ＶＤＤＨを与えることとする。
その結果、メモリセル１７０（１、１、ｉｚ）〜１７０（ｍ、ｎ、ｉｚ）のうち、データ
”１”が格納されたメモリセル１７０に接続されるノードｐは、ノードｐが有する容量成
分とメモリセル１７０が有する容量素子との間で電荷が分配され、ノードｐの電位はわず
かに上昇する。また、メモリセル１７０（１、１、ｉｚ）〜１７０（ｍ、ｎ、ｉｚ）のう
ち、データ”０”が格納されたメモリセル１７０に接続されるノードｐは、ノードｐが有
する容量成分とメモリセル１７０が有する容量素子との間で電荷が分配され、ノードｐの
電位はわずかに下降する。
次に、１行目〜ｍ行目のセンスラッチ１９０（１、１、１）〜１９０（ｍ、ｎ、１）をア
クティブにする。具体的には、信号線Ｓｎ（１）〜Ｓｎ（ｍ）に与えられる電位を、電位
ＶＳＳから電位ＶＤＤとし、信号線Ｓｐ（１）〜Ｓｐ（ｍ）に与えられる電位を、電位Ｖ
ＤＤから電位ＶＳＳとする。
その結果、センスラッチ１９０（１、１、１）〜１９０（ｍ、ｎ、１）はアクティブとな
り、ノードｐとノードｑとの電位差を増幅する。データ”１”が格納されたメモリセル１
７０に接続されるセンスラッチ１９０のノードｐは、電荷の再分配によりノードｑと比較
して電位がわずかに高い状態となっている。これにより、この電位差がセンスラッチによ
り増幅され、センスラッチに格納される。つまり、ノードｐには電位ＶＤＤが、ノードｑ
には電位ＶＳＳがそれぞれ与えられる。また、データ”０”が格納されたメモリセル１７
０に接続されるセンスラッチ１９０のノードｐは、電荷の再分配によりノードｑと比較し
て電位がわずかに低い状態となっている。これにより、この電位差がセンスラッチにより
増幅され、センスラッチに格納される。つまり、ノードｐには電位ＶＳＳが、ノードｑに
は電位ＶＤＤがそれぞれ与えられる。このようにして、メモリセル１７０（１、１、ｉｚ
）〜１７０（ｍ、ｎ、ｉｚ）から、センスラッチ１９０（１、１、１）〜１９０（ｍ、ｎ
、１）へ、情報が読み出される。
その後、第１ワード線ＷＬ（１、ｉｚ）〜ＷＬ（ｍ、ｉｚ）を、非アクティブ（ここでは
、電位ＶＳＳを与える。）として、メモリセル１７０（１、１、ｉｚ）〜１７０（ｍ、ｎ
、ｉｚ）のそれぞれが有するトランジスタをオフ状態とする。このとき、メモリセル１７
０（１、１、ｉｚ）〜１７０（ｍ、ｎ、ｉｚ）には、もともと格納されていた情報が、再
び格納されることになる。
以上のようにして、メモリセル１７０（１、１、ｉｚ）〜１７０（ｍ、ｎ、ｉｚ）から、
センスラッチ１９０（１、１、１）〜１９０（ｍ、ｎ、１）に情報を読み出すことができ
る。
次に、（ｉｚ＋１）層目のメモリセルアレイ２０２（ｉｚ）において、１行目〜ｍ行目の
メモリセル１７０（１、１、ｉｚ）〜１７０（ｍ、ｎ、ｉｚ）に、センスラッチ１９０（
１、１、１）〜１９０（ｍ、ｎ、１）に格納された情報を書き込む場合について、図５に
示すタイミングチャートを参照して説明する。
メモリセルアレイ２０２（ｉｚ）において、１行目〜ｍ行目のメモリセル１７０（１、１
、ｉｚ）〜１７０（ｍ、ｎ、ｉｚ）に、センスラッチ１９０（１、１、１）〜１９０（ｍ
、ｎ、１）に格納された情報を書き込むためには、１行目〜ｍ行目の第１ワード線ＷＬ（
１、ｉｚ）〜ＷＬ（ｍ、ｉｚ）をアクティブにすればよい。ここでは、第１ワード線ＷＬ
（１、ｉｚ）〜ＷＬ（ｍ、ｉｚ）に電位ＶＤＤより高い電位ＶＤＤＨを与えることとする
。
その結果、センスラッチ１９０にデータ”１”が格納されている場合には、ノードｐには
ＶＤＤが、ノードｑにはＶＳＳがそれぞれ与えられる。これにより、データ”１”が格納
されたセンスラッチ１９０のノードｐと接続されたメモリセル１７０の容量素子の第１端
子には、ＶＤＤが与えられる。また、センスラッチにデータ”０”が格納されている場合
には、ノードｐにはＶＳＳが、ノードｑにはＶＤＤがそれぞれ与えられる。これにより、
データ”０”が格納されたセンスラッチ１９０のノードｐと接続されたメモリセル１７０
の容量素子の第１端子には、ＶＳＳが与えられる。
その後、第１ワード線ＷＬ（１、ｉｚ）〜ＷＬ（ｍ、ｉｚ）を非アクティブ（ここでは、
電位ＶＳＳを与える。）にして、メモリセル１７０（１、１、ｉｚ）〜１７０（ｍ、ｎ、
ｉｚ）のそれぞれが有するトランジスタをオフ状態とする。
以上のようにして、センスラッチ１９０（１、１、１）〜１９０（ｍ、ｎ、１）から、メ
モリセル１７０（１、１、ｉｚ）〜１７０（ｍ、ｎ、ｉｚ）へ情報を書き込むことができ
る。
メモリセル１７０（１、１、ｉｚ）〜１７０（ｍ、ｎ、ｉｚ）に格納された情報を保持す
る場合には、メモリセル１７０（１、１、ｉｚ）〜１７０（ｍ、ｎ、ｉｚ）に接続される
第１ワード線ＷＬ（１、ｉｚ）〜ＷＬ（ｍ、ｉｚ）を非アクティブ（ここでは、電位ＶＳ
Ｓを与える。）とすればよい。これにより、メモリセル１７０（１、１、ｉｚ）〜１７０
（ｍ、ｎ、ｉｚ）のそれぞれが有するトランジスタがオフ状態となるため、容量素子の第
１端子の電位（あるいは、容量素子に蓄積された電荷）は保持される。
次に、図６に、図１（Ｂ）に示す半導体装置の一部を示す。図６に示すセンスラッチ１９
０は、図３に示すセンスラッチ１９０と、一部異なる。つまり、図３に示すセンスラッチ
１９０では、８個のトランジスタで構成されているのに対し、図６に示すセンスラッチ１
９０では、６個のトランジスタで構成されている。また、図６に示すセンスラッチ１９０
では、図２においてトランジスタ１８１、１８８に相当するトランジスタが、各行に設け
られている構成となっている。このような構成とすることで、センスラッチアレイ２０１
の占める面積を、図３と比較して、縮小することができる。
また、図６に示すセンスラッチ１９０のノードｐ及びノードｑそれぞれにメモリセルを設
ける構成としている。これにより、メモリセルアレイ２０２を、図３と比較して、高集積
化することができる。
図６において、メモリセルアレイ２０２（ｉｚ）は、ノードｐに接続されるｍ本の第１ワ
ード線ＷＬ（１、ｉｚ、１）〜ＷＬ（ｍ、ｉｚ、１）及びノードｐに接続される容量線Ｃ
Ｐ（１、ｉｚ、１）〜ＣＰ（ｍ、ｉｚ、１）と、ノードｐに接続されるマトリクス状に配
置された縦ｍ個×横ｎ個のメモリセル１７０（１、１、ｉｚ、１）〜１７０（ｍ、ｎ、ｉ
ｚ、１）と、を有する。また、ノードｑに接続されるｍ本の第１ワード線ＷＬ（１、ｉｚ
、２）〜ＷＬ（ｍ、ｉｚ、２）及びノードｑに接続される容量線ＣＰ（１、ｉｚ、２）〜
ＣＰ（ｍ、ｉｚ、２）と、ノードｑに接続されるマトリクス状に配置された縦ｍ個×横ｎ
個のメモリセル１７０（１、１、ｉｚ、２）〜１７０（ｍ、ｎ、ｉｚ、２）と、を有する
。つまり、メモリセルアレイ２０２（ｉｚ）は、ｍ×２本の第１ワード線ＷＬと、ｍ×２
本の容量線ＣＰと、縦（ｍ×２）個×横ｎ個のメモリセル１７０と、を有する。また、セ
ンスラッチアレイ２０１は、ｍ本の信号線Ｓｐ（１）〜Ｓｐ（ｍ）、信号線Ｓｎ（１）〜
Ｓｎ（ｍ）、及び第２ワード線ＷＳ（１）〜ＷＳ（ｍ）と、マトリクス状に配置された縦
ｍ個×横ｎ個のセンスラッチ１９０（１、１、１）〜１９０（ｍ、ｎ、１）と、を有する
。つまり、ここでは、第１ワード線ＷＬの本数は第２ワード線ＷＳの本数の２倍である構
成とした（図１（Ｂ）におけるｍ２を２×ｍとする）。なお、容量線ＣＰ（１、ｉｚ、１
）〜ＣＰ（ｍ、ｉｚ、１）及びＣＰ（１、ｉｚ、２）〜ＣＰ（ｍ、ｉｚ、２）は共通の信
号線としてもよい。
また、（１＋ｉｚ）層目のメモリセルアレイ２０２（ｉｚ）において、ｉｘ行ｉｙ列のメ
モリセル１７０（ｉｘ、ｉｙ、ｉｚ、１）は、１層目のセンスラッチアレイ２０１におい
て、ｉｘ行ｉｙ列のセンスラッチ１９０（ｉｘ、ｉｙ、１）のノードｐと接続される。ま
た、ｉｘ行ｉｙ列のメモリセル１７０（ｉｘ、ｉｙ、ｉｚ、２）は、１層目のセンスラッ
チアレイ２０１において、ｉｘ行ｉｙ列のセンスラッチ１９０（ｉｘ、ｉｙ、１）のノー
ドｑと接続される。他のメモリセル及びセンスラッチにおいても同様である。
また、データ線駆動回路２０４は、第１データ線ＤＳ（１）〜ＤＳ（ｎ）、第２データ線
ＤＳＢ（１）〜ＤＳＢ（ｎ）を介してセンスラッチアレイ２０１と接続される。データ線
駆動回路２０４は、ｎ個の読み出し回路２４１（１）〜２４１（ｎ）と、ｎ個の書き込み
回路２４２（１）〜２４２（ｎ）と、ｎ個のプリチャージ回路２４３（１）〜２４３（ｎ
）と、を有する。例えば、ｉｙ列において、読み出し回路２４１（ｉｙ）と、書き込み回
路２４２（ｉｙ）と、プリチャージ回路２４３（ｉｙ）と、センスラッチ１９０（１、ｉ
ｙ、１）〜１９０（ｍ、ｉｙ、１）とは、第１データ線ＤＳ（ｉｙ）及び第２データ線Ｄ
ＳＢ（ｉｙ）を介して電気的に接続される。
図６に示す回路の動作については、図３に示す回路の動作と同様である。つまり、（ｉｚ
＋１）層目のメモリセルアレイ２０２（ｉｚ）において、ｉｘ行目のメモリセル１７０（
ｉｘ、１、ｉｚ、１）〜１７０（ｉｘ、ｎ、ｉｚ、１）から、情報を読み出し、書き込み
、及び保持を行う場合については、図４に示すタイミングチャートにおいて、第１ワード
線ＷＬ（ｉｘ、ｉｚ）を第１ワード線ＷＬ（ｉｘ、ｉｚ、１）と置き換えることで、その
まま適用することができる。また、（ｉｚ＋１）層目のメモリセルアレイ２０２（ｉｚ）
において、ｉｘ行目のメモリセル１７０（ｉｘ、１、ｉｚ、２）〜１７０（ｉｘ、ｎ、ｉ
ｚ、２）から、情報を読み出し、書き込み、及び保持を行う場合については、図４に示す
タイミングチャートにおいて、第１ワード線ＷＬ（ｉｘ、ｉｚ）を第１ワード線ＷＬ（ｉ
ｘ、ｉｚ、２）と置き換えることで、そのまま適用することができる。
また、（ｉｚ＋１）層目のメモリセルアレイ２０２（ｉｚ）において、ノードｐに接続さ
れた１行目〜ｍ行目のメモリセル１７０（１、１、ｉｚ、１）〜１７０（ｍ、ｎ、ｉｚ、
１）から、情報を読み出し、書き込み、及び保持を行う場合については、図５に示すタイ
ミングチャートにおいて、第１ワード線ＷＬ（１、ｉｚ）〜ＷＬ（ｍ、ｉｚ）を第１ワー
ド線ＷＬ（１、ｉｚ、１）〜ＷＬ（ｍ、ｉｚ、１）と置き換えることで、そのまま適用す
ることができる。また、（ｉｚ＋１）層目のメモリセルアレイ２０２（ｉｚ）において、
ノードｑに接続された１行目〜ｍ行目のメモリセル１７０（１、１、ｉｚ、２）〜１７０
（ｍ、ｎ、ｉｚ、２）から、情報を読み出し、書き込み、及び保持を行う場合については
、図５に示すタイミングチャートにおいて、第１ワード線ＷＬ（１、ｉｚ）〜ＷＬ（ｍ、
ｉｚ）を第１ワード線ＷＬ（１、ｉｚ、２）〜ＷＬ（ｍ、ｉｚ、２）と置き換えることで
、そのまま適用することができる。
なお、本実施の形態では、第（ｉｚ＋１）層目のメモリセルアレイ２０２（ｉｚ）として
、縦ｍ個×横ｎ個のメモリセルを有する場合と、縦（ｍ×２）個×横ｎ個のメモリセルを
有する場合と、を示した。本発明の一態様に係る半導体装置はこれに限定されない。第（
ｉｚ＋１）層目のメモリセルアレイ２０２（ｉｚ）として、各センスラッチのノードｐに
ｉｐ個のメモリセルが接続され、各センスラッチのノードｑにｉｑ個のメモリセルが接続
されていても構わない（ｉｐ、ｉｑは自然数）。この場合、第（ｉｚ＋１）層目のメモリ
セルアレイ２０２（ｉｚ）に接続される第１ワード線ＷＬの本数は第２ワード線ＷＳの本
数の（ｉｐ＋ｉｑ）倍となる（図１（Ｂ）においてｍ２＝（ｉｐ＋ｉｑ）×ｍとなる）。
以上のように、本発明の一態様に係る半導体装置は、１層目に酸化物半導体以外の半導体
材料を用いたセンスラッチアレイと、２層目（または２層目以上）に酸化物半導体材料を
用いたメモリセルアレイと、を有することにより、高速書き込み及び読み出し、かつ実質
的に不揮発なメモリを実現できる。特に、上記のように、センスラッチの数（縦ｍ個×横
ｎ個）のメモリセルから並列に情報を読み出すことや書き込むことが可能であるため、メ
モリセルからセンスラッチへのビットあたりの読み出し速度やビットあたりの書き込み速
度は、非常に高速とすることができる。勿論、外部回路からセンスラッチアレイへの書き
込み動作、センスラッチアレイから外部回路への読み出し動作においても高速動作を実現
することができる。
また、酸化物半導体を用いたトランジスタを含むメモリセルは、従来のフラッシュメモリ
と比較すると、動作原理の違いにより、１ビットあたりの書き込み動作が非常に高速であ
る。例えば、従来のフラッシュメモリを記憶回路として用い、一つのメモリセルに着目す
ると、トンネル電流による書き込みを行う場合、微少な電流を用いて電荷の注入・放出を
行うため高速な動作は困難である。ホットエレクトロン書き込みを行う場合には、より高
速な書き込みが可能であるが、消費電流が高く、一度に多くのビット数の書き込みを行う
ことは困難である。また、いずれの方式においても、書き込み動作では高電位が必要とな
るため、高電位を生成するための昇圧回路が必要となる。また、磁性材料を用いた記憶装
置であるＭＲＡＭは、書き込み動作における消費電流が比較的高いといった問題がある。
したがって、ＭＲＡＭを記憶回路として用い、１度に多くのビット数の書き込みを行う場
合、消費電流が非常に高くなるという問題が生じる。
これに対し、酸化物半導体を用いたトランジスタを含むメモリセルでは、トンネル電流を
流すような高電圧を必要とせず、消費電流も非常に低い。したがって、本発明の一態様に
係る半導体装置は、１度に１層目のセンスラッチアレイ２０１と同じビット数を上層のメ
モリセルアレイ２０２に書き込むことが可能である。これにより、ビットあたりの書き込
み速度が非常に速いメモリセルアレイを実現することができる。
さらに、酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、従来のＤＲ
ＡＭのように、リフレッシュ動作なしでは１秒以下で記憶内容が失われるような揮発性で
はなく、従来のＤＲＡＭより極めて長期にわたり記憶内容を保持することができる。した
がって、酸化物半導体をも用いたトランジスタを、メモリセルとして用いることにより、
実質的に不揮発なメモリセルを実現することができる。
また、酸化物半導体以外の半導体材料を用いたトランジスタは、酸化物半導体材料を用い
たトランジスタよりも十分な高速動作が可能である。よって、酸化物半導体以外の半導体
材料を用いたトランジスタをセンスラッチに用いることにより、高速動作を十分に確保し
たセンスラッチアレイ及びデータ線駆動回路などの周辺回路を好適に実現することが可能
である。したがって、これを、酸化物半導体材料を用いたトランジスタを含むメモリセル
アレイと組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動
作や書き込み動作など）の高速動作を十分に確保することができる。
このように、酸化物半導体以外の半導体材料を用いたトランジスタ（換言すると、十分な
高速動作が可能なトランジスタ）を用いた駆動回路などの周辺回路と、酸化物半導体を用
いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶
回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することが
できる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態２）
本実施の形態では、本発明の一態様に係る半導体装置の構成及びその作製方法について、
図７乃至図１１を参照して説明する。
〈半導体装置の断面構成〉
図７に、本発明の一態様に係る半導体装置の断面図を示す。図７において、Ａ１−Ａ２は
、トランジスタのチャネル長方向に垂直な断面図であり、Ｂ１−Ｂ２は、ノードｐにおけ
る断面図である。図７に示す半導体装置は下部にセンスラッチアレイ２０１を有し、上部
にメモリセルアレイ２０２（１）〜２０２（ｋ）を有する。下部のセンスラッチアレイ２
０１では、酸化物半導体以外の半導体材料を用いたトランジスタ１８０を有し、上部のメ
モリセルアレイ２０２（１）〜２０２（ｋ）では、酸化物半導体材料を用いたトランジス
タ１６２を有する。
図７に示す半導体装置の１層目には、酸化物半導体以外の半導体材料を含むトランジスタ
１８０を有する。トランジスタ１８０は、半導体材料（例えば、シリコンなど）を含む基
板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように
設けられた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チ
ャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設
けられたゲート電極１１０と、金属化合物領域１２４と電気的に接続するソース電極又は
ドレイン電極１３０ａ、１３０ｂと、を有する。また、トランジスタ１８０を覆うように
、絶縁層１２８が設けられている。ソース電極又はドレイン電極１３０ａ、１３０ｂは、
絶縁層１２８に形成された開口を通じて、金属化合物領域１２４と電気的に接続されてい
る。また、絶縁層１２８上には、ソース電極又はドレイン電極１３０ａに接して導電層１
３６ａが形成され、ソース電極又はドレイン電極１３０ｂに接して導電層１３６ｂが形成
されている。なお、トランジスタ１８０は、ｎチャネル型またはｐチャネル型のいずれで
あってもよい。酸化物半導体以外の半導体材料を用いたトランジスタ１８０を含むセンス
ラッチ１９０をマトリクス状に設けることにより、センスラッチアレイ２０１を設けるこ
とができる。また、酸化物半導体以外の半導体材料を含むトランジスタ１８０を、複数組
み合わせることによって、第１ワード線駆動回路２０３等の周辺回路も構成することがで
きる。
また、基板１００上にはトランジスタ１８０を囲むように素子分離絶縁層１０６が設けら
れている。なお、高集積化を実現するためには、図７に示すようにトランジスタ１８０が
サイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１８
０の特性を重視する場合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、
そのサイドウォール絶縁層と重畳する領域に形成された不純物濃度が異なる領域を含めて
不純物領域１２０を設けても良い。
メモリセルアレイ２０２（１）は、センスラッチアレイ２０１上に絶縁層１４０を介して
設けられている。また、メモリセルアレイ２０２（１）はメモリセル１７０を有し、メモ
リセル１７０は、トランジスタ１６２及び容量素子１６４を用いて構成されている。トラ
ンジスタ１６２は、絶縁層１４０などの上に設けられた酸化物半導体層１４４と、酸化物
半導体層１４４と電気的に接続されているソース電極又はドレイン電極１４２ａ、および
ソース電極又はドレイン電極１４２ｂと、酸化物半導体層１４４、ソース電極又はドレイ
ン電極１４２ａ、およびソース電極又はドレイン電極１４２ｂ、を覆うゲート絶縁層１４
６と、ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられたゲート
電極１４８ａと、を有する。酸化物半導体材料を用いたトランジスタ１６２を含むメモリ
セル１７０をマトリクス状に設けることにより、メモリセルアレイ２０２（１）を設ける
ことができる。また、メモリセルアレイ２０２（ｋ）におけるトランジスタ１７２の構成
もトランジスタ１６２と同様である。
ここで、メモリセル１７０のトランジスタに用いられる酸化物半導体層１４４は水素など
の不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、
高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層１４４
の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ
／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述
の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎ
ｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。こ
のように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏
に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、キ
ャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より
望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオフ電
流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトア
ンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型
化（真性化）または実質的にｉ型化された酸化物半導体材料をトランジスタ（トランジス
タ１６２）に用いることで、極めて優れたオフ電流特性を得ることができる。
また、酸化物半導体層１４４は、アルカリ金属、及びアルカリ土類金属の濃度が充分に低
減されたものであることが望ましい。ＳＩＭＳ分析法により測定されるアルカリ金属又は
アルカリ土類金属の濃度は、例えば、Ｎａの場合、５×１０１６ｃｍ−３以下、好ましく
は１×１０１６ｃｍ−３以下、さらに好ましくは１×１０１５ｃｍ−３以下、Ｌｉの場合
、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下、Ｋの場合、５×１
０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とする。
酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていて
も問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラ
スも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体の物性と
デバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐ．６２１−６３
３）。しかし、このような指摘は適切でない。アルカリ金属、及びアルカリ土類金属は酸
化物半導体にとっては悪性の不純物であり、少ないほうがよい。特にアルカリ金属のうち
、Ｎａは酸化物半導体に接する絶縁膜が酸化物であった場合、その中に拡散し、Ｎａ＋と
なる。また、酸化物半導体内において、金属と酸素の結合を分断し、あるいは結合中に割
り込む。その結果、トランジスタ特性の劣化（例えば、ノーマリオン化（しきい値の負へ
のシフト）、移動度の低下等）をもたらす。加えて、特性のばらつきの原因ともなる。こ
のような問題は、特に酸化物半導体中の水素の濃度が十分に低い場合において顕著となる
。したがって、酸化物半導体中の水素の濃度が５×１０１９ｃｍ−３以下、特に５×１０
１８ｃｍ−３以下である場合には、アルカリ金属の濃度を上記の値にすることが強く求め
られる。
容量素子１６４は、ソース電極又はドレイン電極１４２ａ、ゲート絶縁層１４６、および
導電層１４８ｂ、とで構成される。すなわち、ソース電極又はドレイン電極１４２ａは、
容量素子１６４の一方の電極として機能し、導電層１４８ｂは、容量素子１６４の他方の
電極として機能することになる。このような構成とすることにより、十分な容量を確保す
ることができる。また、酸化物半導体層１４４とゲート絶縁層１４６とを積層させる場合
には、ソース電極又はドレイン電極１４２ａと、導電層１４８ｂとの絶縁性を十分に確保
することができる。さらに、容量が不要の場合は、容量素子１６４を設けない構成とする
こともできる。また、メモリセルアレイ２０２（ｋ）における容量素子１７４の構成も、
容量素子１６４と同様である。
トランジスタ１６２および容量素子１６４の上には絶縁層１５０および絶縁層１５２が設
けられている。そして、ゲート絶縁層１４６、絶縁層１５０、絶縁層１５２などに形成さ
れた開口には、電極１５４ａ、電極１５４ｂが設けられ、絶縁層１５２上には、電極１５
４ａ、電極１５４ｂと接続する配線１５６が形成される。配線１５６は、メモリセルの一
と他のメモリセルとを接続する配線であり、１層目に形成されるセンスラッチ１９０のノ
ードｐと接続する配線である。また、配線１５６は、電極１５４ｂと、電極１４２ｃと、
１２６と、を介して導電層１３６ｃと接続されている。これにより、下層のセンスラッチ
アレイ２０１と、上層のメモリセルアレイ２０２（１）とを接続することができる。なお
、図７において、電極１４２ｃは、電極１２６を介して導電層１３６ｃと電気的に接続す
る場合について示したが、絶縁層１４０に開口を設け、電極１４２ｃと導電層１３６ｃと
が直接接する構造としてもよい。なお、図７においては、ノードｐの構造について説明し
たが、ノードｑの構造についても同様である。
また、図７では、配線１５６を介して、センスラッチ１９０のノードｐと、メモリセル１
７０とを接続する例について説明したが、図１４に示すように、導電層１３６ｃと、電極
１２６とソース電極又はドレイン電極１４２ｂとを接続することで、センスラッチ１９０
のノードｐと、メモリセル１７０とを接続することもできる。
また、図７においては、メモリセルアレイを、ｋ層積層した例を示している。酸化物半導
体材料を用いたメモリセルアレイは、以下のように、従来のＤＲＡＭと比較して作製工程
を簡略化することができる。
従来ＤＲＡＭは、ビット線に接続されるメモリセル数が多く、大きなビット線容量を有す
るために、メモリセルには大きな容量素子を作り込む必要がある。そのため、容量素子は
高さ方向に大きいものとなり、作製工程も複雑なものとなる。
一方、本発明の一態様に係る半導体装置は、ノードｐあるいはノードｑに接続されるメモ
リセル数が少なく（例えば、６４個以下、より好ましくは３２個以下）、ノードｐあるい
はノードｑが有する容量成分が小さいという特徴を有する。
ところで、読み出し動作では、メモリセルが有する容量素子とノードｐあるいはノードｑ
が有する容量との間で電荷再分配が行われることによる電位変動を検知する。このことは
、ノードｐあるいはノードｑが有する容量が小さいほど、メモリセルが有する容量素子を
小さくできることを意味する。
従って、本発明の一態様に係る半導体装置は、従来のＤＲＡＭと比較して容量素子の作製
工程を容易にすることが可能となる。さらに、メモリセルが有する容量を十分小さくする
ことで、容量素子を平面構造で作り込むことが可能となる。その結果、容量素子の作製工
程が簡略化されるとともに、メモリセルを容易に積層することが可能となる。
このように、酸化物半導体材料を用いてメモリセルアレイを形成することにより、メモリ
セルアレイを２層以上積層して形成することができる。これにより、半導体装置の高集積
化を図ることができる。
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のト
ランジスタ１８０の作製方法について図８及び図９を参照して説明し、その後、上部のト
ランジスタ１６２および容量素子１６４の作製方法について図１０及び図１１を参照して
説明する。
〈下部のトランジスタの作製方法〉
まず、基板１００を用意する（図８（Ａ）参照）。基板１００としては、シリコンや炭化
シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム、ガリウム
ヒ素、インジウムリンなどの化合物半導体基板を適用することができる。また、基板１０
０として、ＳＯＩ基板も適用することができる。ここでは、基板１００として、単結晶シ
リコン基板を用いる場合について示す。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシ
リコン層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコ
ン以外の材料からなる半導体層が設けられた構成の基板も含む。つまり、「ＳＯＩ基板」
が有する半導体層は、シリコン層に限定されない。また、ＳＯＩ基板には、ガラス基板な
どの絶縁基板上に絶縁層を介して半導体層が設けられた構成も含む。なお、基板１００は
、酸化物半導体材料を含まないため、酸化物半導体以外の半導体材料を含む基板１００と
も記す。
基板１００として、特に、シリコンなどの単結晶半導体基板を用いる場合には、実施の形
態１に示すセンスラッチアレイ２０１等の周辺回路の動作を高速化することができるため
好ましい。
次に、基板１００上に、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形
成する（図８（Ａ）参照）。保護層としては、例えば、酸化シリコン、窒化シリコンまた
は酸化窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前
後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不
純物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。基板１０
０がシリコンの場合、ｎ型の導電性を付与する不純物元素としては、例えば、リンや砒素
などを用いることができる。また、ｐ型の導電性を付与する不純物元素としては、例えば
、硼素、アルミニウム、ガリウムなどを用いることができる。
次に、上記の保護層１０２をマスクとして、エッチングを行い、保護層１０２に覆われて
いない領域（露出している領域）の、基板１００の一部を除去する。これにより、他の半
導体領域と分離された半導体領域１０４が形成される（図８（Ｂ）参照）。当該エッチン
グには、ドライエッチングを用いることが好適であるが、ウェットエッチングを用いても
よい。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択する
ことができる。
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域
の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図８（Ｃ）参照
）。当該絶縁層は、酸化シリコン、窒化シリコンまたは酸化窒化シリコンなどを材料とす
る絶縁層を用いることができる。絶縁層の除去方法としては、化学的機械研磨（ＣＭＰ：
Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、以下ＣＭＰ処理という
）などの研磨処理やエッチング処理などがあるが、そのいずれを用いてもよい。なお、半
導体領域１０４の形成後、または素子分離絶縁層１０６の形成後には、上記保護層１０２
を除去する。
ここで、ＣＭＰ処理とは、被加工物の表面を基準にし、それにならって表面を化学的・機
械的な複合作用により平坦化する手法である。より具体的には、研磨ステージの上に研磨
布を貼り付け、被加工物と研磨布との間にスラリー（研磨剤）を供給しながら研磨ステー
ジと被加工物とを各々回転または揺動させて、スラリーと被加工物との化学反応と、研磨
布の被加工物との機械研磨の作用により、被加工物の表面を研磨する方法である。
なお、素子分離絶縁層１０６の形成方法として、絶縁層を選択的に除去する方法の他、酸
素または窒素を打ち込むことにより、絶縁性の領域を形成する方法などを用いることもで
きる。
次に、半導体領域１０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形
成する。
絶縁層は、後にゲート絶縁層となるものであり、例えば、半導体領域１０４表面の熱処理
（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密
度プラズマ処理を適用してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、
Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合
ガスを用いて行う。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成して
も良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム
、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳ
ｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯ
ｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（Ｈｆ
ＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））等を含む単層構造または積層構造とするこ
とが望ましい。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは
１０ｎｍ以上５０ｎｍ以下とする。
導電材料を含む層は、後にゲート電極となるものであり、例えば、アルミニウムや銅、チ
タン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結
晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も
特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜
方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を
用いて形成する場合の一例について示す。
次に、絶縁層及び導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８、ゲ
ート電極１１０を形成する（図８（Ｃ）参照）。
次に、半導体領域１０４にリンや砒素などを添加して、チャネル形成領域１１６および不
純物領域１２０を形成する（図８（Ｄ）参照）。ここで、ｎ型のトランジスタを形成する
場合には、リンや砒素を添加し、ｐ型のトランジスタを形成する場合には、硼素やアルミ
ニウムなどの不純物元素を添加すればよい。ここで添加する不純物元素の濃度は適宜設定
することができるが、半導体素子が高度に微細化される場合には、その濃度を高くするこ
とが望ましい。
なお、ゲート電極１１０の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる
濃度で添加された不純物領域を形成してもよい。
次に、ゲート電極１１０、不純物領域１２０などを覆うように金属層１２２を形成する（
図８（Ｅ）参照）。当該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート
法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０
４を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用
いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル
、タングステン、ニッケル、コバルト、白金等がある。
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、不
純物領域１２０に接する金属化合物領域１２４が形成される（図８（Ｅ）参照）。なお、
ゲート電極１１０として、多結晶シリコンなどを用いる場合には、ゲート電極１１０の金
属層１２２と接する部分にも、金属化合物領域が形成されることになる。
上記熱処理としては、フラッシュランプの照射による熱処理を用いることができる。もち
ろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性
を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。
なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるもので
あり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電
気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域１２
４を形成した後には、金属層１２２は除去する。
次に、上述の工程により形成された各構成を覆うように、絶縁層１２８を形成する（図９
（Ａ）参照）。絶縁層１２８は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化
アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層
１２８に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起
因する容量を十分に低減することが可能となるため好適である。なお、絶縁層１２８には
、これらの材料を用いた多孔質の絶縁層を適用してもよい。多孔質の絶縁層では、密度の
高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減す
ることが可能である。また、絶縁層１２８は、ポリイミド、アクリル等の有機絶縁材料を
用いて形成することも可能である。なお、図９（Ａ）では、絶縁層１２８の単層構造を示
すが、２層以上の積層構造としてもよい。
次に、絶縁層１２８に金属化合物領域１２４にまで達する開口を形成し、当該開口を埋め
込むように導電材料を含む層を形成する。導電材料を含む層は、後にソース電極又はドレ
イン電極１３０ａ、１３０ｂになるものであり、アルミニウム、銅、チタン、タンタル、
タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの
半導体材料を用いて、導電材料を含む層を形成してもよい。形成方法も特に限定されず、
蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いること
ができる。
次に、導電材料を含む層を選択的にエッチングして、導電層１３６ａ、１３６ｂ、及び導
電層１３６ｃを形成する（図９（Ｃ）参照）。
以上により、酸化物半導体以外の半導体材料を含む基板１００を用いたトランジスタ１８
０が形成される（図９（Ｃ）参照）。また、このようなトランジスタ１８０を複数作製す
ることにより、センスラッチアレイ２０１を含む周辺回路を作製することができる。トラ
ンジスタ１８０は、高速動作が可能であるという特徴を有する。このため、トランジスタ
１８０をセンスラッチアレイ２０１等の周辺回路に適用することにより、センスラッチア
レイ２０１等の周辺回路の動作を高速化することができるため好適である。
次に、上記の工程により形成された各構成を覆うように、絶縁層１４０を形成する（図９
（Ｄ）参照）。絶縁層１４０は、絶縁層１２８で示した材料及び形成方法を適用すること
ができる。
次に、絶縁層１４０に導電層１３６ｃにまで達する開口を形成し、当該開口を埋め込むよ
うに導電材料を含む層を形成する。導電材料を含む層は、ゲート電極１１０や、導電層１
３６ａ、１３６ｂを形成する際に示した材料及び形成方法を適用することができる。
その後、トランジスタ１６２及び容量素子１６４の形成前の処理として、絶縁層１４０に
ＣＭＰ処理を施して、絶縁層１４０表面を平坦化させる。これにより、絶縁層１４０に埋
め込まれた電極１２６が形成される。このとき、電極１２６の上面を露出させることが好
ましい（図９（Ｄ）参照）。絶縁層１４０の平坦化処理としては、ＣＭＰ処理の他にエッ
チング処理などを適用することも可能であるが、トランジスタ１６２の特性を向上させる
ために、絶縁層１４０の表面は可能な限り平坦にしておくことが望ましい。
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工
程も含んでいてもよい。例えば、配線の構造として、絶縁層及び導電層の積層構造でなる
多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
〈上部のトランジスタの作製方法〉
まず、絶縁層１４０、電極１２６などの上に酸化物半導体層を成膜する。
酸化物半導体層は、スパッタリング法等を用いて、少なくとも亜鉛を含む金属酸化物ター
ゲットを用い、得られる膜厚を５ｎｍ以上５０μｍ以下となるように成膜する。
用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含
むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用い
たトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加
えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ
）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有するこ
とが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好まし
い。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化
物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系
酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の
酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系
酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸
化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化
物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物
、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、
Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉ
ｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ
−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉ
ｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−
Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用
いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分とし
て有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧ
ａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用い
てもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数
の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０）
で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇ
ａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸
化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１
：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１
／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の
原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に
応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キ
ャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度
等を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしなが
ら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上
げることができる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋
ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ
＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、下記数１を満たすことを言う。
ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶
でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファス
でもよい。
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、
これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高
い移動度を得ることができる。
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面
の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。
表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく
、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ま
しくは０．１ｎｍ以下の表面上に形成するとよい。
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用で
きるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均し
た値」と表現でき、以下の式にて定義される。
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１
）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は
測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ
Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
本実施の形態では、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状ま
たは六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原
子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中
心に回転した）結晶（ＣＡＡＣ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌともい
う。）を含む酸化物について説明する。
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見
て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な
方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸
化物をいう。
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡ
ＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明
確に判別できないこともある。
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ
を構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣを支持する基板面、Ｃ
ＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々
の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣ
の表面などに垂直な方向）を向いていてもよい。
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であっ
たりする。また、その組成などに応じて、可視光に対して透明であったり不透明であった
りする。
このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な
方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察す
ると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる
結晶を挙げることもできる。
ＣＡＡＣに含まれる結晶構造の一例について図１５乃至図１７を用いて詳細に説明する。
なお、特に断りがない限り、図１５乃至図１７は上方向をｃ軸方向とし、ｃ軸方向と直交
する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の
上半分、下半分をいう。また、図１５において丸で囲まれたＯは４配位のＯを示し、二重
丸で囲まれたＯは３配位のＯを示す。
図１５（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４
配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原
子のみ示した構造を小グループと呼ぶ。図１５（Ａ）の構造は、八面体構造をとるが、簡
単のため平面構造で示している。なお、図１５（Ａ）の上半分および下半分にはそれぞれ
３個ずつ４配位のＯがある。図１５（Ａ）に示す小グループは電荷が０である。
図１５（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３
配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、
いずれもａｂ面に存在する。図１５（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４
配位のＯがある。また、Ｉｎも５配位をとるため、図１５（Ｂ）に示す構造をとりうる。
図１５（Ｂ）に示す小グループは電荷が０である。
図１５（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構
造を示す。図１５（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位
のＯがある。または、図１５（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の
４配位のＯがあってもよい。図１５（Ｃ）に示す小グループは電荷が０である。
図１５（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構
造を示す。図１５（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位
のＯがある。図１５（Ｄ）に示す小グループは電荷が＋１となる。
図１５（Ｅ）に、２個のＺｎを含む小グループを示す。図１５（Ｅ）の上半分には１個の
４配位のＯがあり、下半分には１個の４配位のＯがある。図１５（Ｅ）に示す小グループ
は電荷が−１となる。
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を
大グループ（ユニットセルともいう。）と呼ぶ。
ここで、これらの小グループ同士が結合する規則について説明する。図１５（Ａ）に示す
６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の
３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図１５（Ｂ）に示す５配位のＧ
ａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１
個の近接Ｇａを有する。図１５（Ｃ）に示す４配位のＺｎの上半分の１個のＯは、下方向
に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有す
る。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原
子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近
接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向
にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの
数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有す
る二種の小グループ同士は結合することができる。例えば、６配位の金属原子（Ｉｎまた
はＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５
配位の金属原子（ＧａまたはＩｎ）、４配位の金属原子（Ｚｎ）の上半分の４配位のＯの
いずれかと結合することになる。
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。
また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して
中グループを構成する。
図１６（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示
す。図１６（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１６（
Ｃ）は、図１６（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
図１６（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し
、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠
の３として示している。同様に、図１６（Ａ）において、Ｉｎの上半分および下半分には
それぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１６
（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあ
るＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎ
とを示している。
図１６（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上か
ら順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上
半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺ
ｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分
および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２
個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４
配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グ
ループが複数結合して大グループを構成する。
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６
６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４
配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従っ
て、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成する
ためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１
５（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む
小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消され
るため、層構造の合計の電荷を０とすることができる。
具体的には、図１６（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ
系酸化物の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓ
ｎ−Ｚｎ系酸化物の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数
。）とする組成式で表すことができる。
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三
元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−
Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａ
ｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃ
ｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ
−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−
Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚ
ｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ
系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ
−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉ
ｎ−Ｇａ系酸化物などを用いた場合も同様である。
例えば、図１７（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループのモ
デル図を示す。
図１７（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループは、上
から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半
分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１
個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを
介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である
。この中グループが複数結合して大グループを構成する。
図１７（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１７（Ｃ）は
、図１７（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それ
ぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは
、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合
計の電荷は常に０となる。
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループは、図１７（Ａ）に示し
た中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた
大グループも取りうる。
ターゲットとしては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元
系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ａｌ
−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−
Ｚｎ系酸化物や、二元系金属酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物など
を用いることができる。
また、ターゲットの一例としては、Ｉｎ、Ｇａ、及びＺｎを含むターゲットは、Ｉｎ２Ｏ
３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比としたものを用いる。また
、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲ
ット、またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有
するターゲット、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝２：１：８［ｍｏｌ数比］の組成比
を有するターゲットを用いることもできる。Ｉｎ、Ｇａ、及びＺｎを含むターゲットを用
いたスパッタ法で得られる酸化物半導体は、Ｉｎ−Ｇａ−Ｚｎ−Ｏで表記され、その酸化
物半導体材料は、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０）であり、ｍが自然数でないことは
、ＩＣＰ−ＭＳ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ Ｍａｓｓ
Ｓｐｅｃｔｒｏｍｅｔｒｙ，ＩＣＰ質量分析）や、ラザフォード後方散乱（ＲＢＳ：Ｒｕ
ｔｈｅｒｆｏｒｄ Ｂａｃｋ−Ｓｃａｔｔｅｒｉｎｇ）分析を用いて確認することができ
る。
また、Ｉｎ−Ｓｎ−Ｚｎ系酸化物のターゲットの組成比は、Ｉｎ：Ｓｎ：Ｚｎが原子数比
で、１：２：２、２：１：３、１：１：１、または２０：４５：３５などとなるターゲッ
トを用いる。
また、酸化物半導体層の成膜時に、スパッタリング装置の処理室の圧力を０．４Ｐａ以下
とすることで、被成膜面及び被成膜物へ、アルカリ金属、水素等の不純物の混入を低減す
ることができる。なお、被成膜物に含まれる水素は、水素原子の他、水素分子、水、水酸
基、または水素化物として含まれる場合もある。
また、酸化物半導体層の成膜時に、ターゲットと基板との距離（Ｔ−Ｓ間距離）を４０ｍ
ｍ以上３００ｍｍ以下（好ましくは、６０ｍｍ以上）とする。
また、スパッタリング法を用いて酸化物半導体層を成膜する場合、被成膜面の温度は２５
０℃以上基板の熱処理上限温度以下とする。２５０℃は、水素及び水などの不純物が被成
膜物中へ混入することを防ぎ、チャンバー内の気相へ不純物を放出する温度である。また
、スパッタリング法を用いて酸化物半導体層を成膜する場合、被成膜面の温度の上限は、
基板の熱処理上限温度、あるいは成膜物の上限温度（その温度を超えると、成膜物の成分
が大きく変化する温度）とする。
成膜室内の残留水分を除去しつつ、水素、水、水酸基、水素化物などの不純物が十分に除
去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体層を成膜す
る。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、イオン
ポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが望まし
い。また、排気手段は、ターボ分子ポンプ（Ｔｕｒｂｏ Ｍｏｌｅｃｕｌａｒ Ｐｕｍｐ
：ＴＭＰ）にコールドトラップを加えたものであってもよい。クライオポンプを用いて排
気した成膜室は、例えば、水素、水、水酸基、水素化物などの不純物（炭素原子を含む化
合物なども含む）などが除去されているため、当該成膜室で成膜した酸化物半導体層に含
まれる水素、水、水酸基、水素化物などの不純物の濃度を低減することができる。
また、酸化物半導体層の成膜時に、スパッタリング装置の処理室のリークレートを１×１
０−１０Ｐａ・ｍ３／秒以下とすることで、スパッタリング法による成膜途中における酸
化物半導体層中へ、アルカリ金属、水素化物等の不純物の混入を低減することができる。
また、排気系として吸着型の真空ポンプ（例えば、クライオポンプなど）を用いることで
、排気系からアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等の不純
物の逆流を低減することができる。
次に、酸化物半導体層を加工することによって、酸化物半導体層１４４を形成する。酸化
物半導体層の加工は、所望の形状のマスクを酸化物半導体層上に形成した後、当該酸化物
半導体層をエッチングすることにより行うことができる。上述のマスクは、フォトリソグ
ラフィ法などの方法を用いて形成することができる。または、インクジェット法などの方
法を用いてマスクを形成してもよい。なお、酸化物半導体層のエッチングは、ドライエッ
チングでもウェットエッチングでもよい。もちろん、これらを組み合わせてもよい。
酸化物半導体層の成膜後、または酸化物半導体層１４４の形成後、必要であれば、水素及
び水等をほとんど含まない雰囲気下（窒素雰囲気、酸素雰囲気、乾燥空気雰囲気（例えば
、水については露点−４０℃以下、好ましくは露点−６０℃以下）など）で加熱処理（温
度範囲２００℃以上７００℃以下）を行ってもよい。この加熱処理は、酸化物半導体層中
から、Ｈ、ＯＨなどを脱離させる脱水化または脱水素化とも呼ぶことができ、不活性雰囲
気下で昇温し、途中で切り替え酸素を含む雰囲気下とする加熱処理を行う場合や、酸素雰
囲気下で加熱処理を行う場合は、加酸化処理とも呼べる。
以上の工程によって、不純物が低減され、ｉ型（真性半導体）または実質的にｉ型の酸化
物半導体層１４４を形成することができる（図１０（Ａ）参照）。
次に、酸化物半導体層１４４などの上に、導電材料を含む層を形成する。
導電材料を含む層は、後にソース電極およびドレイン電極となるものであり、アルミニウ
ム、クロム、銅、チタン、タンタル、モリブデン、タングステン等の金属材料を用いて形
成することができる。また、上述した金属材料を成分とする合金等を用いて形成すること
もできる。さらに、マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、ス
カンジウムのいずれか、またはこれらを複数組み合わせた材料を用いて形成することもで
きる。
導電材料を含む層は、単層構造であってもよいし、２層以上の積層構造であってもよい。
例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造
、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層
された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙
げられる。なお、導電材料を含む層を、チタン膜や窒化チタン膜の単層構造とする場合に
は、テーパー形状を有するソース電極又はドレイン電極１４２ａ、１４２ｂへの加工が容
易であるというメリットがある。
また、導電材料を含む層は、酸化インジウム、酸化インジウム酸化スズ（ＩＴＯともいう
）、酸化インジウム酸化亜鉛、酸化亜鉛、ガリウムを添加した酸化亜鉛、グラフェンなど
を用いることができる。
導電材料を含む層を選択的にエッチングしてソース電極又はドレイン電極１４２ａ、１４
２ｂ、及び電極１４２ｃを形成する（図１０（Ｂ）参照）。
導電材料を含む層のエッチングは、形成されるソース電極又はドレイン電極１４２ａ、１
４２ｂ、及び電極１４２ｃの端部がテーパー形状となるように行うことが好ましい。ここ
で、テーパー角は、例えば、３０°以上６０°以下とすることが好ましい。ソース電極又
はドレイン電極１４２ａ、１４２ｂ、及び電極１４２ｃの端部がテーパー形状となるよう
にエッチングすることにより、後に形成されるゲート絶縁層の被覆性が向上し、段切れを
防止することができる。
トランジスタのチャネル長（Ｌ）は、ソース電極又はドレイン電極１４２ａ、及びソース
電極又はドレイン電極１４２ｂの下端部の間隔によって決定される。なお、チャネル長（
Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際に
は、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅ
ｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従
って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（
１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また
、微細化によって、半導体装置の消費電力を低減することも可能である。
次に、ソース電極又はドレイン電極１４２ａ、１４２ｂ、及び電極１４２ｃを、かつ酸化
物半導体層１４４の一部と接するように、ゲート絶縁層１４６を形成する（図１０（Ｃ）
参照）。
ゲート絶縁層１４６は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。
また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化ガ
リウム、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニ
ウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシ
リケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニ
ウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、などを含むよう
に形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、上記の材
料を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、半導体
装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい
。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０
ｎｍ以上５０ｎｍ以下とすることができる。
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが
問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウ
ム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０
、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、
ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（
ｘ＞０、ｙ＞０、ｚ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈ
ｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲート
リークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を
含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ア
ルミニウムなどのいずれかを含む膜との積層構造としてもよい。
また、酸化物半導体層１４４に接する絶縁層（本実施の形態においては、ゲート絶縁層１
４６）は、第１３族元素および酸素を含む絶縁材料としてもよい。酸化物半導体材料には
第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が
良く、これを酸化物半導体層に接する絶縁層に用いることで、酸化物半導体層との界面の
状態を良好に保つことができる。
ここで、第１３族元素を含む絶縁材料とは、絶縁材料に一または複数の第１３族元素を含
むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化
アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここ
で、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含
有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（
原子％）がアルミニウムの含有量（原子％）以上のものを示す。
例えば、ガリウムを含有する酸化物半導体層に接してゲート絶縁層を形成する場合に、ゲ
ート絶縁層に酸化ガリウムを含む材料を用いることで酸化物半導体層とゲート絶縁層の界
面特性を良好に保つことができる。また、酸化物半導体層と酸化ガリウムを含む絶縁層と
を接して設けることにより、酸化物半導体層と絶縁層の界面における水素のパイルアップ
を低減することができる。なお、絶縁層に酸化物半導体の成分元素と同じ族の元素を用い
る場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料
を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは、水を透過させ
にくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の
侵入防止という点においても好ましい。
また、酸化物半導体層１４４に接する絶縁層は、酸素雰囲気下による熱処理や、酸素ドー
プなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。
酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素
を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸
素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。
また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。
例えば、酸化物半導体層１４４に接する絶縁層として酸化ガリウムを用いた場合、酸素雰
囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ２Ｏｘ
（Ｘ＝３＋α、０＜α＜１）とすることができる。また、酸化物半導体層１４４に接する
絶縁層として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープ
を行うことにより、酸化アルミニウムの組成をＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）と
することができる。または、酸化物半導体層１４４に接する絶縁層として酸化ガリウムア
ルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、
酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）
の組成をＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
酸素ドープ処理等を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁
層を形成することができる。このような領域を備える絶縁層と酸化物半導体層が接するこ
とにより、絶縁層中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、また
は酸化物半導体層と絶縁層の界面における酸素不足欠陥を低減し、酸化物半導体層をｉ型
化またはｉ型に限りなく近い酸化物半導体とすることができる。
なお、化学量論的組成比より酸素が多い領域を有する絶縁層は、ゲート絶縁層１４６に代
えて、酸化物半導体層１４４の下地膜として形成する絶縁層（例えば、絶縁層１４０）に
適用しても良く、ゲート絶縁層１４６および下地絶縁層の双方に適用しても良い。
次に、上述の工程により形成された各構成を覆うように、導電材料を含む層を成膜する。
導電材料を含む層は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅
、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形
成することができる。導電材料を含む層を選択的にエッチングしてゲート電極１４８ａお
よび導電層１４８ｂを形成する。なお、ゲート電極１４８ａおよび導電層１４８ｂは、単
層構造としても良いし、積層構造としても良い。
次に、ゲート絶縁層１４６、ゲート電極１４８ａ、および導電層１４８ｂ上に、絶縁層１
５０及び絶縁層１５２を形成する（図１１（Ａ）参照）。絶縁層１５０及び絶縁層１５２
は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸化
窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無
機絶縁材料を含む材料、ポリイミド、アクリル等の有機材料を含む材料を用いて形成する
ことができる。なお、絶縁層１５０及び絶縁層１５２には、誘電率の低い材料や、誘電率
の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層１５０及び絶縁層１５
２の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高
速化を図ることができるためである。例えば、絶縁層１５０に、無機材料を含む材料を用
い、絶縁層１５２に有機材料を含む材料を用いることもできる。
次に、ゲート絶縁層１４６、絶縁層１５０及び絶縁層１５２に、ソース電極又はドレイン
電極１４２ｂ、及び電極１４２ｃにまで達する開口を形成する。当該開口の形成は、マス
クなどを用いた選択的なエッチングにより行われる。その後、ソース電極又はドレイン電
極１４２ｂ及び電極１４２ｃに接する導電材料を有する層を形成する。次に、導電材料を
有する層にエッチング又はＣＭＰ処理することにより、電極１５４ａ、電極１５４ｂを形
成する（図１１（Ｂ）参照）。
次に、絶縁層１５２を覆い、電極１５４ａ及び電極１５４ｂと接するように、配線１５６
を形成する（図１１（Ｂ）参照）。配線１５６は、ＰＶＤ法や、ＣＶＤ法を用いて導電材
料を有する層を形成した後、当該導電材料を有する層をパターニングすることによって形
成される。また、導電材料を有する層の材料としては、アルミニウム、クロム、銅、タン
タル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とす
る合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、
ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよ
い。
また、電極１５４ａ、電極１５４ｂを用いずに、配線１５６を形成してもよい。例えば、
絶縁層１５０の開口を含む領域にＰＶＤ法によりチタン膜を薄く（５ｎｍ程度）形成し、
ＰＶＤ法によりチタン膜を薄く形成した後に、開口に埋め込むようにアルミニウム膜を形
成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被
形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは、ソース電極又は
ドレイン電極１４２ａ、電極１４２ｃ）との接触抵抗を低減させる機能を有する。また、
アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによ
るバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
配線１５６を形成することにより、センスラッチ１９０が有するノードｐと、メモリセル
が有するトランジスタ１６２のソース電極又はドレイン電極１４２ｂとを、接続すること
ができる（図１１（Ｂ）参照）。
これにより、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２および容
量素子１６４を有するメモリセル１７０が完成する（図１１（Ｂ）参照）。また、このよ
うなメモリセル１７０を複数作製することにより、メモリセルアレイ２０２（１）を作製
することができる。
以上の工程により、酸化物半導体以外の半導体材料を用いたトランジスタを含む周辺回路
と、酸化物半導体材料を用いたトランジスタを含む記憶回路とを、一体に備えた半導体装
置を作製することができる。
上述の作製方法を用いることにより、水素やアルカリ金属の不純物が極めて低減された酸
化物半導体層１４４を得ることができる。このような酸化物半導体層１４４を用いてトラ
ンジスタ１６２を作製することにより、オフ電流が極めて小さいトランジスタを作製する
ことができる。トランジスタ１６２は、オフ電流が極めて小さいため、メモリセル１７０
として用いることにより、長期にわたり記憶内容を保持することができる。
また、図７に示すメモリセルアレイ２０２（１）〜２０２（ｋ）は、簡易な素子構造であ
るため、メモリセルアレイの積層が容易である。例えば、従来のフラッシュメモリは、フ
ローティングゲートに電荷を保持させるため、または、その電荷を除去するために高い電
圧が必要である。これにより、膜質の良いゲート絶縁層が要求され、かつ記憶素子の構造
が複雑であるため、記憶回路として積層することは困難であった。また、従来のＤＲＡＭ
は、高い集積度を得るためには、高さ方向に大きな容量素子の形成が必要であるため、や
はり記憶回路として積層することは困難であった。
これに対し、酸化物半導体を用いたトランジスタを含むメモリセルは、フラッシュメモリ
やＤＲＡＭと比較して、作製工程を簡略化することができる。また、酸化物半導体を用い
たトランジスタを含むメモリセルは、オフ電流が極めて小さいために、電荷を保持する容
量素子が小さくてもよい。これらの特徴から、酸化物半導体を用いたトランジスタを含む
メモリセル（メモリセルアレイ）を積層して作製することが可能であり、半導体装置を高
集積化することができる。
本実施の形態では、メモリセルアレイ２０２（１）まで作製する工程について説明したが
、メモリセルアレイ２０２（１）の作製方法を用いることにより、メモリセルアレイ２０
２を複数積層することができる。例えば、上述の作製方法を用いて、メモリセルアレイを
ｋ層積層することにより、図７に示す半導体装置を作製することができる。また、メモリ
セルアレイを複数積層する場合には、各メモリセルアレイに用いられる酸化物半導体材料
は、それぞれ同じ材料を含むことが好ましい。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態３）
上記実施の形態において、トランジスタのチャネル形成領域として用いることのできる酸
化物半導体層の一形態を、図１２を用いて説明する。
本実施の形態の酸化物半導体層は、第１の結晶性酸化物半導体層上に第１の結晶性酸化物
半導体層よりも厚い第２の結晶性酸化物半導体層を有する積層構造である。
次に、絶縁層１４０上に膜厚１ｎｍ以上１０ｎｍ以下の第１の酸化物半導体膜を形成する
。
本実施の形態では、絶縁層１４０として、ＰＣＶＤ法またはスパッタリング法を用いて、
５０ｎｍ以上６００ｎｍ以下の膜厚の酸化物絶縁層を形成する。例えば、酸化シリコン膜
、酸化ガリウム膜、酸化アルミニウム膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜
、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層を用いることができる
。
第１の酸化物半導体膜の形成は、スパッタリング法を用い、そのスパッタリング法による
成膜時における基板温度は２００℃以上４００℃以下とする。本実施の形態では、酸化物
半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ
２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離
を１７０ｍｍ、基板温度２５０℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素
のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚５ｎｍの第１の酸化物半導体
膜を成膜する。
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第１の加熱処理
を行う。第１の加熱処理の温度は、４００℃以上７５０℃以下とする。第１の加熱処理に
よって第１の結晶性酸化物半導体層１４５ａを形成する（図１２（Ａ）参照）。
第１の加熱処理の温度にもよるが、第１の加熱処理によって、膜表面から結晶化が起こり
、膜の表面から内部に向かって結晶成長し、ｃ軸配向した結晶が得られる。第１の加熱処
理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形をなす亜鉛と酸素からな
るグラフェンタイプの二次元結晶が最表面に１層または複数層形成され、これが膜厚方向
に成長して重なり積層となる。加熱処理の温度を上げると表面から内部、そして内部から
底部と結晶成長が進行する。
第１の加熱処理によって、酸化物絶縁層である絶縁層１４０中の酸素を第１の結晶性酸化
物半導体層１４５ａとの界面またはその近傍（界面からプラスマイナス５ｎｍ）に拡散さ
せて、第１の結晶性酸化物半導体層の酸素欠損を低減する。従って、第１の結晶性酸化物
半導体層の下地絶縁層として用いられる絶縁層１４０は、絶縁層１４０中（バルク中）、
第１の結晶性酸化物半導体層１４５ａと絶縁層１４０の界面、のいずれかには少なくとも
化学量論比を超える量の酸素が存在することが好ましい。
次いで、第１の結晶性酸化物半導体層１４５ａ上に１０ｎｍよりも厚い第２の酸化物半導
体膜を形成する。第２の酸化物半導体膜の形成は、スパッタリング法を用い、その成膜時
における基板温度は２００℃以上４００℃以下とする。成膜時における基板温度を２００
℃以上４００℃以下とすることにより、第１の結晶性酸化物半導体層の表面上に接して成
膜する酸化物半導体膜にプリカーサの整列が起き、所謂、秩序性を持たせることができる
。
本実施の形態では、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体用ター
ゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板
とターゲットの間との距離を１７０ｍｍ、基板温度４００℃、圧力０．４Ｐａ、直流（Ｄ
Ｃ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚２
５ｎｍの第２の酸化物半導体膜を成膜する。
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第２の加熱処理
を行う。第２の加熱処理の温度は、４００℃以上７５０℃以下とする。第２の加熱処理に
よって第２の結晶性酸化物半導体層１４５ｂを形成する（図１２（Ｂ）参照）。第２の加
熱処理は、窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気下で行うことに
より、第２の結晶性酸化物半導体層の高密度化及び欠陥数の減少を図る。第２の加熱処理
によって、第１の結晶性酸化物半導体層１４５ａを核として膜厚方向、即ち底部から内部
に結晶成長が進行して第２の結晶性酸化物半導体層１４５ｂが形成される。
また、絶縁層１４０の形成から第２の加熱処理までの工程を大気に触れることなく連続的
に行うことが好ましい。絶縁層１４０の形成から第２の加熱処理までの工程は、水素及び
水分をほとんど含まない雰囲気（不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など）下に
制御することが好ましく、例えば、水分については露点−４０℃以下、好ましくは露点−
５０℃以下の乾燥窒素雰囲気とする。
次いで、第１の結晶性酸化物半導体層１４５ａと第２の結晶性酸化物半導体層１４５ｂか
らなる酸化物半導体積層を加工して島状の酸化物半導体積層からなる酸化物半導体層１４
５を形成する（図１２（Ｃ）参照）。図１２（Ｃ）では、第１の結晶性酸化物半導体層１
４５ａと第２の結晶性酸化物半導体層１４５ｂの界面を点線で示し、第１の結晶性酸化物
半導体層及び第２の結晶性酸化物半導体層の積層構造で示しているが、明確な界面が存在
しているのではなく、あくまで分かりやすく説明するために図示している。
酸化物半導体層の積層の加工は、所望の形状のマスクを酸化物半導体層の積層上に形成し
た後、当該酸化物半導体層の積層をエッチングすることによって行うことができる。上述
のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、イ
ンクジェット法などの方法を用いてマスクを形成しても良い。
なお、酸化物半導体層の積層のエッチングは、ドライエッチングでもウェットエッチング
でもよい。もちろん、これらを組み合わせて用いてもよい。
また、上記作製方法により、得られる第１の結晶性酸化物半導体層及び第２の結晶性酸化
物半導体層は、ｃ軸配向を有していることを特徴の一つとしている。ただし、第１の結晶
性酸化物半導体層及び第２の結晶性酸化物半導体層は、単結晶構造ではなく、非晶質構造
でもない構造であり、ｃ軸配向を有した結晶（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓ
ｔａｌ； ＣＡＡＣとも呼ぶ）を含む酸化物を有する。
いずれにしても、ＣＡＡＣを得るには酸化物半導体膜の堆積初期段階において六方晶の結
晶が形成されるようにすることと、当該結晶を種として結晶が成長されるようにすること
が肝要である。そのためには、基板加熱温度を１００℃〜５００℃、好適には２００℃〜
４００℃、さらに好適には２５０℃〜３００℃にすると好ましい。また、これに加えて、
成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半導体膜を熱処理することで
膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復することができる。
なお、第１及び第２の結晶性酸化物半導体層は、少なくともＺｎを有する酸化物材料であ
り、四元系金属酸化物であるＩｎ−Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｓｎ−Ｇａ
−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−
Ａｌ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材
料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化
物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、
Ｚｎ−Ｍｇ−Ｏ系の材料や、Ｚｎ−Ｏ系の材料などがある。また、Ｉｎ−Ｓｉ−Ｇａ−Ｚ
ｎ−Ｏ系の材料や、Ｉｎ−Ｇａ−Ｂ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｂ−Ｚｎ−Ｏ系の材料
を用いてもよい。また、上記の材料にＳｉＯ２を含ませてもよい。ここで、例えば、Ｉｎ
−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）
を有する酸化物膜、という意味であり、その組成比は特に問わない。また、ＩｎとＧａと
Ｚｎ以外の元素を含んでいてもよい。
また、第１の結晶性酸化物半導体層上に第２の結晶性酸化物半導体層を形成する２層構造
に限定されず、第２の結晶性酸化物半導体層の形成後に第３の結晶性酸化物半導体層を形
成するための成膜と加熱処理のプロセスを繰り返し行って、３層以上の積層構造としても
よい。
その後、ソース電極又はドレイン電極１４２ａ、１４２ｂ、ゲート絶縁層１４６、ゲート
電極１４８ａ、導電層１４８ｂを形成することにより、トランジスタ３７２及び容量素子
３７４が完成する。ソース電極又はドレイン電極１４２ａ、１４２ｂ、ゲート絶縁層１４
６、ゲート電極１４８ａ、導電層１４８ｂの材料及び形成方法は、実施の形態２を参酌で
きる。
上記作製方法で形成された酸化物半導体積層からなる酸化物半導体層１４５を、本明細書
に開示する半導体装置（実施の形態２に示すトランジスタ１６２及びトランジスタ１７２
）に、適宜用いることができる。
また、酸化物半導体層１４４として本実施の形態の酸化物半導体積層を用いたトランジス
タ３７２においては、酸化物半導体層の一方の面から他方の面に電界が印加されることは
なく、また、電流が酸化物半導体積層の厚さ方向に流れる構造ではない。電流は、主とし
て、酸化物半導体積層の界面を流れるトランジスタ構造であるため、トランジスタに光照
射が行われ、またはＢＴストレスが与えられても、トランジスタ特性の劣化は抑制される
、または低減される。
酸化物半導体層１４５のような第１の結晶性酸化物半導体層と第２の結晶性酸化物半導体
層の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の高
いトランジスタを実現できる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態４）
本実施の形態では、Ｉｎ−Ｓｎ−Ｚｎ系酸化膜を酸化物半導体層に用いたトランジスタの
一例について、図３０などを用いて説明する。
図３０は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上
面図および断面図である。図３０（Ａ）にトランジスタの上面図を示す。また、図３０（
Ｂ）は図３０（Ａ）の一点鎖線Ａ１−Ａ２に対応する断面図である。
図３０（Ｂ）に示すトランジスタは、基板５００と、基板５００上に設けられた下地絶縁
層５０２と、下地絶縁層５０２の周辺に設けられた保護絶縁層５０４と、下地絶縁層５０
２および保護絶縁層５０４上に設けられた高抵抗領域５０６ａおよび低抵抗領域５０６ｂ
を有する酸化物半導体層５０６と、酸化物半導体層５０６上に設けられたゲート絶縁層５
０８と、ゲート絶縁層５０８を介して酸化物半導体層５０６と重畳して設けられたゲート
電極５１０と、ゲート電極５１０の側面と接して設けられた側壁絶縁層５１２と、少なく
とも低抵抗領域５０６ｂと接して設けられた一対の電極５１４と、少なくとも酸化物半導
体層５０６、ゲート電極５１０および一対の電極５１４を覆って設けられた層間絶縁層５
１６と、層間絶縁層５１６に設けられた開口部を介して少なくとも一対の電極５１４の一
方と接続して設けられた配線５１８と、を有する。
なお、図示しないが、層間絶縁層５１６および配線５１８を覆って設けられた保護膜を有
していても構わない。該保護膜を設けることで、層間絶縁層５１６の表面伝導に起因して
生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することが
できる。
（実施の形態５）
本実施の形態では、上記とは異なるＩｎ−Ｓｎ−Ｚｎ系酸化物膜を酸化物半導体層に用い
たトランジスタの他の一例について示す。
図３１は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図
３１（Ａ）はトランジスタの上面図である。また、図３１（Ｂ）は図３１（Ａ）の一点鎖
線Ｂ１−Ｂ２に対応する断面図である。
図３１（Ｂ）に示すトランジスタは、基板６００と、基板６００上に設けられた下地絶縁
層６０２と、下地絶縁層６０２上に設けられた酸化物半導体層６０６と、酸化物半導体層
６０６と接する一対の電極６１４と、酸化物半導体層６０６および一対の電極６１４上に
設けられたゲート絶縁層６０８と、ゲート絶縁層６０８を介して酸化物半導体層６０６と
重畳して設けられたゲート電極６１０と、ゲート絶縁層６０８およびゲート電極６１０を
覆って設けられた層間絶縁層６１６と、層間絶縁層６１６に設けられた開口部を介して一
対の電極６１４と接続する配線６１８と、層間絶縁層６１６および配線６１８を覆って設
けられた保護膜６２０と、を有する。
基板６００としてはガラス基板を、下地絶縁層６０２としては酸化シリコン膜を、酸化物
半導体層６０６としてはＩｎ−Ｓｎ−Ｚｎ系酸化物膜を、一対の電極６１４としてはタン
グステン膜を、ゲート絶縁層６０８としては酸化シリコン膜を、ゲート電極６１０として
は窒化タンタル膜とタングステン膜との積層構造を、層間絶縁層６１６としては酸化窒化
シリコン膜とポリイミド膜との積層構造を、配線６１８としてはチタン膜、アルミニウム
膜、チタン膜がこの順で形成された積層構造を、保護膜６２０としてはポリイミド膜を、
それぞれ用いた。
なお、図３１（Ａ）に示す構造のトランジスタにおいて、ゲート電極６１０と一対の電極
６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体層６０６に対する一対の電
極６１４のはみ出しをｄＷと呼ぶ。
（実施の形態６）
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は
、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因として
は半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデル
を用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出
せる。
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポ
テンシャル障壁（粒界等）が存在すると仮定すると、以下の式で表現できる。
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である
。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは
、以下の式で表される。
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の
誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たり
の容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導
体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域に
おけるドレイン電流Ｉｄは、以下の式となる。
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。
また、Ｖｄはドレイン電圧である。上式の両辺をＶｇで割り、更に両辺の対数を取ると、
以下のようになる。
数６の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、
横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎ
が求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。
酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉ
ｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
このようにして求めた欠陥密度等をもとに数３および数４よりμ０＝１２０ｃｍ２／Ｖｓ
が導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ２／Ｖ
ｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半
導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によっ
てトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からｘだけ離れ
た場所における移動度μ１は、以下の式で表される。
ここで、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果よ
り求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０
ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）
と数７の第２項が増加するため、移動度μ１は低下することがわかる。
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度
μ２を計算した結果を図１８に示す。なお、計算にはシノプシス社製デバイスシミュレー
ションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャ
ップ、電子親和力、比誘電率、厚さをそれぞれ、２．８ｅＶ、４．７ｅＶ、１５、１５ｎ
ｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたも
のである。
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５ｅＶ、４．６ｅＶ、４
．６ｅＶとした。また、ゲート絶縁層の厚さは１００ｎｍ、比誘電率は４．１とした。チ
ャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
図１８で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークを
つけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。
なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔ
ｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特
性を計算した結果を図１９乃至図２１に示す。なお、計算に用いたトランジスタの断面構
造を図２２に示す。図２２に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する
半導体領域１０３０ａおよび半導体領域１０３０ｃを有する。半導体領域１０３０ａおよ
び半導体領域１０３０ｃの抵抗率は２×１０−３Ωｃｍとする。
図２２（Ａ）に示すトランジスタは、下地絶縁層１０１０と、下地絶縁層１０１０に埋め
込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物１０２０の上に形成
される。トランジスタは半導体領域１０３０ａ、半導体領域１０３０ｃと、それらに挟ま
れ、チャネル形成領域となる真性の半導体領域１０３０ｂと、ゲート１０５０を有する。
ゲート１０５０の幅を３３ｎｍとする。
ゲート１０５０と半導体領域１０３０ｂの間には、ゲート絶縁層１０４０を有し、また、
ゲート１０５０の両側面には側壁絶縁物１０６０ａおよび側壁絶縁物１０６０ｂ、ゲート
１０５０の上部には、ゲート１０５０と他の配線との短絡を防止するための絶縁物１０７
０を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域１０３０ａおよび半導体
領域１０３０ｃに接して、ソース１０８０ａおよびドレイン１０８０ｂを有する。なお、
このトランジスタにおけるチャネル幅を４０ｎｍとする。
図２２（Ｂ）に示すトランジスタは、下地絶縁層１０１０と、酸化アルミニウムよりなる
埋め込み絶縁物１０２０の上に形成され、半導体領域１０３０ａ、半導体領域１０３０ｃ
と、それらに挟まれた真性の半導体領域１０３０ｂと、幅３３ｎｍのゲート１０５０とゲ
ート絶縁層１０４０と側壁絶縁物１０６０ａおよび側壁絶縁物１０６０ｂと絶縁物１０７
０とソース１０８０ａおよびドレイン１０８０ｂを有する点で図２２（Ａ）に示すトラン
ジスタと同じである。
図２２（Ａ）に示すトランジスタと図２２（Ｂ）に示すトランジスタの相違点は、側壁絶
縁物１０６０ａおよび側壁絶縁物１０６０ｂの下の半導体領域の導電型である。図２２（
Ａ）に示すトランジスタでは、側壁絶縁物１０６０ａおよび側壁絶縁物１０６０ｂの下の
半導体領域はｎ＋の導電型を呈する半導体領域１０３０ａおよび半導体領域１０３０ｃで
あるが、図２２（Ｂ）に示すトランジスタでは、真性の半導体領域１０３０ｂである。す
なわち、図２２（Ｂ）に示す半導体層において、半導体領域１０３０ａ（半導体領域１０
３０ｃ）とゲート１０５０がＬｏｆｆだけ重ならない領域ができている。この領域をオフ
セット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフ
セット長は、側壁絶縁物１０６０ａ（側壁絶縁物１０６０ｂ）の幅と同じである。
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイ
スシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図１９は、
図２２（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動度
（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電
流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイ
ン電圧を＋０．１Ｖとして計算したものである。
図１９（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図１９（Ｂ）は１０ｎ
ｍとしたものであり、図１９（Ｃ）は５ｎｍとしたものである。ゲート絶縁層が薄くなる
ほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度
μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲ
ート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えること
が示された。
図２０は、図２２（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎ
ｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存
性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を
＋０．１Ｖとして計算したものである。図２０（Ａ）はゲート絶縁層の厚さを１５ｎｍと
したものであり、図２０（Ｂ）は１０ｎｍとしたものであり、図２０（Ｃ）は５ｎｍとし
たものである。
また、図２１は、図２２（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆ
を１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧
依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電
圧を＋０．１Ｖとして計算したものである。図２１（Ａ）はゲート絶縁層の厚さを１５ｎ
ｍとしたものであり、図２１（Ｂ）は１０ｎｍとしたものであり、図２１（Ｃ）は５ｎｍ
としたものである。
いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピー
ク値やオン電流には目立った変化が無い。
なお、移動度μのピークは、図１９では８０ｃｍ２／Ｖｓ程度であるが、図２０では６０
ｃｍ２／Ｖｓ程度、図２１では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加す
るほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長
Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかであ
る。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる
１０μＡを超えることが示された。
また、Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体をチャネル形成領域とするトランジスタ
は、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体層
を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組
成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体層の成膜後に基板を意図的に加熱することで、
トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのし
きい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
例えば、図２３（Ａ）乃至図２３（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長
Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート
絶縁層を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。
図２３（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、ＳｎおよびＺｎを含
む酸化物半導体層を形成したときのトランジスタ特性である。このとき電界効果移動度は
１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎお
よびＺｎを含む酸化物半導体層を形成すると電界効果移動度を向上させることが可能とな
る。図２３（Ｂ）は基板を２００℃に加熱してＩｎ、ＳｎおよびＺｎを含む酸化物半導体
層を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ２／Ｖｓ
ｅｃが得られている。
電界効果移動度は、Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体層を形成した後に熱処理を
することによって、さらに高めることができる。図２３（Ｃ）は、Ｉｎ、ＳｎおよびＺｎ
を含む酸化物半導体層を２００℃でスパッタリング成膜した後、６５０℃で熱処理をした
ときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃが
得られている。
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込
まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸
化物半導体層から水素や水酸基若しくは水分を放出させ除去することができ、上記のよう
に電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水
化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるため
とも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を
図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１０
０ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体に酸素イオンを注入し、熱処理により該酸化物
半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後
の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化
の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界
効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与して
いる。基板を意図的に加熱しないで形成されたＩｎ、ＳｎおよびＺｎを含む酸化物半導体
層をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう
傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体層を用いた場合、
このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジス
タがノーマリ・オフとなる方向に動き、このような傾向は図２３（Ａ）と図２３（Ｂ）の
対比からも確認することができる。
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが
可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノ
ーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ
＝２：１：３とすることで結晶性の高い酸化物半導体層を得ることができる。
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、
より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジ
スタのノーマリ・オフ化を図ることが可能となる。
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイ
アス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃
、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ
未満を得ることができる。
次に、実際に、酸化物半導体層成膜後に加熱処理を行っていない試料１と、６５０℃の加
熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。なお、試料１及び試料
２のトランジスタの構造については、図３１を参照すればよい。
まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を
行った。なお、Ｖｄはドレイン電圧（ドレインとソースの電位差）を示す。次に、基板温
度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁層６０８に印加される電界
強度が２ＭＶ／ｃｍとなるようにＶｇに２０Ｖを印加し、そのまま１時間保持した。次に
、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶ
ｇ−Ｉｄ測定を行った。これをプラスＢＴ試験と呼ぶ。
同様に、まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性
の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート
絶縁層６０８に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに−２０Ｖを印加
し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖ
ｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをマイナスＢＴ試験と呼
ぶ。
試料１のプラスＢＴ試験の結果を図２４（Ａ）に、マイナスＢＴ試験の結果を図２４（Ｂ
）に示す。また、試料２のプラスＢＴ試験の結果を図２５（Ａ）に、マイナスＢＴ試験の
結果を図２５（Ｂ）に示す。
試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ
１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナス
ＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。
試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信
頼性が高いことがわかる。
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧
下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱
水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めること
ができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体層
に注入する方法を適用しても良い。
酸化物半導体中及び該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生成
されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、
定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素
は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０
２０／ｃｍ３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませるこ
とができる。
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで
、より安定な酸化物半導体層を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１
：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化
物半導体層は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタ
ンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させる
ことができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線
回折により明確な回折ピークを観測することができる。
実際に、Ｉｎ−Ｓｎ−Ｚｎ系酸化物膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋ
ｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ
法で測定した。
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試
料Ｂの作製方法を説明する。
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ系酸化物膜を１００ｎｍの厚さで成膜
した。
Ｉｎ−Ｓｎ−Ｚｎ系酸化物膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００
Ｗ（ＤＣ）として成膜した。ターゲットは、原子数比で、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１
のＩｎ−Ｓｎ−Ｚｎ系酸化物ターゲットを用いた。なお、成膜時の基板加熱温度は２００
℃とした。このようにして作製した試料を試料Ａとした。
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加
熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気で
さらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
図２６に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピーク
が観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅ
ｇに結晶由来のピークが観測された。
このように、Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体は成膜時に意図的に加熱すること
及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる
。
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中
に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半
導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによ
ってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化される
ことによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の
単位は、チャネル幅１μｍあたりの電流値を示す。
図２７に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示
す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／
Ｔ）を横軸としている。
具体的には、図２７に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１
０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ
）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にする
ことができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／μ
ｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温に
おいて０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。これらの
オフ電流値は、Ｓｉを半導体膜として用いたトランジスタに比べて、極めて低いものであ
ることは明らかである。
もっとも、酸化物半導体層の成膜時に水素や水分が膜中に混入しないように、成膜室外部
からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図る
ことが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以
下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不
純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。
Ｉｎ、ＳｎおよびＺｎを含む酸化物半導体は熱処理によって膜中の水分を除去することが
できるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高い
ため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
また、酸化物半導体層成膜後に６５０℃の加熱処理を行った試料Ｂを用いたトランジスタ
において、基板温度と電気的特性の関係について評価した。
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖ
が０μｍ、ｄＷが０μｍである。なお、Ｖｄは１０Ｖとした。なお、基板温度は−４０℃
、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジスタ
において、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体層に対
する一対の電極のはみ出しをｄＷと呼ぶ。
図２８に、Ｉｄ（実線）および電界効果移動度（点線）のＶｇ依存性を示す。また、図２
９（Ａ）に基板温度としきい値電圧の関係を、図２９（Ｂ）に基板温度と電界効果移動度
の関係を示す。
図２９（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、そ
の範囲は−４０℃〜１５０℃で０．３８Ｖ〜−１．０８Ｖであった。
また、図２９（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。
なお、その範囲は−４０℃〜１５０℃で３７．４ｃｍ２／Ｖｓ〜３３．４ｃｍ２／Ｖｓで
あった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
上記のようなＩｎ、ＳｎおよびＺｎを含む酸化物半導体をチャネル形成領域とするトラン
ジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２
／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖ
ｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／
Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき
１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度
範囲においても、十分な電気的特性を確保することができる。このような特性であれば、
Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載して
も、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる
。
（実施の形態７）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合に
ついて、図１３を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯
電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含
む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレ
ビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用す
る場合について説明する。
図１３（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、
表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２
の少なくとも一の内部には、先の実施の形態に示す半導体装置が設けられている。そのた
め、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力
が十分に低減されたノート型のパーソナルコンピュータが実現される。
図１３（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外
部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端
末を操作するスタイラス７１２などを備えている。本体７１１の内部には、先の実施の形
態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速
で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現さ
れる。
図１３（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２
３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７
２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７によ
り接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７
２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１
、筐体７２３の少なくとも一の内部には、先の実施の形態に示す半導体装置が設けられて
いる。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、
且つ消費電力が十分に低減された電子書籍が実現される。
図１３（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されて
いる。さらに、筐体７４０と筐体７４１は、スライドし、図１３（Ｄ）のように展開して
いる状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。ま
た、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作
キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４
８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９
、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵さ
れている。筐体７４０と筐体７４１の少なくとも一の内部には、先の実施の形態に示す半
導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間
の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
図１３（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操
作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体
７６１の内部には、先の実施の形態に示す半導体装置が設けられている。そのため、情報
の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に
低減されたデジタルカメラが実現される。
図１３（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド
７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるス
イッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操
作機７８０の内部には、先の実施の形態に示す半導体装置が搭載されている。そのため、
情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十
分に低減されたテレビジョン装置が実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭
載されている。このため、消費電力を低減した電子機器が実現される。
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極
１１６ チャネル形成領域
１２０ 不純物領域
１２２ 金属層
１２４ 金属化合物領域
１２６ 電極
１２８ 絶縁層
１３０ａ ソース電極又はドレイン電極
１３０ｂ ソース電極又はドレイン電極
１３６ａ 導電層
１３６ｂ 導電層
１３６ｃ 導電層
１４０ 絶縁層
１４２ａ ソース電極又はドレイン電極
１４２ｂ ソース電極又はドレイン電極
１４２ｃ 電極
１４４ 酸化物半導体層
１４５ 酸化物半導体層
１４５ａ 結晶性酸化物半導体層
１４５ｂ 結晶性酸化物半導体層
１４６ ゲート絶縁層
１４８ａ ゲート電極
１４８ｂ 導電層
１５０ 絶縁層
１５２ 絶縁層
１５４ａ 電極
１５４ｂ 電極
１５６ 配線
１６２ トランジスタ
１６４ 容量素子
１７０ メモリセル
１７２ トランジスタ
１７４ 容量素子
１８０ トランジスタ
１８１ トランジスタ
１８２ トランジスタ
１８３ トランジスタ
１８４ トランジスタ
１８５ トランジスタ
１８６ トランジスタ
１８７ トランジスタ
１８８ トランジスタ
１９０ センスラッチ
２０１ センスラッチアレイ
２０２ メモリセルアレイ
２０３ 第１ワード線駆動回路
２０４ データ線駆動回路
２０５ 第２ワード線駆動回路
２４１ 読み出し回路
２４２ 書き込み回路
２４３ プリチャージ回路
３７２ トランジスタ
３７４ 容量素子
５００ 基板
５０２ 下地絶縁層
５０４ 保護絶縁層
５０６ 酸化物半導体層
５０６ａ 高抵抗領域
５０６ｂ 低抵抗領域
５０８ ゲート絶縁層
５１０ ゲート電極
５１２ 側壁絶縁層
５１４ 電極
５１６ 層間絶縁層
５１８ 配線
６００ 基板
６０２ 下地絶縁層
６０６ 酸化物半導体層
６０８ ゲート絶縁層
６１０ ゲート電極
６１４ 電極
６１６ 層間絶縁層
６１８ 配線
６２０ 保護膜
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
１０１０ 下地絶縁層
１０２０ 埋め込み絶縁物
１０３０ａ 半導体領域
１０３０ｂ 半導体領域
１０３０ｃ 半導体領域
１０４０ ゲート絶縁層
１０５０ ゲート
１０６０ａ 側壁絶縁物
１０６０ｂ 側壁絶縁物
１０７０ 絶縁物
１０８０ａ ソース
１０８０ｂ ドレイン

Claims (3)

  1. 第１のトランジスタ及び第１の導電層を有するセンスラッチアレイと、
    前記第１のトランジスタ上及び前記導電層上の、開口を有する第１の絶縁層と、
    第１のメモリセルを有する第１のメモリセルアレイと、
    第２の絶縁層と、
    第２のメモリセルを有する第２のメモリセルアレイと、を有し、
    前記第１のトランジスタのチャネル形成領域は、シリコンを有し、
    前記第１のメモリセルは、第２のトランジスタ及び第１の容量素子を有し、
    前記第２のトランジスタ及び前記第１の容量素子は、前記第１の絶縁層上に設けられ、
    前記第２のメモリセルは、第３のトランジスタ及び第２の容量素子を有し、
    前記第３のトランジスタ及び前記第２の容量素子は、前記第２の絶縁層上に設けられ、
    前記第２のトランジスタのチャネル形成領域、及び前記第３のトランジスタのチャネル形成領域の各々は、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体を有し、
    前記第２のトランジスタ及び前記第３のトランジスタの各々において、単位チャネル幅あたりのオフ電流は、室温において１００ｚＡ以下であり、
    前記第１の容量素子は、前記第２のトランジスタのソース電極又はドレイン電極の一方と、前記第２のトランジスタのゲート電極と同層且つ同一材料の第２の導電層と、を有し、
    前記第２の容量素子は、前記第３のトランジスタのソース電極又はドレイン電極の一方と、前記第３のトランジスタのゲート電極と同層且つ同一材料の第３の導電層と、を有し、
    前記第１の導電層は、前記開口に設けられた電極を少なくとも介して、前記第２のトランジスタのソース又はドレインの他方と電気的に接続されていることを特徴とする半導体装置。
  2. 請求項１において、
    前記第２のトランジスタのチャネル形成領域、及び前記第３のトランジスタのチャネル形成領域の各々に含まれる水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下であることを特徴とする半導体装置。
  3. 請求項１又は２において、
    前記電極は、前記開口に埋め込まれるように設けられ、
    前記電極の上面は、前記第１の絶縁層の上面と略同一面上にあることを特徴とする半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101813460B1 (ko) 2009-12-18 2017-12-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI574259B (zh) 2010-09-29 2017-03-11 半導體能源研究所股份有限公司 半導體記憶體裝置和其驅動方法
TWI572009B (zh) 2011-01-14 2017-02-21 半導體能源研究所股份有限公司 半導體記憶裝置
JP6000560B2 (ja) 2011-02-02 2016-09-28 株式会社半導体エネルギー研究所 半導体メモリ装置
TWI520273B (zh) 2011-02-02 2016-02-01 半導體能源研究所股份有限公司 半導體儲存裝置
US8854867B2 (en) 2011-04-13 2014-10-07 Semiconductor Energy Laboratory Co., Ltd. Memory device and driving method of the memory device
US8754693B2 (en) 2012-03-05 2014-06-17 Semiconductor Energy Laboratory Co., Ltd. Latch circuit and semiconductor device
US8901556B2 (en) 2012-04-06 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Insulating film, method for manufacturing semiconductor device, and semiconductor device
JP2014027263A (ja) 2012-06-15 2014-02-06 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
CN108305895B (zh) * 2012-08-10 2021-08-03 株式会社半导体能源研究所 半导体装置及其制造方法
US9245958B2 (en) 2012-08-10 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6220597B2 (ja) 2012-08-10 2017-10-25 株式会社半導体エネルギー研究所 半導体装置
JP5960000B2 (ja) * 2012-09-05 2016-08-02 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
TWI821777B (zh) * 2012-09-24 2023-11-11 日商半導體能源研究所股份有限公司 半導體裝置
WO2014065389A1 (en) * 2012-10-25 2014-05-01 Semiconductor Energy Laboratory Co., Ltd. Central control system
CN105027296B (zh) * 2013-03-07 2018-11-06 夏普株式会社 半导体装置及其制造方法
TWI618058B (zh) * 2013-05-16 2018-03-11 半導體能源研究所股份有限公司 半導體裝置
DE102014208859B4 (de) * 2013-05-20 2021-03-11 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
US20150008428A1 (en) 2013-07-08 2015-01-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
TWI566328B (zh) * 2013-07-29 2017-01-11 高效電源轉換公司 具有用於產生附加構件之多晶矽層的氮化鎵電晶體
US10056371B2 (en) * 2013-08-13 2018-08-21 Macronix International Co., Ltd. Memory structure having array-under-periphery structure
DE112014004142B4 (de) 2013-09-10 2021-10-21 Efficient Power Conversion Corporation Topologie im Hochleistungsspannungsbetrieb der Klasse D
KR102092776B1 (ko) * 2013-11-20 2020-03-24 에스케이하이닉스 주식회사 전자 장치
TWI735206B (zh) 2014-04-10 2021-08-01 日商半導體能源研究所股份有限公司 記憶體裝置及半導體裝置
JP6635670B2 (ja) 2014-04-11 2020-01-29 株式会社半導体エネルギー研究所 半導体装置
CN105097793B (zh) * 2014-04-22 2018-03-16 中芯国际集成电路制造(北京)有限公司 一种集成电路的设计方法和集成电路
WO2015170220A1 (en) 2014-05-09 2015-11-12 Semiconductor Energy Laboratory Co., Ltd. Memory device and electronic device
KR20170013240A (ko) * 2014-05-30 2017-02-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 이를 제조하기 위한 방법
JPWO2016181256A1 (ja) * 2015-05-12 2018-03-08 株式会社半導体エネルギー研究所 半導体装置、電子部品および電子機器
WO2016209218A1 (en) * 2015-06-23 2016-12-29 Intel Corporation A stackable thin film memory
US9741400B2 (en) 2015-11-05 2017-08-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, electronic device, and method for operating the semiconductor device
US10622059B2 (en) 2016-03-18 2020-04-14 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor based memory device
TWI645541B (zh) * 2016-07-19 2018-12-21 旺宏電子股份有限公司 具有陣列低於周邊結構的記憶體結構
KR102285787B1 (ko) 2017-03-03 2021-08-04 삼성전자 주식회사 3차원 반도체 소자
CN109509793B (zh) * 2017-09-15 2020-12-01 京东方科技集团股份有限公司 薄膜晶体管、其制造方法及电子装置
US10672912B2 (en) * 2017-10-10 2020-06-02 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. N-type thin film transistor, manufacturing method thereof and manufacturing method of an OLED display panel
KR102547947B1 (ko) 2018-08-21 2023-06-26 삼성전자주식회사 비휘발성 메모리 장치
US11296066B2 (en) 2018-08-21 2022-04-05 Samsung Electronics Co., Ltd. Non-volatile memory
US11778806B2 (en) * 2021-07-29 2023-10-03 Micron Technology, Inc. Memory device having 2-transistor vertical memory cell and separate read and write gates

Family Cites Families (120)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6034199B2 (ja) 1980-12-20 1985-08-07 株式会社東芝 半導体記憶装置
DE3171836D1 (en) 1980-12-08 1985-09-19 Toshiba Kk Semiconductor memory device
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH02148763A (ja) * 1988-11-29 1990-06-07 Nec Kyushu Ltd 半導体記憶装置
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
KR0179799B1 (ko) * 1995-12-29 1999-03-20 문정환 반도체 소자 구조 및 그 제조방법
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US7633162B2 (en) * 2004-06-21 2009-12-15 Sang-Yun Lee Electronic circuit with embedded memory
JP3800447B2 (ja) * 1997-03-11 2006-07-26 株式会社日立製作所 半導体記憶装置
US5915167A (en) * 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
JP4085459B2 (ja) * 1998-03-02 2008-05-14 セイコーエプソン株式会社 ３次元デバイスの製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
TW587252B (en) 2000-01-18 2004-05-11 Hitachi Ltd Semiconductor memory device and data processing device
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3457278B2 (ja) * 2000-12-04 2003-10-14 株式会社半導体エネルギー研究所 アクティブマトリクス装置およびそれを用いた電子装置
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP2002319682A (ja) * 2002-01-04 2002-10-31 Japan Science & Technology Corp トランジスタ及び半導体装置
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
KR101019337B1 (ko) 2004-03-12 2011-03-07 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
JP2005322380A (ja) 2004-04-09 2005-11-17 Toshiba Corp 半導体記憶装置
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
US7378286B2 (en) * 2004-08-20 2008-05-27 Sharp Laboratories Of America, Inc. Semiconductive metal oxide thin film ferroelectric memory transistor
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
CA2585063C (en) 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
KR100571650B1 (ko) * 2005-03-31 2006-04-17 주식회사 하이닉스반도체 저전압용 반도체 메모리 장치
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577231B (zh) 2005-11-15 2013-01-02 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
KR100689842B1 (ko) * 2006-01-06 2007-03-08 삼성전자주식회사 강유전체막을 정보저장요소로 채택하는 플래시 메모리소자들 및 그 제조방법들
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5366517B2 (ja) * 2007-12-03 2013-12-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5430846B2 (ja) * 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5215158B2 (ja) * 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5213458B2 (ja) * 2008-01-08 2013-06-19 キヤノン株式会社 アモルファス酸化物及び電界効果型トランジスタ
JP4709868B2 (ja) 2008-03-17 2011-06-29 株式会社東芝 半導体記憶装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法

Also Published As

Publication number Publication date
US8896046B2 (en) 2014-11-25
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