JP2012039105A5 - - Google Patents

Claims (6)

1. 共通ビット線と、選択線と、前記共通ビット線と電気的に接続される複数の分割ビット線とを有し、
   前記複数の分割ビット線の一は、選択トランジスタを介して前記共通ビット線と電気的に接続され、
   前記選択トランジスタのゲートは、前記選択線と電気的に接続され、
   前記複数のビット線の一は、複数のメモリセルと電気的に接続され、
   前記メモリセルの一は、第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、
   前記第１のトランジスタのチャネル形成領域は、前記第２のトランジスタのチャネル形成領域とは異なる半導体材料を有し、
   前記第１のトランジスタのゲートと、前記第２のトランジスタのソース又はドレインの一方と、前記容量素子の電極の一方とは電気的に接続され
   前記第１のトランジスタのソース又はドレインの一方は、前記分割ビット線の一と電気的に接続されることを特徴とする半導体装置。
2. 共通ビット線と、ソース線と、ワード線と、信号線と、選択線と、前記共通ビット線と電気的に接続される複数の分割ビット線とを有し、
   前記複数の分割ビット線の一は、選択トランジスタを介して前記共通ビット線と電気的に接続され、
   前記選択トランジスタのゲートは、前記選択線と電気的に接続され、
   前記複数のビット線の一は、複数のメモリセルと電気的に接続され、
   前記メモリセルの一は、第１のトランジスタと、第２のトランジスタと、容量素子とを有し、
   前記第１のトランジスタのチャネル形成領域は、前記第２のトランジスタのチャネル形成領域とは異なる半導体材料を有し、
   前記第１のトランジスタのゲートと、前記第２のトランジスタのソース又はドレインの一方と、前記容量素子の電極の一方とは電気的に接続され、
   前記第１のトランジスタのソース又はドレインの一方と、前記第２のトランジスタのソース又はドレインの他方とは、前記分割ビット線と電気的に接続され、
   前記第１のトランジスタのソース又はドレインの他方は、前記ソース線と電気的に接続され、
   前記容量素子の電極の他方は、前記ワード線と電気的に接続され、
   前記第２のトランジスタのゲートは、前記信号線と電気的に接続されることを特徴とする半導体装置。
3. 共通ビット線と、ソース線と、ワード線と、第１信号線と、第２信号線と、選択線と、前記共通ビット線と電気的に接続される複数の分割ビット線とを有し、
   前記複数の分割ビット線の一は、選択トランジスタを介して前記共通ビット線と電気的に接続され、
   前記選択トランジスタのゲートは、前記選択線と電気的に接続され、
   前記複数のビット線の一は、複数のメモリセルと電気的に接続され、
   前記メモリセルの一は、第１のトランジスタと、第２のトランジスタと、容量素子とを有し、
   前記第１のトランジスタのチャネル形成領域は、前記第２のトランジスタのチャネル形成領域とは異なる半導体材料を有し、
   前記第１のトランジスタのゲートと、前記第２のトランジスタのソース又はドレインの一方と、前記容量素子の電極の一方とは電気的に接続され、
   前記第１のトランジスタのソース又はドレインの一方は、前記分割ビット線と電気的に接続され、
   前記第１のトランジスタのソース又はドレインの他方は、前記ソース線と電気的に接続され、
   前記容量素子の電極の他方は、前記ワード線と電気的に接続され、
   前記第２のトランジスタのゲートは、前記第１信号線と電気的に接続され
   前記第２のトランジスタのソース又はドレインの他方は、前記第２信号線と電気的に接続されることを特徴とする半導体装置。
4. 請求項１乃至３のいずれか一において、
   前記第２のトランジスタのチャネル形成領域は、酸化物半導体を有することを特徴とする半導体装置。
5. 請求項１乃至４のいずれか一において、
   前記第１のトランジスタのチャネル形成領域は、シリコンを有することを特徴とする半導体装置。
6. 請求項１乃至５のいずれか一において、
   前記選択トランジスタのチャネル形成領域は、シリコンを有することを特徴とする半導体装置。