CN107622780A - 三维垂直型存储器读出电路及其读出方法 - Google Patents

Abstract

本发明提供一种三维垂直型存储器读出电路及其读出方法，通过在所述读参考电流中引入位线寄生参数和位线上的漏电、字线上的漏电、垂直晶体管寄生参数、及读传输门寄生参数，以分别抵消所述半选通存储单元的位线寄生效应和位线上的漏电、字线上的漏电、第一垂直晶体管寄生效应及第一读传输门寄生效应，使所述读参考电流的瞬态值介于读低阻态电流和读高阻态电流之间，以实现消除伪读取现象，减小信号读出时间，减少误读取。通过本发明提供的三维垂直型存储器读出电路及其读出方法，解决了现有三维垂直型存储器读出电路读出时间长，存在误读取的问题。

Description

三维垂直型存储器读出电路及其读出方法

技术领域

本发明涉及集成电路技术领域，特别是涉及一种三维垂直型存储器读出电路及其读出方 法。

背景技术

三维集成电路(3D-IC)是集成电路产业超越摩尔定律的关键技术。三维集成电路可分为 晶圆——晶圆堆叠，裸片——晶圆堆叠和单片三维集成电路。其中，属于单片三维集成电路 的三维存储器发展最快。

集成电路存储器被广泛应用于工业类和消费类电子产品。根据存储器能否掉电存储，又 可被划分为易失存储器和非易失存储器。非易失存储器，包括闪存(flash memory)、磁存储器 (magnetoresistive random-access memory，MRAM)、阻变存储器(resistancerandom-access memory，RRAM)、相变存储器(phase change memory，PCM)等。阻变存储器、相变存储器、 磁存储器利用存储材料或存储器件在低阻态(low resistance state，LRS)与高阻态(high resistance state，HRS)时不同的电阻状态来实现数据的存储。

一种垂直型的三维存储结构被认为在密度和制造成本上具有优势，具体结构如图1所示。 在该结构中，在垂直方向形成多个圆柱形电极，作为本地位线(LBL)1312；在圆柱形电极 的外围边墙填充存储材料；在平面方向形成多个平面电极，作为字线(WL)11；在圆柱形电 极和平面电极的相交处形成存储单元1313；位线(BL)12位于圆柱形电极的底部，用于操 作x方向的圆柱形电极；源线(SL)132通过垂直晶体管(VT)1311选择y方向的圆柱形电极；其中，共用一条源线的存储单元所在的区域被称为“页(page)”。与传统的二维存储 器和三维交叉堆叠型存储器不同，单独的选通器件在三维垂直型存储器中不被允许。因此，三维垂直型存储器采用一种自选通单元(SSC)，该单元可以同时实现存储和选通的功能；当自选通单元两端电压小于其阈值电压且大于零时，自选通单元关闭，被认为处在半选通态。

三维存储器不同于二维存储器，在二维存储器中寄生器件主要在平面方向，而在三维存 储器中寄生器件同时存在于垂直方向和平面方向，三维存储器中寄生参数的个数和复杂性远 远大于二维存储器；同时，三维存储器采用了新型的选通器件，需要增加不选位线和不选字 线，三维存储器的偏置方法和二维存储器完全不一样，复杂性更高；此外，由于三维存储器 独特的偏置方式会带来漏电流。因此，三维存储器的电路设计不同于二维存储器的电路设计。

三维垂直型存储器的阵列结构完全不同于三维交叉堆叠型存储器。三维垂直型存储器的 本地位线在垂直方向制造，字线是个平面，面积大且连接了多个存储单元，三维垂直型存储 器的寄生参数的个数和复杂性超过了三维交叉堆叠型存储器；同时，三维垂直型存储器采用 了新型的自选通单元。新型的自选通单元和新型的阵列结构使三维垂直型存储器的偏置方法 相比于三维交叉堆叠型存储器，复杂性更高。三维垂直型存储器中，不选择字线和选择字线 之间存在漏电流，使其漏电流情况更加复杂。因此，三维垂直型存储器的电路设计不同于三 维交叉堆叠型存储器的电路设计。

非易失存储器中，数据的读出可通过测量电阻的大小来实现：通过钳位电路给存储单元 施加一定电压，读取流过存储单元的相应电流，再与一个参考电流相比较，即可判断存储单 元的状态。读电流会受到阵列中的寄生器件影响，导致读取时间变长。在以往的存储器设计 中，参考电流往往采用恒定值。如图2所示，三维存储器进行读取操作时，灵敏放大器需要 同时对阵列中垂直方向寄生器件、平面方向寄生器件和灵敏放大器中的寄生电容充电，之后 电流才会稳定下来，而现有技术中的参考电流始终保持在介于读高阻态电流稳定值和读低阻 态电流稳定值之间，在给寄生电容充电的这段时间就会产生伪读取现象，大大的制约了三维 垂直型存储器的速度特性。

影响三维垂直型存储器读出速度与正确率的因素包括但不限于以下几点：

一、位线寄生参数。位线寄生参数包括被选中位线上的存储单元的寄生电容，与子阵列 中的字线个数有关。

二、传输门寄生参数。传输门寄生参数包括垂直晶体管和读传输门的寄生电阻和寄生电 容。对于垂直晶体管，传输门寄生参数与子阵列中的源线个数有关；对于读传输门，传输门 寄生参数与存储阵列中连接于同一根位线的本地位线个数有关。

三、灵敏放大器中电流镜的寄生参数。灵敏放大器中电流镜的寄生参数包括电流镜的寄 生电容，与连接于同一个读参考电路的灵敏放大器个数有关。

四、漏电。当存储单元两端电压为0，存储单元不选通；当存储单元两端电压为V，存储单元选通，V为存储单元进行读写操作时的位线电压；当存储单元两端电压为V/2时，存储单元半选通，此时选通管处于关断状态，但会有漏电流。漏电流包括：被选中位线上存储单元的漏电，被选中字线上存储单元的漏电，未被选中源线上未被选中字线对选中字线的漏 电。漏电的大小主要跟选通管的电学性能有关。若半选通存储单元的漏电较小(如<1pA)， 可以忽略漏电的影响；若半选通存储单元的漏电较大(如>5pA)，漏电会导致误读取并影响 读取速度。

因此，如何改善上述读出时间过长，以及如何提高三维垂直型存储器的速度特性，实已 成为本领域技术人员亟待解决的技术课题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维垂直型存储器读出电路 及其读出方法，用于解决现有三维垂直型存储器读出电路读出时间长，存在误读取的问题。

为实现上述目的及其他相关目的，本发明提供一种三维垂直型存储器读出电路，所述三 维垂直型存储器读出电路包括：

三维垂直型存储器，所述三维垂直型存储器包括在水平方向上与至少一条字线连接、在 垂直方向上与至少一条位线连接的至少一个三维垂直型存储器子阵列，所述三维垂直型存储 器子阵列包括至少一个阵列页及与所述阵列页连接的源线，其中，所述阵列页包括水平方向 上的所述字线，垂直方向上通过第一垂直晶体管与所述位线对应连接的至少一条本地位线， 及位于所述字线与所述本地位线交叉点的存储单元；

设于所述三维垂直型存储器子阵列中的至少一个读参考电路，用于产生读参考电压或读 参考电流；其中，所述读参考电路包括：

参考单元，连接于参考字线与参考本地位线之间，用于提供参考电阻值；

位线匹配模块，连接于所述参考本地位线与读不选字线之间，用于提供位线寄生参数和 漏电，以匹配所述三维垂直型存储器子阵列中半选通存储单元的位线寄生参数和位线上的漏 电；

字线匹配模块，连接于所述参考字线与读不选位线之间，用于提供漏电，以匹配所述三 维垂直型存储器子阵列中半选通存储单元字线上的漏电；

垂直晶体管寄生参数匹配模块，连接于所述参考本地位线与所述参考位线之间，用于提 供垂直晶体管寄生参数以匹配未选中第一垂直晶体管所对应的垂直晶体管寄生参数；

读传输门寄生参数匹配模块，连接于所述参考位线与所述参考读位线之间，用于提供读 传输门寄生参数以匹配未选中第一读传输门所对应的读传输门寄生参数；

第一钳位管，与所述读传输门寄生参数匹配模块连接，用于根据所述参考电阻值、所述 位线匹配模块提供的位线寄生参数和位线上的漏电、所述字线匹配模块提供的字线上的漏电、 所述垂直晶体管寄生参数匹配模块提供的垂直晶体管寄生参数及所述读传输门寄生参数匹配 模块提供的读传输门寄生参数，以产生读参考电流；

一输入端通过第一读传输门与所述三维垂直型存储器子阵列中各位线连接，另一输入端 与所述读参考电路连接的至少一个灵敏放大器，用于读取被选中存储单元的读电流，并将所 述读电流与读参考电流进行比较，并根据比较结果读出所述被选中存储单元中存储的数据。

优选地，所述参考单元包括选通管和参考电阻，其中，所述选通管的一端与所述参考字 线连接、另一端与所述参考电阻的一端连接，所述参考电阻的另一端与所述参考本地位线连 接。

优选地，所述参考电阻的阻值介于低阻态电阻最高值和高阻态电阻最低值之间。

优选地，所述选通管与所述存储单元中的阈值器件具有相同的电学特性。

优选地，所述位线匹配模块包括(a-1)个并联的存储单元，其中，a为所述三维垂直型 存储器子阵列中字线的个数。

优选地，所述字线匹配模块包括(b-1)个并联的存储单元，其中，b为所述三维垂直型 存储器子阵列中位线的个数。

优选地，所述垂直晶体管寄生参数匹配模块包括：

第二垂直晶体管，所述第二垂直晶体管的源端与参考本地位线连接，所述第二垂直晶体 管的漏端与参考位线连接，所述第二垂直晶体管的栅端与使能信号连接；及

垂直晶体管寄生参数匹配单元，所述垂直晶体管寄生参数匹配单元包括(c-1)个并联的 第三垂直晶体管，各所述第三垂直晶体管的漏端与参考位线连接，各所述第三垂直晶体管的 源端接所述读不选位线电压的一半，各所述第三垂直晶体管的栅端接地，其中，c为所述三 维垂直型存储器子阵列中源线的个数；各所述第三垂直晶体管的结构、尺寸与所述第一垂直 晶体管和所述第二垂直晶体管相同。

优选地，所述读传输门寄生参数匹配模块包括：

第二读传输门，所述第二读传输门的一端与所述参考位线连接，所述第二读传输门的另 一端与所述参考读位线连接，所述第二读传输门的控制端与使能信号连接；及

读传输门寄生参数匹配单元，所述读传输门寄生参数匹配单元包括(m-1)个并联的第三 读传输门，各所述第三读传输门的一端与所述参考读位线连接，各所述第三读传输门的另一 端接读不选位线电压，各所述第三读传输门的控制端接地，其中，m为所述三维垂直型存储 器子阵列中连接于同一读位线的位线个数；各所述第三读传输门的结构、尺寸与所述第一读 传输门及所述第二读传输门相同。

优选地，所述读参考电路还包括：电压转换模块，用于将所述读参考电流转化为读参考 电压；其中，所述电压转换模块包括第一PMOS管，所述第一PMOS管的源端接电源电压，所述第一PMOS管的漏端与所述第一钳位管的漏端连接，同时与所述第一PMOS管的栅端连接并作为所述电压转换模块的输出端。

优选地，所述读参考电路还包括位线驱动模块，用于驱动所述参考本地位线；其中，所 述位线驱动模块包括第一反相器及第一NMOS管，所述第一反相器的输入端接使能信号，所 述第一反相器的输出端与所述第一NMOS管的栅端连接，所述第一NMOS管的源端接所述 读不选位线，所述第一NMOS管的漏端接所述参考本地位线。

优选地，所述读参考电路还包括字线驱动模块，用于驱动所述参考字线；其中，所述字 线驱动模块包括第二NMOS管及第二PMOS管，所述第二NMOS管的源端接地，所述第二NMOS管的漏端与所述第二PMOS管的漏端连接，同时接所述参考字线，所述第二NMOS 管的栅端与所述第二PMOS管的栅端连接，同时接所述使能信号，所述第二PMOS管的源端 连接所述读不选字线。

优选地，所述读不选位线连接读不选位线电压源，用于提供读不选位线电压，以使存储 单元不被选中。

优选地，所述读不选字线连接读不选字线电压源，用于提供读不选字线电压，以使存储 单元不被选中。

优选地，所述灵敏放大器包括第二钳位管，电流镜，电流转换模块及比较模块；其中， 所述第二钳位管的源端与所述被选中存储单元连接，所述第二钳位管的栅端与所述钳位电压 连接，所述第二钳位管的漏端与所述电流镜连接；所述电流镜用于提取所述被选中存储单元 的读电流；所述电流转换模块将所述读参考电压转化为读参考电流；所述比较模块与所述电 流镜及所述电流转换模块连接，用于将所述被选中存储单元中的读电流与所述读参考电流比 较，并根据比较结果读出所述被选中存储单元中存储的数据。

优选地，所述灵敏放大器还包括电流镜寄生参数匹配模块，用于抵消各灵敏放大器中的 电流镜寄生效应；所述电流镜寄生参数匹配模块包括栅端和源端接地的第三NMOS管及 (2n-2)个并联的第三PMOS管，各所述第三PMOS管的源端接电源电压，各所述第三PMOS管的漏端与所述第三NMOS管的漏端连接，各所述第三PMOS管的栅端与所述电流镜的输入端连接，其中，n为所述三维垂直型存储器子阵列中连接于同一读参考电路的灵敏放大器的个数；各所述第三PMOS管的结构、尺寸与所述电流镜中各晶体管相同。

本发明还提供一种如上述任一项所述的三维垂直型存储器读出电路的读出方法，所述读 出方法包括：

选中一条源线、一条字线和一条位线，将所述三维垂直型存储器子阵列中的被选中存储 单元连接至灵敏放大器，所述灵敏放大器读取所述被选中存储单元的读电流；同时，所述读 参考电路开始工作，产生一动态的读参考电流；

所述灵敏放大器将所述被选中存储单元的读电流和所述读参考电流进行比较，并根据比 较结果读出所述被选中存储单元中存储的数据；

其中，在所述读参考电流中引入位线寄生参数和位线上的漏电、字线上的漏电、垂直晶 体管寄生参数、及读传输门寄生参数，以分别抵消所述半选通存储单元的位线寄生效应和位 线上的漏电、字线上的漏电、第一垂直晶体管寄生效应及第一读传输门寄生效应，使所述读 参考电流的瞬态值介于读低阻态电流和读高阻态电流之间，以实现消除伪读取现象，减小信 号读出时间，减少误读取。

优选地，在所述读电流中引入电流镜寄生参数，以实现所述读电流的镜像参数和所述读 参考电流的镜像参数的匹配。

优选地，当所述读电流大于所述读参考电流时，所述被选中存储单元中读出的数据为0； 当所述读电流小于所述读参考电流时，所述被选中存储单元中读出的数据为1。

如上所述，本发明提供的三维垂直型存储器读出电路及其读出方法，具有以下有益效果：

1、本发明所述三维垂直型存储器读出电路及其读出方法，通过在读参考电流中引入位线 寄生参数和位线上的漏电、字线上的漏电、垂直晶体管寄生参数、及读传输门寄生参数，在 读电流中引入电流镜寄生参数，以使所述读参考电流的瞬态值介于读低阻态电流和读高阻态 电流之间，实现最大程度地消除伪读取现象，减小信号读出时间。

2、本发明所述三维垂直型存储器读出电路及其读出方法，通过使所述读参考电流与所述 读电流具有相同的漏电流，来减小误读取。

3、通过本发明所述三维垂直型存储器读出电路及其读出方法，可实现大幅减小对于1Mb 到1Tb的三维垂直型存储器读出电路的读出时间，适用范围广。

附图说明

图1显示为三维垂直型存储器结构示意图。

图2显示为现有技术中的伪读取现象影响读取时间的原理示意图。

图3显示为本发明所述三维垂直型存储器读出电路的示意图。

图4显示为本发明所述读参考电路的示意图。

图5显示为本发明所述灵敏放大器的示意图。

图6显示为本发明所述三维垂直型存储器读出电路中读电流与读参考电流的对比示意 图。

图7显示为本发明所述三维垂直型存储器读出电路应用于128Mbit阻变存储器芯片时， 在读取低阻态单元和高阻态单元时的仿真结果示意图。

元件标号说明

1 三维垂直型存储器读出电路

10 三维垂直型存储器

11 字线

12 位线

13 三维垂直型存储器子阵列

131 阵列页

1311 第一垂直晶体管

1312 本地位线

1313 存储单元

20 读参考电路

21 参考单元

211 选通管

212 参考电阻

22 位线匹配模块

23 字线匹配模块

24 垂直晶体管寄生参数匹配模块

241 第二垂直晶体管

242 垂直晶体管寄生参数匹配单元

25 读传输门寄生参数匹配模块

251 第二读传输门

252 读传输门寄生参数匹配单元

26 第一钳位管

27 电压转换模块

28 位线驱动模块

281 第一反相器

29 字线驱动模块

30 第一读传输门

40 灵敏放大器

41 第二钳位管

42 电流镜

43 电流转换模块

44 比较模块

45 电流镜寄生参数匹配模块

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露 的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加 以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精 神下进行各种修饰或改变。

请参阅图3至图7。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明 的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状 及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局 型态也可能更为复杂。

实施例一

如图3和图4所示，本实施例提供一种三维垂直型存储器读出电路，所述三维垂直型存 储器读出电路1包括：

三维垂直型存储器10，所述三维垂直型存储器10包括在水平方向上与至少一条字线11 连接、在垂直方向上与至少一条位线12连接的至少一个三维垂直型存储器子阵列13，所述 三维垂直型存储器子阵列13包括至少一个阵列页131及与所述阵列页131连接的源线132， 其中，所述阵列页131包括水平方向上的所述字线11，垂直方向上通过第一垂直晶体管1311 与所述位线12对应连接的至少一条本地位线1312，及位于所述字线11与所述本地位线1312 交叉点的存储单元1313；

设于所述三维垂直型存储器子阵列13中的至少一个读参考电路20，用于产生读参考电 压或读参考电流；其中，所述读参考电路20包括：

参考单元21，连接于参考字线WL_ref与参考本地位线LBL_ref之间，用于提供参考电阻值；

位线匹配模块22，连接于所述参考本地位线LBL_ref与读不选字线DESWL之间，用于提 供位线寄生参数和漏电，以匹配所述三维垂直型存储器子阵列中半选通存储单元的位线寄生 参数和位线上的漏电；

字线匹配模块23，连接于所述参考字线WL_ref与读不选位线DESBL之间，用于提供漏电， 以匹配所述三维垂直型存储器子阵列中半选通存储单元字线上的漏电；

垂直晶体管寄生参数匹配模块24，连接于所述参考本地位线LBL_ref与所述参考位线BL_ref之间，用于提供垂直晶体管寄生参数以匹配未选中第一垂直晶体管所对应的垂直晶体管寄生 参数；

读传输门寄生参数匹配模块25，连接于所述参考位线BL_ref与所述参考读位线RBL_ref之 间，用于提供读传输门寄生参数以匹配未选中第一读传输门所对应的读传输门寄生参数；

第一钳位管26，与所述读传输门寄生参数匹配模块25连接，用于根据所述参考电阻值、 所述位线匹配模块提供的位线寄生参数和位线上的漏电、所述字线匹配模块提供的字线上的 漏电、所述垂直晶体管寄生参数匹配模块提供的垂直晶体管寄生参数及所述读传输门寄生参 数匹配模块提供的读传输门寄生参数，以产生读参考电流；

一输入端通过第一读传输门30与所述三维垂直型存储器子阵列13中各位线连接，另一 输入端与所述读参考电路20连接的至少一个灵敏放大器40，用于读取被选中存储单元的读 电流I_read，并将所述读电流I_read与读参考电流I_ref进行比较，并根据比较结果读出所述被选中 存储单元中存储的数据。

作为示例，如图4所示，所述参考单元21包括选通管211和参考电阻212，其中，所述选通管211的一端与所述参考字线WL_ref连接、另一端与所述参考电阻212的一端连接，所 述参考电阻212的另一端与所述参考本地位线LBL_ref连接。

作为示例，所述选通管211与所述存储单元1313中的阈值器件具有相同的电学特性。

需要说明的是，所述电学特性主要包括阈值电压、选通比(开关比)、寄生电容及寄生电 阻。

优选地，所述选通管211可以为二极管或所述存储单元中的阈值器件；进一步优选地， 所述阈值器件的材料为NbO₂、CuGeS或TiO₂。

作为示例，所述参考电阻212的阻值介于低阻态电阻最高值和高阻态电阻最低值之间。

优选地，在本实施例中，所述参考电阻212采用聚乙烯电阻。

作为示例，如图4所示，所述位线匹配模块22包括(a-1)个并联的存储单元，其中，a为所述三维垂直型存储器子阵列中字线的个数。

具体的，所述位线匹配模块22用于匹配所述三维垂直型存储器子阵列中半选通存储单元 的位线寄生参数和位线上的漏电；当读取被选中存储单元时，位线上其余(a-1)个存储单元 处于半选通状态；由于半选通存储单元上的寄生电容和漏电对读电流Iread产生影响，故通过 设置所述位线匹配模块22可以在所述读电流Iread中进一步引入与所述三维垂直型存储器子 阵列中半选通存储单元匹配的位线寄生参数和位线上的漏电，以此得到的读参考电流I_ref的变 化趋势与所述读电流I_read一致，进而消除伪读取现象，减小信号读出时间，减少了误读取。

作为示例，如图4所示，所述字线匹配模块23包括(b-1)个并联的存储单元，其中，b为所述三维垂直型存储器子阵列中位线的个数。

具体的，所述字线匹配模块23用于匹配所述三维垂直型存储器子阵列中半选通存储单元 字线上的漏电；当读取被选中存储单元时，字线上其余(b-1)个存储单元处于半选通状态； 由于半选通存储单元上的漏电对读电流I_read产生影响，故通过设置所述字线匹配模块23可以 在所述读电流I_read中进一步引入与所述三维垂直型存储器子阵列中半选通存储单元匹配的字 线上的漏电，以此得到的读参考电流I_ref的变化趋势与所述读电流I_read一致，进而消除伪读取 现象，减小信号读出时间，减少了误读取。

需要说明的是，所述字线匹配模块23主要针对的是字线上的漏电，而非字线上半选通存 储单元的寄生效应，这是因为字线上半选通存储单元的寄生效应引起的充电电流，来源于半 选通存储单元的位线，并不会影响到读电流。

需要说明的是，每条字线上一共有b×c个存储单元，但选中源线上的半选通存储单元的 漏电远大于未选中源线上的半选通存储单元的漏电，其影响可以忽略不计，因此，所述字线 匹配模块23只对选中源线上的半选通存储单元的漏电进行匹配。

作为示例，如图4所示，所述垂直晶体管寄生参数匹配模块24包括：

第二垂直晶体管241，所述第二垂直晶体管241的源端与参考本地位线LBL_ref连接，所 述第二垂直晶体管241的漏端与参考位线BL_ref连接，所述第二垂直晶体管241的栅端与使能 信号EN连接；及

垂直晶体管寄生参数匹配单元242，所述垂直晶体管寄生参数匹配单元242包括(c-1) 个并联的第三垂直晶体管，各所述第三垂直晶体管的漏端与参考位线BL_ref连接，各所述第三 垂直晶体管的源端接所述读不选位线电压的一半V_DESBL/2，各所述第三垂直晶体管的栅端接 地，其中，c为所述三维垂直型存储器子阵列中源线的个数；各所述第三垂直晶体管的结构、 尺寸与所述第一垂直晶体管和所述第二垂直晶体管相同。

具体的，所述垂直晶体管寄生参数匹配单元242用于匹配未选中第一垂直晶体管所对应 的垂直晶体管寄生参数；当读取被选中存储单元时，与其连接的第一垂直晶体管开启，其余 (c-1)个第一垂直晶体管关断，处于未选中状态；由于未选中第一垂直晶体管上的寄生电容 和寄生电阻对读电流Iread产生影响，故通过设置所述垂直晶体管寄生参数匹配单元242可以 在所述读电流Iread中进一步引入与所述三维垂直型存储器子阵列中未选中第一垂直晶体管 匹配的垂直晶体管寄生电流，以此得到的读参考电流I_ref的变化趋势与所述读电流I_read一致， 进而消除伪读取现象，减小信号读出时间。

作为示例，如图4所示，所述读传输门寄生参数匹配模块25包括：

第二读传输门251，所述第二读传输门251的一端与所述参考位线BL_ref连接，所述第二 读传输门251的另一端与所述参考读位线RBL_ref连接，所述第二读传输门251的控制端与使 能信号EN连接；及

读传输门寄生参数匹配单元252，所述读传输门寄生参数匹配单元252包括(m-1)个并 联的第三读传输门，各所述第三读传输门的一端与所述参考读位线RBL_ref连接，各所述第三 读传输门的另一端接读不选位线电压DESBL，各所述第三读传输门的控制端接地，其中，m 为所述三维垂直型存储器子阵列中连接于同一读位线的位线个数；各所述第三读传输门的结 构、尺寸与所述第一读传输门及所述第二读传输门相同。

具体的，所述读传输门寄生参数匹配单元252用于匹配未选中第一读传输门所对应的读 传输门寄生参数；当读取被选中存储单元时，与其连接的第一读传输门开启，其余(m-1)个 第一读传输门关断，处于未选中状态；由于未选中第一读传输门上的寄生电容和寄生电阻对 读电流I_read产生影响，故通过设置所述读传输门寄生参数匹配单元252可以在所述读电流I_read中进一步引入与所述未选中第一读传输门匹配的读传输门寄生电流，以此得到的读参考电流 I_ref的变化趋势与所述读电流I_read一致，进而消除伪读取现象，减小信号读出时间。

作为示例，如图4所示，所述读参考电路20还包括：电压转换模块27，用于将所述读参考电流Iref转化为读参考电压Vref；其中，所述电压转换模块27包括第一PMOS管PM1， 所述第一PMOS管PM1的源端接电源电压V_DD，所述第一PMOS管PM1的漏端与所述第一 钳位管26的漏端连接，同时与所述第一PMOS管PM1的栅端连接并作为所述电压转换模块 27的输出端。

作为示例，如图4所示，所述读参考电路20还包括位线驱动模块28，用于驱动所述参 考本地位线LBL_ref；其中，所述位线驱动模块28包括第一反相器281及第一NMOS管NM1，所述第一反相器281的输入端接使能信号EN，所述第一反相器281的输出端与所述第一NMOS管NM1的栅端连接，所述第一NMOS管NM1的源端接所述读不选位线DESBL，所 述第一NMOS管NM1的漏端接所述参考本地位线LBL_ref。

作为示例，如图4所示，所述读参考电路20还包括字线驱动模块29，用于驱动所述参 考字线WL_ref；其中，所述字线驱动模块29包括第二NMOS管NM2及第二PMOS管PM2， 所述第二NMOS管NM2的源端接地，所述第二NMOS管NM2的漏端与所述第二PMOS管 PM2的漏端连接，同时接所述参考字线WL_ref，所述第二NMOS管NM2的栅端与所述第二 PMOS管PM2的栅端连接，同时接所述使能信号EN，所述第二PMOS管PM2的源端连接 所述读不选字线DESWL。

作为示例，所述读不选位线DESBL连接读不选位线电压源，用于提供读不选位线电压 V_DESBL，以使存储单元不被选中。

优选地，所述读不选位线电压V_DESBL为VR/2，其中，VR为读操作时所述位线上的电压值。

作为示例，所述读不选字线DESWL连接读不选字线电压源，用于提供读不选字线电压 V_DESWL，以使存储单元不被选中。

优选地，所述读不选字线电压V_DESWL为VR/2，其中，VR为读操作时所述位线上的电压值。

作为示例，如图5所示，所述灵敏放大器40包括第二钳位管41，电流镜42，电流转换模块43及比较模块44；其中，所述第二钳位管41的源端与所述被选中存储单元1313连接，所述第二钳位管41的栅端与所述钳位电压V_clamp连接，所述第二钳位管41的漏端与所述电流镜42连接；所述电流镜42用于提取所述被选中存储单元的读电流Iread；所述电流转换模块43将所述读参考电压V_ref转化为读参考电流I_ref；所述比较模块44与所述电流镜42及所述电流转换模块43连接，用于将所述被选中存储单元1313中的读电流I_read与所述读参考电流I_ref比较，并根据比较结果读出所述被选中存储单元1313中存储的数据。

作为示例，如图5所示，所述灵敏放大器40还包括电流镜寄生参数匹配模块45，用于 抵消各灵敏放大器中的电流镜寄生效应；所述电流镜寄生参数匹配模块45包括栅端和源端接 地的第三NMOS管NM3及(2n-2)个并联的第三PMOS管PM3，各所述第三PMOS管PM3 的源端接电源电压V_DD，各所述第三PMOS管PM3的漏端与所述第三NMOS管NM3的漏端 连接，各所述第三PMOS管PM3的栅端与所述电流镜42的输入端连接，其中，n为所述三 维垂直型存储器子阵列中连接于同一读参考电路的灵敏放大器的个数；各所述第三PMOS管 PM3的结构、尺寸与所述电流镜42中各晶体管相同。

具体的，如图5所示，所述第二钳位管41的栅端连接所述钳位电压V_clamp，并在所述钳 位电压V_clamp的控制下产生被选中存储单元1313中的读电流I_read；所述电流镜42提取所述读 电流I_read，包括第四PMOS管PM4和第五PMOS管PM5；所述电流转换模块43将所述读参考电压V_ref还原为读参考电流I_ref，包括第六PMOS管PM6；所述比较模块44与所述电流镜 42及所述电流转换模块43连接，将被选中存储单元1313中的读电流I_read与所述读参考电流I_ref进行比较，并根据比较结果读出所述被选中存储单元1313中存储的数据，包括第七PMOS管PM7、第八PMOS管PM8、第四NMOS管NM4、第五NMOS管NM5、第六NMOS管 NM6以及第七NMOS管NM7；其中，第四PMOS管PM4的漏端连接第二钳位管41，并与 所述第五PMOS管PM5、第七PMOS管PM7组成电流镜，将被选中存储单元1313的读电流 I_read镜像到第五PMOS管PM5及第七PMOS管PM7的漏端；第四NMOS管NM4的漏端连 接第五PMOS管PM5的漏端，并与第六NMOS管NM6组成电流镜；所述电压转换模块27 中的第一PMOS管PM1与第六PMOS管PM6、第八PMOS管PM8组成电流镜，将所述读 参考电流I_ref镜像到第六PMOS管PM6及第八PMOS管PM8的漏端；第七NMOS管NM7 的漏端连接于第六PMOS管PM6的漏端，并与第五NMOS管NM5组成电流镜；第五NMOS 管NM5的漏端与第七PMOS管PM7的漏端相连，作为所述比较模块的第一输出端；第六NMOS管NM6的漏端与第八PMOS管PM8的漏端相连，作为所述比较模块的第二输出端， 所述比较模块44的第一输出端和第二输出端为差分输出。所述SR锁存器的R端连接所述比 较模块的第一输出端，所述SR锁存器的S端连接所述比较模块的第二输出端，根据所述比 较模块44的输出信号读出所述被选中存储单元1313中存储的数据。

具体的，所述电流镜寄生参数匹配模块45用于匹配电流镜寄生参数，所述读参考电压 V_ref同时与n个灵敏放大器连接，势必会在所述读参考电压V_ref中引入其余(n-1)个灵敏放 大器中转换所述读参考电流I_ref的电流镜寄生参数，在本实施例中，通过第六PMOS管PM6、 第八PMOS管PM8实现所述读参考电流I_ref的镜像，因此将第三PMOS管PM3的数量设定为2n-2。此时，在读电流端，有(2n+1)个PMOS管；在读参考电流端，同样有(2n+1)个 PMOS管，两边的电流镜个数和电流镜寄生参数实现了平衡。不同电路结构中第三PMOS管 PM3的数量也不相同，可根据具体电路结果做设定，不以本实施例为限。通过设置所述电流 镜寄生参数匹配模块45可以在所述读参考电流I_ref中引入与各灵敏放大器中电流镜匹配的电 流镜寄生电流，以此使得读参考电流I_ref的变化趋势与所述读电流I_read一致，进而消除伪读取现象，减小信号读出时间。

实施例二

如图3至图7所示，本实施例提供一种如实施例一所述的三维垂直型存储器读出电路的 读出方法，所述读出方法包括：

选中一条源线、一条字线和一条位线，将所述三维垂直型存储器子阵列中的被选中存储 单元连接至灵敏放大器，所述灵敏放大器读取所述被选中存储单元的读电流；同时，所述读 参考电路开始工作，产生一动态的读参考电流；

所述灵敏放大器将所述被选中存储单元的读电流和所述读参考电流进行比较，并根据比 较结果读出所述被选中存储单元中存储的数据；

其中，在所述读参考电流中引入位线寄生参数和位线上的漏电、字线上的漏电、垂直晶 体管寄生参数、及读传输门寄生参数，以分别抵消所述半选通存储单元的位线寄生效应和位 线上的漏电、字线上的漏电、第一垂直晶体管寄生效应及第一读传输门寄生效应，使所述读 参考电流的瞬态值介于读低阻态电流和读高阻态电流之间，以实现消除伪读取现象，减小信 号读出时间，减少误读取。

作为示例，在所述读电流中引入电流镜寄生参数，以实现所述读电流的镜像参数和所述 读参考电流的镜像参数的匹配。

作为示例，当所述读电流大于所述读参考电流时，所述被选中存储单元中读出的数据为 0；当所述读电流小于所述读参考电流时，所述被选中存储单元中读出的数据为1。

具体的，如图3所示，在本实施例中，以第一阵列页中第1行第1列的存储单元为例进 行说明：将源线SL1置为高电平，其余源线置为低电平，将字线WL1置于低电平，其余字线置为读不选字线电压，开启第一读传输门RTG1，关闭其它第一读传输门，将除位线BL1 以外的其它位线均置为读不选位线电压；此时被选中存储单元中的电流信号通过位线BL1输出至所述灵敏放大器，其中，所述电流信号包括被选中存储单元中的电流、半选通存储单元的寄生电容和寄生电阻产生的电流、半选通存储单元的漏电流以及未选中第一传输门上的寄 生电容和寄生电阻产生的电流；所述灵敏放大器接收到的读电流I_read会随着寄生电容的充电 过程慢慢增大，再慢慢减小。

具体的，如图4所示，在源线SL1置为高电平，字线WL1置为低电平，第一读传输门RTG1开启，所述灵敏放大器开始工作的同时，所述使能信号EN起效，并在所述第一钳位管的源端产生所述读参考电流I_ref，所述读参考电流I_ref包括所述参考单元中参考电阻上的电流、 所述位线匹配模块提供半选通存储单元的寄生电容产生的电流和半选通存储单元的漏电、所 述字线匹配模块提供的半选通存储单元的漏电及所述垂直晶体管寄生参数匹配模块和读传输 门寄生参数匹配模块提供的寄生电容和寄生电阻产生的电流，同理，所述读参考电流I_ref会随 着寄生电容的充电过程慢慢增大，再慢慢减小，且变化趋势与所述读电流I_read一致，进而消 除了伪读取现象，减小了信号的读出时间。

具体的，如图5所示，所述读参考电压V_ref被还原为所述读参考电流I_ref，并传输到所述 第五NMOS管NM5的栅端。当所述被选中存储单元中存储的数据为1时，I_read>I_ref；第四NMOS管NM4的漏端电流会上升；第四NMOS管NM4的连线方式使它可以等效为一个二 极管，所以第四NMOS管NM4的栅电压会上升，第六NMOS管NM6栅电压同样会上升， 而第五NMOS管NM5栅电压会下降；此时所述比较模块的第二输出端的输出电压V2会下 降到0V左右，而所述比较模块的第一输出端的输出电压V1会上升到接近于电源电压VDD。 当所述被选中存储单元中存储的数据为0时，I_read<I_ref；第四NMOS管NM4的漏端电流会下 降；第四NMOS管NM4的连线方式使它可以等效为一个二极管，所以第四NMOS管NM4 的栅电压会下降，第六NMOS管NM6栅电压同样会下降，而第五NMOS管NM5栅电压会 上升；此时所述比较模块的第二输出端的输出电压V2会上升到接近于电源电压VDD，而所 述比较模块的第一输出端的输出电压V1会上升到接近于0V；所述比较模块的输出电压V1 和V2输出到SR锁存器中，得到输出信号DO，当被选中存储单元的读电流I_read大于所述读 参考电流I_ref时，所述SR锁存器输出高电平；当被选中存储单元的读电流I_read小于所述读参 考电流I_ref时，所述SR锁存器输出低电平。

具体的，如图5所示，所述第二钳位管受所述钳位电压V_clamp的控制产生所述被选中存储 单元的读电流I_read，并通过电流镜传输到所述第六NMOS管NM6的栅端，同时，所述电流镜寄生参数匹配模块在所述读电流I_read中引入电流镜寄生参数，以实现被选中存储单元的读 电流I_read的镜像参数和所述读参考电流I_ref的镜像参数的匹配，使得所述读参考电流I_ref的变 化趋势与所述读电流I_read一致，进而消除伪读取现象，减小信号读出时间。

如图6所示，本实施例所述读参考电流I_ref在电流上升阶段就已处在读低阻态单元电流和 读高阻态单元电流之间，相比图2伪读取时间大大减小。

图7为将本发明所述三维垂直型存储器读出电路及读出方法应用于阻变存储器时的仿真 结果，该芯片采用40nm工艺，容量为128Mbit，采用三维垂直型存储结构，有32层字线， 其中，a＝32，b＝128，c＝128，m＝64，n＝16。如图7所示，EN为使能信号，DO为读出信号，随着EN使能信号电压的升高，灵敏放大器开始读取。在读取低阻态单元时，读取时间为8.54ns；在读取高阻态单元时，读取时间小于0.5ns。可见，本发明所述三维垂直型存储器的随机读取时间为8.54ns，而采用传统读出方法的128Mbit三维垂直型存储器读出电路的读出 时间在34.26ns左右，故相较于传统读出方法，本发明所述三维垂直型存储器读出电路及其读 出方法能够大大提高读取速度。

如上所述，本发明提供的三维垂直型存储器读出电路及其读出方法，具有以下有益效果：

1、本发明所述三维垂直型存储器读出电路及其读出方法，通过在读参考电流中引入位线 寄生参数和位线上的漏电、字线上的漏电、垂直晶体管寄生参数、及读传输门寄生参数，在 读电流中引入电流镜寄生参数，以使所述读参考电流的瞬态值介于读低阻态电流和读高阻态 电流之间，实现最大程度地消除伪读取现象，减小信号读出时间。

2、本发明所述三维垂直型存储器读出电路及其读出方法，通过使所述读参考电流与所述 读电流具有相同的漏电流，来减小误读取。

3、通过本发明所述三维垂直型存储器读出电路及其读出方法，可实现大幅减小对于1Mb 到1Tb的三维垂直型存储器读出电路的读出时间，适用范围广。

所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技 术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡 所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等 效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (18)

1.一种三维垂直型存储器读出电路，其特征在于，所述三维垂直型存储器读出电路包括：

三维垂直型存储器，所述三维垂直型存储器包括在水平方向上与至少一条字线连接、在垂直方向上与至少一条位线连接的至少一个三维垂直型存储器子阵列，所述三维垂直型存储器子阵列包括至少一个阵列页及与所述阵列页连接的源线，其中，所述阵列页包括水平方向上的所述字线，垂直方向上通过第一垂直晶体管与所述位线对应连接的至少一条本地位线，及位于所述字线与所述本地位线交叉点的存储单元；

设于所述三维垂直型存储器子阵列中的至少一个读参考电路，用于产生读参考电压或读参考电流；其中，所述读参考电路包括：

参考单元，连接于参考字线与参考本地位线之间，用于提供参考电阻值；

位线匹配模块，连接于所述参考本地位线与读不选字线之间，用于提供位线寄生参数和漏电，以匹配所述三维垂直型存储器子阵列中半选通存储单元的位线寄生参数和位线上的漏电；

字线匹配模块，连接于所述参考字线与读不选位线之间，用于提供漏电，以匹配所述三维垂直型存储器子阵列中半选通存储单元字线上的漏电；

垂直晶体管寄生参数匹配模块，连接于所述参考本地位线与所述参考位线之间，用于提供垂直晶体管寄生参数以匹配未选中第一垂直晶体管所对应的垂直晶体管寄生参数；

读传输门寄生参数匹配模块，连接于所述参考位线与所述参考读位线之间，用于提供读传输门寄生参数以匹配未选中第一读传输门所对应的读传输门寄生参数；

第一钳位管，与所述读传输门寄生参数匹配模块连接，用于根据所述参考电阻值、所述位线匹配模块提供的位线寄生参数和位线上的漏电、所述字线匹配模块提供的字线上的漏电、所述垂直晶体管寄生参数匹配模块提供的垂直晶体管寄生参数及所述读传输门寄生参数匹配模块提供的读传输门寄生参数，以产生读参考电流；

一输入端通过第一读传输门与所述三维垂直型存储器子阵列中各位线连接，另一输入端与所述读参考电路连接的至少一个灵敏放大器，用于读取被选中存储单元的读电流，并将所述读电流与读参考电流进行比较，并根据比较结果读出所述被选中存储单元中存储的数据。

2.根据权利要求1所述的三维垂直型存储器读出电路，其特征在于，所述参考单元包括选通管和参考电阻，其中，所述选通管的一端与所述参考字线连接、另一端与所述参考电阻的一端连接，所述参考电阻的另一端与所述参考本地位线连接。

3.根据权利要求2所述的三维垂直型存储器读出电路，其特征在于，所述参考电阻的阻值介于低阻态电阻最高值和高阻态电阻最低值之间。

4.根据权利要求2所述的三维垂直型存储器读出电路，其特征在于，所述选通管与所述存储单元中的阈值器件具有相同的电学特性。

5.根据权利要求1所述的三维垂直型存储器读出电路，其特征在于，所述位线匹配模块包括(a-1)个并联的存储单元，其中，a为所述三维垂直型存储器子阵列中字线的个数。

6.根据权利要求1所述的三维垂直型存储器读出电路，其特征在于，所述字线匹配模块包括(b-1)个并联的存储单元，其中，b为所述三维垂直型存储器子阵列中位线的个数。

7.根据权利要求1所述的三维垂直型存储器读出电路，其特征在于，所述垂直晶体管寄生参数匹配模块包括：

第二垂直晶体管，所述第二垂直晶体管的源端与参考本地位线连接，所述第二垂直晶体管的漏端与参考位线连接，所述第二垂直晶体管的栅端与使能信号连接；及

垂直晶体管寄生参数匹配单元，所述垂直晶体管寄生参数匹配单元包括(c-1)个并联的第三垂直晶体管，各所述第三垂直晶体管的漏端与参考位线连接，各所述第三垂直晶体管的源端接所述读不选位线电压的一半，各所述第三垂直晶体管的栅端接地，其中，c为所述三维垂直型存储器子阵列中源线的个数；各所述第三垂直晶体管的结构、尺寸与所述第一垂直晶体管和所述第二垂直晶体管相同。

8.根据权利要求1所述的三维垂直型存储器读出电路，其特征在于，所述读传输门寄生参数匹配模块包括：

第二读传输门，所述第二读传输门的一端与所述参考位线连接，所述第二读传输门的另一端与所述参考读位线连接，所述第二读传输门的控制端与使能信号连接；及

读传输门寄生参数匹配单元，所述读传输门寄生参数匹配单元包括(m-1)个并联的第三读传输门，各所述第三读传输门的一端与所述参考读位线连接，各所述第三读传输门的另一端接读不选位线电压，各所述第三读传输门的控制端接地，其中，m为所述三维垂直型存储器子阵列中连接于同一读位线的位线个数；各所述第三读传输门的结构、尺寸与所述第一读传输门及所述第二读传输门相同。

9.根据权利要求1所述的三维垂直型存储器读出电路，其特征在于，所述读参考电路还包括：电压转换模块，用于将所述读参考电流转化为读参考电压；其中，所述电压转换模块包括第一PMOS管，所述第一PMOS管的源端接电源电压，所述第一PMOS管的漏端与所述第一钳位管的漏端连接，同时与所述第一PMOS管的栅端连接并作为所述电压转换模块的输出端。

10.根据权利要求1所述的三维垂直型存储器读出电路，其特征在于，所述读参考电路还包括位线驱动模块，用于驱动所述参考本地位线；其中，所述位线驱动模块包括第一反相器及第一NMOS管，所述第一反相器的输入端接使能信号，所述第一反相器的输出端与所述第一NMOS管的栅端连接，所述第一NMOS管的源端接所述读不选位线，所述第一NMOS管的漏端接所述参考本地位线。

11.根据权利要求1所述的三维垂直型存储器读出电路，其特征在于，所述读参考电路还包括字线驱动模块，用于驱动所述参考字线；其中，所述字线驱动模块包括第二NMOS管及第二PMOS管，所述第二NMOS管的源端接地，所述第二NMOS管的漏端与所述第二PMOS管的漏端连接，同时接所述参考字线，所述第二NMOS管的栅端与所述第二PMOS管的栅端连接，同时接所述使能信号，所述第二PMOS管的源端连接所述读不选字线。

12.根据权利要求1或10所述的三维垂直型存储器读出电路，其特征在于，所述读不选位线连接读不选位线电压源，用于提供读不选位线电压，以使存储单元不被选中。

13.根据权利要求1或11所述的三维垂直型存储器读出电路，其特征在于，所述读不选字线连接读不选字线电压源，用于提供读不选字线电压，以使存储单元不被选中。

14.根据权利要求1所述的三维垂直型存储器读出电路，其特征在于，所述灵敏放大器包括第二钳位管，电流镜，电流转换模块及比较模块；其中，所述第二钳位管的源端与所述被选中存储单元连接，所述第二钳位管的栅端与所述钳位电压连接，所述第二钳位管的漏端与所述电流镜连接；所述电流镜用于提取所述被选中存储单元的读电流；所述电流转换模块将所述读参考电压转化为读参考电流；所述比较模块与所述电流镜及所述电流转换模块连接，用于将所述被选中存储单元中的读电流与所述读参考电流比较，并根据比较结果读出所述被选中存储单元中存储的数据。

15.根据权利要求14所述的三维垂直型存储器读出电路，其特征在于，所述灵敏放大器还包括电流镜寄生参数匹配模块，用于抵消各灵敏放大器中的电流镜寄生效应；所述电流镜寄生参数匹配模块包括栅端和源端接地的第三NMOS管及(2n-2)个并联的第三PMOS管，各所述第三PMOS管的源端接电源电压，各所述第三PMOS管的漏端与所述第三NMOS管的漏端连接，各所述第三PMOS管的栅端与所述电流镜的输入端连接，其中，n为所述三维垂直型存储器子阵列中连接于同一读参考电路的灵敏放大器的个数；各所述第三PMOS管的结构、尺寸与所述电流镜中各晶体管相同。

16.一种如权利要求1～15任一项所述的三维垂直型存储器读出电路的读出方法，其特征在于，所述读出方法包括：

选中一条源线、一条字线和一条位线，将所述三维垂直型存储器子阵列中的被选中存储单元连接至灵敏放大器，所述灵敏放大器读取所述被选中存储单元的读电流；同时，所述读参考电路开始工作，产生一动态的读参考电流；

所述灵敏放大器将所述被选中存储单元的读电流和所述读参考电流进行比较，并根据比较结果读出所述被选中存储单元中存储的数据；

其中，在所述读参考电流中引入位线寄生参数和位线上的漏电、字线上的漏电、垂直晶体管寄生参数、及读传输门寄生参数，以分别抵消所述半选通存储单元的位线寄生效应和位线上的漏电、字线上的漏电、第一垂直晶体管寄生效应及第一读传输门寄生效应，使所述读参考电流的瞬态值介于读低阻态电流和读高阻态电流之间，以实现消除伪读取现象，减小信号读出时间，减少误读取。

17.根据权利要求16所述的三维垂直型存储器读出电路的读出方法，其特征在于，在所述读电流中引入电流镜寄生参数，以实现所述读电流的镜像参数和所述读参考电流的镜像参数的匹配。

18.根据权利要求16所述的三维垂直型存储器读出电路的读出方法，其特征在于，当所述读电流大于所述读参考电流时，所述被选中存储单元中读出的数据为1；当所述读电流小于所述读参考电流时，所述被选中存储单元中读出的数据为0。