CN104718576B - 用于读取电阻性随机访问存储器(rram)单元的系统和方法 - Google Patents

用于读取电阻性随机访问存储器(rram)单元的系统和方法 Download PDF

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Abstract

一种系统，包括连接至字线和位线的电阻性随机访问存储器单元以及被配置为将位线预充电至第一电压并且字线不被选择的预充电电路。驱动器电路在位线被充电至第一电压之后的第一时间选择字线。比较器将在位线上的第二电压与被供应至该比较器的第三电压比较并且基于该比较生成输出。锁存器将该比较器的输出锁存并且生成锁存的输出。脉冲生成器在该第一时间之后的时延之后生成脉冲以将该锁存器计时，从而将该比较器的该输出锁存并且生成锁存的输出。锁存的输出指示该电阻性随机访问存储器单元的状态。

Description

用于读取电阻性随机访问存储器(RRAM)单元的系统和方法
相关申请的交叉引用
本申请要求于2013年10月10日递交的美国发明申请号为14/050,678的优先权，以及于2012年10月15日递交的美国临时申请号为61/713,900的权益。以上引用的申请的全部公开通过引用的方式被并入本文。
技术领域
本公开涉及用于读取电阻性随机访问存储器(RRAM)单元的系统和方法。
背景技术
本文提供的背景技术的描述是用于概括地呈现本公开的环境的目的。现在提名的发明人的工作，至被描述在背景技术部分的工作的程度，以及在递交的时间本不能算作现有技术的描述的方面，既不明示也不暗示地被承认作为关于本公开的现有技术。
电阻性随机访问存储器(RRAM)阵列包括被布置在字线和位线的相交处的RRAM单元。RRAM单元包括作为电阻元件的绝缘材料。当电流在一个方向流经该绝缘材料时，该绝缘材料的电阻增大，当电流在相反的方向流经该绝缘材料时，该绝缘材料的电阻减小。相应地，RRAM单元可以通过使得电流在一个方向流经该RRAM单元被编程为高阻态，并且通过使得电流在相反的方向流经该RRAM单元被编程为低阻态。该高阻态可以被用来指示逻辑高(二进制1)，并且该低阻态可以被用来指示逻辑低(二进制0)，或反之亦然。
使用相反极性的电流被编程为高阻态和低阻态的RRAM单元被称为双极RRAM单元。可替代地，RRAM单元可以通过使得两个不同大小的电流在相同的方向上流经该RRAM单元的绝缘材料而被编程为高阻态和低阻态。使用在相同方向上的两个不同大小的电流被编程为高阻态和低阻态的RRAM单元被称为单极RRAM单元。
每个RRAM单元包括诸如二极管或晶体管之类的开关元件。该开关元件与该绝缘材料(即，电阻元件)串联地连接。使用该开关元件，在RRAM阵列中的RRAM单元在读取操作和写入操作期间可以被选择并且被取消选择。
发明内容
一种系统，包括连接至字线和位线的电阻性随机访问存储器单元以及被配置为将位线预充电至第一电压并且字线不被选择的预充电电路。该系统进一步包括驱动器电路以及比较器，该驱动器电路被配置为在位线被充电至第一电压之后的第一时间选择字线，该比较器被配置为将位线上的第二电压与供应至该比较器的第三电压比较并且基于该比较生成输出。该系统进一步包括锁存器，其被配置为将该比较器的该输出锁存并且生成锁存的输出。该系统进一步包括脉冲生成器，其被配置为在该第一时间之后的时延之后生成脉冲以将该锁存器计时，从而将该比较器的该输出锁存并且生成锁存的输出。锁存的输出指示该电阻性随机访问存储器单元的状态。
在其它特征中，该时延是可编程的并且基于以下因素被选择：该位线的寄生电容、对应于该电阻性随机访问存储器单元的电阻元件的高阻态和低阻态的电阻值、以及该电阻性随机访问存储器单元的开关元件的特性。
在另外的特征中，该时延是可编程的并且基于工艺变化被选择。
在其它的特征中，该时延是可编程的，并且在包括该电阻性随机访问存储器单元的存储器阵列的制造期间被选择，或者响应于包括该电阻性随机访问存储器单元的该存储器阵列的电源被接通而被选择，或者两者兼具而被选择。
在其它特征中，比较器包括反相器，并且该第一电压和该第三电压(i)在包括电阻性随机访问存储器单元的存储器阵列的电源电压与参考电压之间是可调节的，(ii)小于损坏电阻性随机访问存储器单元的电压，并且(iii)被选择为允许感应电阻性随机访问存储器单元的电阻元件的高阻态和低阻态。
在其它特征中，该比较器包括反相器，该反相器包括具有选择的阈值电压的晶体管，并且选择的阈值电压允许将包括该电阻性随机访问存储器单元的存储器阵列的电源电压减小至小于选择的值以节省功率，并且允许将该第三电压降低至小于该电源电压。
在其它特征中，该比较器包括反相器，该反相器包括具有选择的阈值电压的晶体管，并且选择的阈值电压允许将包括该电阻性随机访问存储器单元的存储器阵列的电源电压减小至小于选择的阈值电压，同时允许感应该电阻性随机访问存储器单元的电阻元件的高阻态和低阻态。
在另外的其它特征中，一种系统包括被连接至字线和位线的电阻性随机访问存储器单元，被配置为提供流经位线的电流的电流源，以及被配置为选择该字线的驱动器电路。该系统进一步包括比较器，其被配置为将在该位线上的第一电压与被供应至该比较器的第二电压比较并且基于该比较生成输出。该系统进一步包括锁存器，其被配置为将该比较器的该输出锁存并且生成锁存的输出。该系统进一步包括脉冲生成器，其被配置为在时延之后生成脉冲，从而将该比较器的该输出锁存并且生成锁存的输出。该时延大于该第一电压的稳定时间。锁存的输出指示该电阻性随机访问存储器单元的状态。
在其它特征中，该电流、该第二电压、或该两者是可编程的并且被选择以允许该比较器区分该电阻性随机访问存储器单元的电阻元件的高阻态与低阻态。
在另外的特征中，该电流是可编程的并且基于工艺变化被选择。
在其它特征中，该电流、该第二电压、或该两者是可编程的，并且在包括该电阻性随机访问存储器单元的存储器阵列的制造期间被选择，或者响应于包括该电阻性随机访问存储器单元的该存储器阵列的电源被接通而被选择，或者两者兼具而被选择。
在其它特征中，该比较器包括反相器，并且该第二电压(i)在包括电阻性随机访问存储器单元的存储器阵列的电源电压与参考电压之间是可调节的，(ii)小于损坏电阻性随机访问存储器单元的电压，并且(iii)被选择为允许感应电阻性随机访问存储器单元的电阻元件的高阻态和低阻态。
在其它特征中，该比较器包括反相器，该反相器包括具有选择的阈值电压的晶体管，并且选择的阈值电压允许将包括该电阻性随机访问存储器单元的存储器阵列的电源电压减小至小于选择的值以节省功率，并且允许将该第二电压降低至小于该电源电压。
在其它特征中，该比较器包括反相器，该反相器包括具有选择的阈值电压的晶体管，并且选择的阈值电压允许将包括该电阻性随机访问存储器单元的存储器阵列的电源电压减小至小于选择的阈值电压，同时允许感应该电阻性随机访问存储器单元的电阻元件的高阻态和低阻态。
在其它特征中，该比较器被配置为响应于接收该脉冲而接通并且响应于该锁存器将该比较器的该输出锁存以及生成该锁存的输出而关断。
在另外的特征中，该驱动器响应于选择该字线向该字线供应第三电压。该第三电压小于损坏电阻性随机访问存储器单元的电压与被用作电阻性随机访问存储器单元中的开关元件的晶体管的阈值电压之和。
在另外的特征中，该系统进一步包括反馈放大器，其被配置为接收来自位线的反馈电压以及小于损坏电阻性随机访问存储器单元的电压的第三电压，并且限制第一电压小于损坏电阻性随机访问存储器单元的电压。
在另外的其它特征中，一种方法包括将电阻性随机访问存储器单元连接至字线和位线，将该位线预充电至第一电压并且该字线不被选择，并且在该位线被充电至第一电压之后的第一时间选择该字线。该方法进一步包括将在该位线上的第二电压与被供应至比较器的第三电压比较，并且基于该比较生成输出，并且在将该比较器的该输出锁存的第一时间之后的时延之后生成脉冲。锁存的输出指示该电阻性随机访问存储器单元的状态。
在其它特征中，该第一电压和第三电压(i)在包括电阻性随机访问存储器单元的存储器阵列的电源电压与参考电压之间是可调节的，(ii)小于损坏电阻性随机访问存储器单元的电压，并且(iii)被选择为允许感应电阻性随机访问存储器单元的电阻元件的高阻态和低阻态。
在其它特征中，该比较使用反相器被执行，并且该反相器包括具有选择的阈值电压的晶体管。选择的阈值电压允许将包括该电阻性随机访问存储器单元的存储器阵列的电源电压减小至小于选择的值以节省功率，并且允许将该第三电压降低至小于该电源电压。选择的阈值电压允许将该电源电压减小至小于选择的阈值电压，同时允许感应该电阻性随机访问存储器单元的电阻元件的高阻态和低阻态。
在另外的其它特征中，一种方法包括将电阻性随机访问存储器单元连接至字线和位线，提供流经位线的电流，以及选择该字线。该方法进一步包括将在该位线上的第一电压与被供应至该比较器的第二电压比较并且基于该比较生成输出。该方法进一步包括在时延之后生成脉冲，从而将该比较器的该输出锁存。该时延大于该第一电压的稳定时间。锁存的输出指示该电阻性随机访问存储器单元的状态。
在其它特征中，该电流、该第二电压、或该两者是可编程的并且被选择以允许该比较器区分该电阻性随机访问存储器单元的电阻元件的高阻态与低阻态。
在另外的特征中，该电流是可编程的并且基于工艺变化被选择。
在其它特征中，该电流、该第二电压、或该两者是可编程的，并且在包括该电阻性随机访问存储器单元的存储器阵列的制造期间被选择，或者响应于包括该电阻性随机访问存储器单元的该存储器阵列的电源被接通而被选择，或者两者兼具而被选择。
在其它特征中，该第二电压(i)在包括电阻性随机访问存储器单元的存储器阵列的电源电压与参考电压之间是可调节的，(ii)小于损坏电阻性随机访问存储器单元的电压，并且(iii)被选择为允许感应电阻性随机访问存储器单元的电阻元件的高阻态和低阻态。
在其它特征中，该比较使用反相器被执行，并且该反相器包括具有选择的阈值电压的晶体管。选择的阈值电压允许将包括该电阻性随机访问存储器单元的存储器阵列的电源电压减小至小于选择的值以节省功率，并且允许将该第二电压降低至小于该电源电压。选择的阈值电压允许将包括该电阻性随机访问存储器单元的存储器阵列的电源电压减小至小于选择的阈值电压，同时允许感应该电阻性随机访问存储器单元的电阻元件的高阻态和低阻态。
在其它的特征中，该方法进一步包括使用比较器执行该比较，响应于接收该脉冲而接通该比较器，响应于将该比较器的输出锁存而关断该比较器，并且生成锁存的输出。
在其它的特征中，该方法进一步包括响应于选择该字线向该字线供应第三电压。该第三电压小于损坏电阻性随机访问存储器单元的电压与被用作电阻性随机访问存储器单元中的开关元件的晶体管的阈值电压之和。
在其它的特征中，该方法进一步包括接收来自位线的反馈电压以及小于损坏电阻性随机访问存储器单元的电压的第三电压，并且限制第一电压小于损坏电阻性随机访问存储器单元的电压。
本公开的进一步的应用领域从详细描述、权利要求书和附图中将变得显而易见。该详细描述和具体实例旨在用于仅供说明的目的，而并非旨在限制本公开的范围。
附图说明
图1A是包括电阻性随机访问存储器(RRAM)单元的存储器集成电路(IC)的功能框图。
图1B是图1A的存储器IC的详细功能框图。
图1C是RRAM单元的图解示图。
图2A是包括使用时间驱动电压感应以读取RRAM单元的读/写电路的存储器IC的功能框图。
图2B描绘了时间驱动电压感应的示例。
图3A是包括使用电流驱动电压感应以读取RRAM单元的读/写电路的存储器IC的功能框图。
图3B描绘了电流驱动电压感应的示例。
图4A是包括使用电流驱动电压感应以及具有可编程参考电压的比较器以读取RRAM单元的读/写电路的存储器IC的功能框图。
图4B描述了电流驱动电压感应和具有可编程参考电压的比较器以读取RRAM单元的示例。
图5A是包括使用反馈放大器以保护RRAM单元不受应力的读/写电路的存储器IC的功能框图。
图5B描绘了被用来保护RRAM单元不受应力的反馈放大器的示例。
图6是用于使用时间驱动电压感应读取RRAM单元的方法的流程图。
图7是用于使用电流驱动电压感应读取RRAM单元的方法的流程图。
图8是用于使用具有可编程参考电压的比较器来读取RRAM的方法的流程图。
在各个附图中，附图标记可以被重复使用以识别相似的和/或相同的要素。
具体实施方式
图1A示出了存储器集成电路(IC)100。存储器IC 100包括存储器阵列102、读/写电路104以及主机接口106。存储器阵列102包括多个电阻性随机访问存储器(RRAM)单元(以下简称电阻性存储器单元)。存储器阵列102包括多个字线和多个位线。位线可以与字线垂直。电阻性存储器单元被布置在字线与位线的相交处。读/写电路104从电阻性存储器单元读取数据并向电阻性存储器写入数据。主机接口106将存储器IC 100接合至主机。
主机接口106从主机接收读/写命令并且将读/写命令输出至读/写电路104。响应于读取命令，读/写电路104从存储器阵列102中的电阻性存储器单元读取数据并且将读取数据输出至主机接口106。主机接口106将读取数据转发至主机。响应于写入命令，读/写电路104将数据写入至存储器阵列102中的电阻性存储器单元。
图1B示出了存储器IC 100的读/写电路104的进一步细节。读/写电路104包括字线(WL)/位线(BL)选择器108、驱动器电路110、写入电路112、电压/电流(V/I)生成器114、多个感应放大器116以及读取电路118。当主机接口106接收写入命令时，主机接口106将在数据需要被写入处的存储器阵列102中的存储器单元的地址或多个地址输出并且将要被写入存储器单元的数据输出至写入电路112。基于存储器单元的地址或多个地址，WL/BL选择器108选择合适的字线以选择用于写入数据的存储器单元。驱动器电路110从写入电路112接收数据。基于该数据，驱动器电路110选择由V/I生成器114生成的一个或多个电压(和/或电流)并且将该一个或多个电压(和/或电流)施加至选择的字线和位线并且将该数据写入选择的存储器单元。
当主机接口106接收读取命令时，该主机接口106输出数据需要从该处读取的存储器阵列102中的存储器单元的地址或多个地址。基于存储器单元的地址或多个地址，WL/BL选择器108选择合适的字线以选择需要从该处读取的存储器单元。驱动器电路110选择由V/I生成器114生成的一个或多个电压(和/或电流)并且将该一个或多个电压(和/或电流)施加至选择的字线和位线。感应放大器116感应在位线上的电压(或流经位线的电流)并且感应选择的存储器单元的状态(即，读取存储在选择的存储器单元内的数据)。读取电路118读取由感应放大器116感应的数据并且将读取数据输出至主机接口106。
图1C显示存储器阵列102的电阻性存储器单元120的示例。所显示的电阻性存储器单元120是双极电阻性存储器单元。电阻性存储器单元120包括电阻单元122和开关元件124。电阻性元件122和开关元件124被串联地连接。仅举例而言，开关元件124包括金属氧化物半导体场效应晶体管(MOSFET)。开关元件124的栅极被连接至字线。电阻元件122的第一端子被连接至正位线(BLP)。电阻元件122的第二端子被连接至开关元件124的第一端子(例如，MOSFET的漏极)。开关元件124的第二端子(例如，MOSFET的源极)被连接至负位线(BLN)。
使用字线选择电阻性存储器单元120。电阻性存储器单元120可以被编程至第一状态(例如，高阻态)或第二状态(例如，低阻态)。例如，电阻性存储器单元120可以通过在第一方向传递电流经过电阻元件122(例如，从BLP至BLN)而被编程至第一状态，或者通过在第二方向向电阻元件122传递电流(例如，从BLN至BLP)而被编程至第二状态。
为了读取电阻性存储器单元120的状态(即，存储在电阻性存储器单元中的数据)，被连接至电阻性存储器单元120的字线被选择。电流被强制通过被连接至电阻性存储器单元120的位线而流经电阻性存储器单元120，并且位线上的电压被感应。如果电阻性存储器单元120被编程至高阻态则电压为高，并且如果电阻性存储器单元120被编程至低阻态则电压为低。可替代地，电压被施加至被连接至电阻性存储器单元120的位线，并且流经位线的电流被感应。如果电阻性存储器单元120被编程至高阻态则电流为低，并且如果电阻性存储器单元120被编程至低阻态则电流为高。
本公开涉及用于读取电阻性随机访问存储器(RRAM)单元的数种系统和方法。简要地，在第一方法中，时间驱动的电压感应被用来读取RRAM单元。反相器被用作比较器以最小化裸片区域。反相器的输出使用具有可编程的时延的脉冲被锁存。该反相器使用可被编程在电源电压VDD与参考电势VSS之间的电源。该反相器可以使用具有低阈值电压的晶体管，其允许降低电源电压，其继而降低RRAM单元上的电压应力。该晶体管还可以在低于阈值电压区域被操作。在第二方法中，电流驱动的电压感应被用来读取RRAM单元，其中反相器被用作比较器，并且可编程的电流被提供流经RRAM单元。可替代地，除了可编程的电流之外，具有可编程的参考电压的感应放大器可以被使用。在第三方法中，除了可编程的电流以及具有可编程的参考电压的感应放大器之外，在读取操作期间被施加至字线和位线的电压被限制为并不对RRAM单元造成电压应力(由于高电压造成的损坏)的值。系统和方法于以下被详细描述。
纵观本公开，晶体管的低阈值电压Vt和低电源电压VDD被提及。以下是低阈值电压Vt和低电源电压VDD的示例。例如，对于使用深亚微米级工艺制造的晶体管，低阈值电压可以是200mV。例如，对于深亚微米级工艺，低电源电压VDD可以是普通电源电压VDD的一半。例如，对于深亚微米级工艺，普通电源电压VDD可以是1V。相应地，对于深亚微米级工艺，低电源电压VDD的示例可以是0.5V。作为另一示例，对于深亚微米级工艺，低电源电压VDD可以在0.5V与低阈值电压(例如，200mV)之间。
图2A示出了包括存储器阵列102、读/写电路202以及主机接口106的存储器集成电路(IC)200。读/写电路202包括WL/BL选择器108、驱动器电路110、V/I生成器114以及读取电路118，其参照图1B被描述，并且其描述被省略以避免重复。读/写电路202附加地包括预充电电路204、比较器206、脉冲生成器208以及时序及电压控制器210，其参照图2B被描述。
图2B示出了根据本公开的时间驱动电压感应的示例。仅举例而言，存储器阵列102的电阻性存储器单元120-1和120-2被示出。电阻性存储器单元120-1被连接至字线WL0。电阻性存储器单元120-2被连接至字线WL1。位线BLN0和BLP0被用来读取及写入数据至电阻性存储器单元120-1和120-2。
为了读取电阻性存储器单元120-1以及120-2的状态(即，存储在电阻性存储器单元120-1和120-2中的数据)，预充电电路204对位线BLP0预充电至预充电电压VDD_PCH而同时字线WL0和WL1不被选择。WL/BL选择器108可以选择字线WL0或WL1以相应地读取电阻性存储器单元120-1或120-2。在字线被选择之后，被连接至位线BLP0的比较器206等待预定时间长度以对位线BLP0进行采样，同时位线BLP0以由电阻性存储器单元120-1或120-2的电阻(无论选择哪个)确定的速率放电。如果选择的电阻性存储器单元被编程至高阻态，放电的速率(即，位线电压降低的速率)比如果选择的存储器单元被编程至低阻态更慢。在预定时间长度之后，脉冲生成器208生成将比较器206的输出进行锁存的脉冲。比较器206的锁存的输出表示选择的电阻性存储器单元的状态。
比较器206包括被用作比较器的反相器212以及锁存器214。反相器212的输出被输入至锁存器214。由脉冲生成器208生成的脉冲对锁存器214计时，该锁存器214对反相器212的输出进行锁存。
时序及电压控制器210控制预定时间长度，在预定时间长度之后脉冲生成器208生成脉冲。作为时延的预定时间长度是可编程的。例如，时序及电压控制器210可以基于已知的寄生BL电容、电阻元件的低电阻值和高电阻值的范围、以及电阻性存储器单元的开关晶体管特性从一系列预选值中选择时延以用于最佳读取操作。
为了最小化芯片到芯片的工艺变化(chip-to-chip process variations)以及芯片上变化(on-chip variations)的效果，时序及电压控制器210可以将时延针对包括多个RRAM存储器阵列的每个芯片设置为不同值或者针对芯片内的每个RRAM存储器阵列设置为不同值。针对时延的最佳值可以使用电熔丝或一次性可编程存储器或包括RRAM的其它嵌入式非易失性存储器在工厂被永久地设置。可替代地，在使用中，根据RRAM存储器的每次上电(power-up)，时序及电压控制器210可以运行诊断常规程序以确定针对时延的最佳值并且将该值存储在一组寄存器中，其在每次上电时可以被更新。脉冲生成器208可以使用存储在寄存器中的值来在操作期间生成具有合适时延的脉冲。
时序及电压控制器210还控制预充电电压VDD_PCH和反相器212的电源电压VDD_INV的值。时序及电压控制器210还调节电源电压VDD与参考电压VSS之间的值，这取决于两个因素：第一，被允许避免单元干扰的最大安全电压(不对电阻性存储器单元产生应力的电压)；第二，需要感应具有最大裕量的低阻态和高阻态两者的最佳电压。如果VDD_INV与VDD明显不同，锁存器214可以包括电平位移功能和锁存功能。当选择的WL被接通时，在时延之后，(由脉冲生成器208生成的)SAMPLE_PULSE信号断开并且随后闭合锁存器214中的栅极以采样位线电压。根据VDD域逻辑，锁存器提供输出。
如果VDD_INV供电需要比VDD显著更低，反相器可以被实施为按照给定的制作工艺可用的最低阈值电压晶体管。此外，如果较慢的访问时间是可以接受的，反相器可以被操作在比VDD低的亚阈值电压区域。较低的阈值电压和较低的电源电压VDD降低了比较器跳变点并且降低了电阻性存储器单元上的应力。
图3A示出了包括存储器阵列102、读/写电路252以及主机接口106的存储器集成电路(IC)250。图3A的读/写电路252与图2A的读/写电路202的不同之处仅在于读/写电路252使用电流源254而不是预充电电路204。电流源254的操作在以下参照图3B被解释。读/写电路252的剩余部件的操作对于读/写电路202是共同的，其仅以与参照图2A和图2B所提供的描述不同的程度被描述。
图3B示出了根据本公开的电流驱动电压感应的示例。仅举例而言，存储器阵列102的电阻性存储器单元120-1和120-2被示出。电阻性存储器单元120-1被连接至字线WL0。电阻性存储器单元120-2被连接至字线WL1。位线BLN0和BLP0被用来读取及写入数据至电阻性存储器单元120-1和120-2。
为了读取选择的电阻性存储器单元的状态，电流源254经由被连接至选择的电阻性存储器单元的位线提供流经选择的电阻性存储器单元的电流。电流源254被多个位线共享。取决于选择的电阻性存储器单元是否被编程至高阻态或低阻态，被电流源254提供流经位线的电流生成在位线上(即，在反相器212的输入处)的高电压或低电压。当在时延之后接收SAMPLE_PULSE时，锁存器214对反相器212的输出锁存。该时延不再涉及电阻性存储器单元的状态。相反，该时延仅需要足够长以用于位线电压稳定。
时序及电压控制器210控制电流源254。时序及电压控制器210可以与参照图2A和图2B描述的对时延进行编程类似地对由电流源254生成的电流的值进行编程。由电流源254提供的电流的值可以与参照图2A和图2B描述的时延的值类似地在工厂被设置或者在每次上电期间被设置。时序及电压控制器210还可以如参照图2A和图2B所描述地调节反相器电源电压VDD_INV。参照图2A和图2B描述的更低阈值电压晶体管和更低电源电压VDD的所有其它考虑都适用于图3A和图3B。
图4A示出了包括存储器阵列102、读/写电路302以及主机接口106的存储器集成电路(IC)300。图4A的读/写电路302与图3A的读/写电路252的不同之处仅在于以下所述。读/写电路302使用包括感应放大器而不是反相器的比较器304。读/写电路302包括向比较器304供应可编程参考电压的参考电压生成器306。时序及电压控制器210控制由参考电压生成器306生成的参考电压，如以下所述。读/写电路302的剩余部件的操作对于读/写电路252是共同的，其仅以与参照图3A和图3B所提供的描述不同的程度被描述。
图4B示出了比较器304的示例。仅举例而言，存储器阵列102的电阻性存储器单元120-1和120-2被示出。电阻性存储器单元120-1被连接至字线WL0。电阻性存储器单元120-2被连接至字线WL1。位线BLN0和BLP0被用来读取及写入数据至电阻性存储器单元120-1和120-2。
为了读取选择的电阻性存储器单元的状态，电流源254经由被连接至选择的电阻性存储器单元的位线提供流经选择的电阻性存储器单元的电流。电流源254被多个位线共用。取决于选择的电阻性存储器单元是否被编程至高阻态或低阻态，被电流源254提供流经位线的电流生成在位线上(即，在比较器304的输入处)的高电压或低电压。当比较器304在时延之后接收SAMPLE_PULSE时，比较器304被触发。比较器304将位线电压与由参考电压生成器306供应的参考电压VREF相比较。比较器304锁存在比较器304的输出处的比较的结果。再次，该时延不再涉及电阻性存储器单元的状态。相反，该时延仅需要足够长以用于位线电压稳定。
时序及电压控制器210控制参考电压生成器306。时序及电压控制器210可以编程由参考电压生成器306生成的参考电压VREF的值。参考电压VREF的值可以被设置为提供用于读取低阻态和高阻态的最大裕量。时序及电压控制器210可以与参照图3A和图3B描述的对电流进行编程类似地对参考电压VREF进行编程。参考电压VREF的值可以与参照图2A和图2B描述的时延的值类似地在工厂被设置或者在每次上电期间被设置。时序及电压控制器210还可以如参照图3A和图3B所描述地控制电流源254。参照图3A和图3B描述的更低阈值电压晶体管和更低电源电压VDD的所有其它考虑都适用于图4A和图4B。
在参照图2A至4B描述的示例中，为了防止在读取操作期间的干扰，跨电阻元件的电压需要被限制在安全范围。防止干扰的一种方法是通过将由驱动器电路110供应的WL电压限制为以下两个电压之和：第一，安全电压Vsafe(即，可以被施加至电阻元件而不对电阻元件产生应力的最大电压)；第二，字线选择晶体管，即图1C中所示的开关元件124的阈值电压Vt。时序及电压控制器210可以设置驱动器电路110的电源电压等于在读取操作期间的和。可替代地，位线电压可以如以下被限制为Vsafe。
图5A示出了包括存储器阵列102、读/写电路352以及主机接口106的存储器集成电路(IC)350。图5A的读/写电路352包括图4A的读/写电路302的所有部件并且附加地包括反馈放大器354，其操作在以下参照图5B被解释。
图5B与图4A相似，除了反馈放大器通过所示的附加的NMOSFET被连接至位线。反馈放大器354的第一输入是Vsafe，并且反馈放大器354的第二输入是位线电压。NMOSFET操作作为共栅放大器。反馈放大器354将位线电压限制至Vsafe。
图6示出了根据本公开的用于使用时间驱动电压感应而读取电阻性存储器单元的方法400。在402，方法400将被连接至电阻性存储器单元的位线预充电至预定电压，而被连接至电阻性存储器单元的字线是断开的。在404，方法400在被连接至电阻性存储器单元的字线被接通之后等待预定的时间段(时延)，同时位线以由电阻性存储器单元的电阻确定的速率放电。在406，方法400使用比较器采样位线电压以确定电阻存储器单元的状态。
在408，方法400基于已知的寄生位线电容、电阻性存储器单元的高阻值和低阻值的范围、以及电阻性存储器单元的开关晶体管特性来选择时延。在410，方法400编程时延的值以最小化芯片到芯片工艺变化和芯片上变化的效果。在412，方法400在工厂和/或在每次上电时设置时延的值。在414，方法400设置预充电电压和比较器的电源电压的值并且选择低阈值电压晶体管以降低电源电压VDD并且降低电阻性存储器单元上的应力。
图7示出了根据本公开的用于使用电流驱动电压感应而读取电阻性存储器单元的方法450。在452，方法450提供流经被连接至电阻性存储器单元的位线的电流，而被连接至电阻性存储器单元的字线是断开的。在454，方法450在被连接至电阻性存储器单元的字线被接通之后等待时间段(时延)，同时位线电压稳定。在456，方法450使用比较器采样位线电压以确定电阻存储器单元的状态。
在458，方法450基于电阻性存储器单元的高阻值和低阻值的范围来选择电流。在460，方法450编程电流的值以最小化芯片到芯片工艺变化和芯片上变化的效果。在462，方法450在工厂和/或在每次上电时设置电流的值。在464，方法450设置比较器的电源电压的值并且选择低阈值电压晶体管以降低电源电压VDD并且降低电阻性存储器单元上的应力。
图8示出了根据本公开的用于使用电流驱动电压感应和用于比较器的可编程参考电压而读取电阻性存储器单元的方法500。在502，方法500提供流经被连接至电阻性存储器单元的位线的电流，而选择的字线是断开的。在504，方法500在被连接至电阻性存储器单元的字线被接通之后等待时间段(时延)以触发比较器，同时位线电压稳定。在504，方法500采样位线电压并且使用比较器将位线电压与参考电压比较以确定电阻性存储器单元的状态，并且将比较的结果锁存。
在508，方法500将参考电压编程为提供用于读取电阻性存储器单元的高电阻和低电阻的最大裕量。在510，方法500基于电阻性存储器单元的高阻值和低阻值的范围来选择电流。在512，方法500编程电流的值以最小化芯片到芯片工艺变化和芯片上变化的效果。在514，方法500在工厂和/或在每次上电时设置参考电压和电流的值。在516，方法500设置比较器的电源电压的值并且选择低阈值电压晶体管以降低电源电压VDD并且降低电阻性存储器单元上的应力。
前面的描述在本质上仅仅是说明性的并且决不旨在限制本公开、其应用或用途。本公开的广泛教导可以以各种形式来实现。因此，虽然本公开包括特定示例，本公开的真实范围不应被如此限制，因为其它的修改将在附图、说明书和以下权利要求书的研究中变得显而易见。如本文所用，短语A、B和C中的至少一个应该被理解为是指逻辑(A或B或C)，使用非排他性逻辑或。但是应当理解的是，在方法中的一个或多个步骤可以以不同的顺序(或同时)执行，而不改变本公开的原理。

Claims (20)

1.一种用于读取电阻性随机访问存储器单元的系统，包括：
电阻性随机访问存储器单元，被连接至字线和位线；
预充电电路，被配置为将所述位线预充电至第一电压并且所述字线不被选择；
驱动器电路，被配置为在所述位线被充电至所述第一电压之后的第一时间处选择所述字线；
比较器，被配置为将在所述位线上的第二电压与被供应至所述比较器的第三电压比较并且基于所述比较生成输出；
锁存器，被配置为将所述比较器的所述输出锁存并且生成锁存的输出；以及
脉冲生成器，被配置为在所述第一时间之后的时延之后生成脉冲以对所述锁存器计时，从而将所述比较器的所述输出锁存并且生成锁存的输出，
其中所锁存的输出指示所述电阻性随机访问存储器单元的状态。
2.根据权利要求1所述的系统，其中所述时延是可编程的并且基于以下因素被选择：所述位线的寄生电容、对应于所述电阻性随机访问存储器单元的电阻元件的高阻态和低阻态的电阻值、以及所述电阻性随机访问存储器单元的开关元件的特性。
3.根据权利要求1所述的系统，其中所述时延是可编程的并且基于工艺变化被选择。
4.根据权利要求1所述的系统，其中所述时延是可编程的，并且在包括所述电阻性随机访问存储器单元的存储器阵列的制造期间被选择，或者响应于包括所述电阻性随机访问存储器单元的所述存储器阵列的电源被接通而被选择，或者两者兼具而被选择。
5.根据权利要求1所述的系统，其中所述比较器包括反相器，并且其中所述第一电压和所述第三电压是：
在包括所述电阻性随机访问存储器单元的存储器阵列的电源电压与参考电压之间可调节的；
小于损坏所述电阻性随机访问存储器单元的电压；以及
被选择以允许感应所述电阻性随机访问存储器单元的电阻元件的高阻态和低阻态。
6.根据权利要求1所述的系统，其中：
所述比较器包括反相器，
所述反相器包括具有选择的阈值电压的晶体管，以及
所选择的阈值电压允许将包括所述电阻性随机访问存储器单元的存储器阵列的电源电压减小至小于选择的值以节省功率，以及将所述第三电压降低至小于所述电源电压。
7.根据权利要求1所述的系统，其中：
所述比较器包括反相器，
所述反相器包括具有选择的阈值电压的晶体管，以及
所选择的阈值电压允许将包括所述电阻性随机访问存储器单元的存储器阵列的电源电压减小至小于所选择的阈值电压，同时允许感应所述电阻性随机访问存储器单元的电阻元件的高阻态和低阻态。
8.一种用于读取电阻性随机访问存储器单元的系统，包括：
电阻性随机访问存储器单元，被连接至字线和位线；
电流源，被配置为提供流经所述位线的电流；
驱动器电路，被配置为选择所述字线；
比较器，被配置为将在所述位线上的第一电压与被供应至所述比较器的第二电压比较并且基于所述比较生成输出；
锁存器，被配置为将所述比较器的所述输出锁存并且生成锁存的输出；以及
脉冲生成器，被配置为在时延之后生成脉冲，从而将所述比较器的所述输出锁存并且生成锁存的输出，
其中所述时延大于所述第一电压的稳定时间，并且
其中所锁存的输出指示所述电阻性随机访问存储器单元的状态。
9.根据权利要求8所述的系统，其中所述电流、所述第二电压、或所述两者是可编程的并且被选择以允许所述比较器区分所述电阻性随机访问存储器单元的电阻元件的高阻态与低阻态。
10.根据权利要求8所述的系统，其中所述电流是可编程的并且基于工艺变化被选择。
11.根据权利要求8所述的系统，其中所述电流、所述第二电压、或所述两者是可编程的，并且在包括所述电阻性随机访问存储器单元的存储器阵列的制造期间被选择，或者响应于包括所述电阻性随机访问存储器单元的所述存储器阵列的电源被接通而被选择，或者两者兼具而被选择。
12.根据权利要求8所述的系统，其中所述比较器包括反相器，并且其中所述第二电压是：
在包括所述电阻性随机访问存储器单元的存储器阵列的电源电压与参考电压之间可调节的；
小于损坏所述电阻性随机访问存储器单元的电压；以及
被选择以允许感应所述电阻性随机访问存储器单元的电阻元件的高阻态和低阻态。
13.根据权利要求8所述的系统，其中：
所述比较器包括反相器，
所述反相器包括具有选择的阈值电压的晶体管，以及
所选择的阈值电压允许将包括所述电阻性随机访问存储器单元的存储器阵列的电源电压减小至小于选择的值以节省功率，并且允许将所述第二电压降低至小于所述电源电压。
14.根据权利要求8所述的系统，其中：
所述比较器包括反相器，
所述反相器包括具有选择的阈值电压的晶体管，以及
所选择的阈值电压允许将包括所述电阻性随机访问存储器单元的存储器阵列的电源电压减小至小于所选择的阈值电压，同时允许感应所述电阻性随机访问存储器单元的电阻元件的高阻态和低阻态。
15.根据权利要求8所述的系统，其中所述比较器被配置为响应于接收所述脉冲而接通并且响应于所述锁存器将所述比较器的所述输出锁存并且生成锁存的输出而关断。
16.根据权利要求8所述的系统，其中所述驱动器响应于选择所述字线向所述字线供应第三电压，其中所述第三电压小于损坏所述电阻性随机访问存储器单元的电压与被用作所述电阻性随机访问存储器单元中的开关元件的晶体管的阈值电压之和。
17.根据权利要求8所述的系统，进一步包括反馈放大器，所述反馈放大器被配置为：
接收来自所述位线的反馈电压，以及小于损坏所述电阻性随机访问存储器单元的电压的第三电压，并且
将所述第一电压限制为小于损坏所述电阻性随机访问存储器单元的所述电压。
18.一种用于读取电阻性随机访问存储器单元的方法，包括：
将电阻性随机访问存储器单元连接至字线和位线；
将所述位线预充电至第一电压并且所述字线不被选择；
在所述位线被充电至所述第一电压之后的第一时间处选择所述字线；
将在所述位线上的第二电压与被供应至所述比较器的第三电压比较并且基于所述比较生成输出；以及
在所述第一时间之后的时延之后生成脉冲以将所述比较器的所述输出锁存，
其中锁存的所输出指示所述电阻性随机访问存储器单元的状态。
19.根据权利要求18所述的方法，其中所述第一电压和所述第三电压是：
在包括所述电阻性随机访问存储器单元的存储器阵列的电源电压与参考电压之间可调节的；
小于损坏所述电阻性随机访问存储器单元的电压；以及
被选择以允许感应所述电阻性随机访问存储器单元的电阻元件的高阻态和低阻态。
20.根据权利要求18所述的方法，其中：
所述比较使用反相器来执行，
其中所述反相器包括具有选择的阈值电压的晶体管，
其中所选择的阈值电压允许将包括所述电阻性随机访问存储器单元的存储器阵列的电源电压减小至小于选择的值以节省功率，并且允许将所述第三电压降低至小于所述电源电压，并且
其中所选择的阈值电压允许将所述电源电压减小至小于所选择的阈值电压，同时允许感应所述电阻性随机访问存储器单元的电阻元件的高阻态和低阻态。
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