TW201432678A - 用於讀取電阻式隨機存取記憶體（ｒｒａｍ）單元的系統和方法 - Google Patents

用於讀取電阻式隨機存取記憶體（ｒｒａｍ）單元的系統和方法 Download PDF

Info

Publication number
TW201432678A
TW201432678A TW102137130A TW102137130A TW201432678A TW 201432678 A TW201432678 A TW 201432678A TW 102137130 A TW102137130 A TW 102137130A TW 102137130 A TW102137130 A TW 102137130A TW 201432678 A TW201432678 A TW 201432678A
Authority
TW
Taiwan
Prior art keywords
voltage
random access
access memory
resistive random
memory cell
Prior art date
Application number
TW102137130A
Other languages
English (en)
Other versions
TWI603325B (zh
Inventor
Pantas Sutardja
Albert Wu
Runzi Chang
Winston Lee
Peter Lee
Original Assignee
Marvell World Trade Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Marvell World Trade Ltd filed Critical Marvell World Trade Ltd
Publication of TW201432678A publication Critical patent/TW201432678A/zh
Application granted granted Critical
Publication of TWI603325B publication Critical patent/TWI603325B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/067—Single-ended amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1693—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)

Abstract

一種系統包括：連接到字線和位線的電阻式隨機存取記憶體單元；以及預充電電路，被配置用於將位線預充電成第一電壓而未選擇字線。驅動器電路在將位線充電成第一電壓之後的第一時間選擇字線。比較器比較位線上的第二電壓與向比較器供應的第三電壓並且基於比較來生成輸出。鎖存器鎖存比較器的輸出並且生成鎖存的輸出。脈衝生成器在第一時間之後的延遲之後生成脈衝，以鐘控鎖存器以鎖存比較器的輸出並且生成鎖存的輸出。鎖存的輸出指示電阻式隨機存取記憶體單元的狀態。

Description

用於讀取電阻式隨機存取記憶體(RRAM)單元的系統和方法 【相關申請之交叉引用】
本申請要求於2012年10月15日提交的第61/713,900號美國臨時申請的權益。通過引用將以上引用的申請的全部公開併入於此。
本公開涉及用於讀取電阻式隨機存取記憶體(RRAM)單元的系統和方法。
這裏所提供的背景技術的描述是出於總體上呈現本公開的背景的目的。當前署名的發明人的工作(到該背景技術中所描述的工作的程度)以及在提交時可能無法以其他方式作為現有技術的衡量的說明書的各方面，既非明確地也非隱含地承認是本公開的現有技術。
電阻式隨機存取記憶體(RRAM)陣列包括在字線和位線的交點佈置的RRAM單元。RRAM單元包括作為電阻元件的絕緣材料。絕緣材料的電阻當電流在一個方向上通過絕緣材料傳遞時增加而當電流在相反方向上通過絕緣材料傳遞時降低。因此，可以通過將電流在一個方向上通過RRAM單元傳遞而將RRAM單元編程為高阻態並且通過將電流在相反方向上通過RRAM單元傳遞而將RRAM單元編程為低阻態。高阻態可以用來表示邏輯高(二進位1)，並且低阻態可以用來表示邏輯低(二進位0)，或者反之亦然。
使用相反極性的電流而被編程為高阻態和低阻 態的RRAM單元被稱為雙極RRAM單元。備選地，可以通過將兩個不同量值的電流在相同方向上通過RRAM單元的絕緣材料傳遞而將RRAM單元編程為高阻態和低阻態。在相同方向上使用兩個不同量值的電流而被編程為高阻態和低阻態的RRAM單元被稱為單極RRAM單元。
每個RRAM單元包括開關元件、比如二極體或者電晶體。該開關元件與絕緣材料(即電阻元件)串聯連接。使用該開關元件，可以在讀取操作和寫入操作期間選擇和取消選擇RRAM陣列中的RRAM單元。
一種系統包括：連接到字線和位線的電阻式隨機存取記憶體單元；以及預充電電路，被配置用於將位線預充電成第一電壓而未選擇字線。該系統還包括：驅動器電路，被配置用於在將位線充電成第一電壓之後的第一時間選擇字線；以及比較器，被配置用於比較位線上的第二電壓與向比較器供應的第三電壓並且基於比較來生成輸出。該系統還包括：鎖存器，被配置用於鎖存比較器的輸出並且生成鎖存的輸出。該系統還包括：脈衝生成器，被配置用於在第一時間之後的延遲之後生成脈衝，以鐘控鎖存器以鎖存比較器的輸出並且生成鎖存的輸出。鎖存的輸出指示電阻式隨機存取記憶體單元的狀態。
在其他特徵中，延遲是可編程的並且基於位線的寄生電容、與電阻式隨機存取記憶體單元的電阻元件的高阻態和低阻態對應的電阻值以及電阻式隨機存取記憶體單元的開關元件的特性來選擇。
在另一特徵中，延遲是可編程的並且基於工藝變化來選擇。
在其他特徵中，延遲是可編程的並且在製造包括電阻式隨機存取記憶體單元的記憶體陣列期間或者回應于接 選擇，或者在製造包括電阻式隨機存取記憶體單元的記憶體陣列期間並且回應於接通包括電阻式隨機存取記憶體單元的記憶體陣列的電源來選擇。
在其他特徵中，比較器包括反相器，並且第一電壓和第三電壓：(i)在參考電壓與包括電阻式隨機存取記憶體單元的記憶體陣列的電源電壓之間可調整；(ii)低於破壞電阻式隨機存取記憶體單元的電壓；以及(iii)被選擇用於允許感測電阻式隨機存取記憶體單元的電阻元件的高阻態和低阻態。
在其他特徵中，比較器包括反相器，反相器包括具有選擇的閾值電壓的電晶體，以及該選擇的閾值電壓允許將包括電阻式隨機存取記憶體單元的記憶體陣列的電源電壓降低成低於選擇的值以節能並且將第三電壓降低成低於電源電壓。
在其他特徵中，比較器包括反相器，反相器包括具有選擇的閾值電壓的電晶體，並且選擇的閾值電壓允許將包括電阻式隨機存取記憶體單元的記憶體陣列的電源電壓降低成低於選擇的閾值電壓同時允許感測電阻式隨機存取記憶體單元的電阻元件的高阻態和低阻態。
在更多其他特徵中，一種系統包括：連接到字線和位線的電阻式隨機存取記憶體單元；電流源，被配置用於通過位線提供電流；以及驅動器電路，被配置用於選擇字線。該系統還包括：比較器，被配置用於比較位線上的第一電壓與向比較器供應的第二電壓並且基於比較來生成輸出。該系統還包括：鎖存器，被配置用於鎖存比較器的輸出並且生成鎖存的輸出。該系統還包括：脈衝生成器，被配置用於在延遲之後生成脈衝以鎖存比較器的輸出並且生成鎖存的輸出。延遲大於第一電壓的穩定時間。鎖存的輸出指示電阻式隨機存取記憶體單元的狀態。
在其他特徵中，電流、第二電壓或者二者是可編 程的並且被選擇用於允許比較器在電阻式隨機存取記憶體單元的電阻元件的高阻態與低阻態之間區別。
在另一特徵中，電流是可編程的並且基於工藝變化來選擇。
在其他特徵中，電流、第二電壓或者二者是可編程的並且在製造包括電阻式隨機存取記憶體單元的記憶體陣列期間或者回應于接通向包括電阻式隨機存取記憶體單元的存儲陣列的電源來選擇或者在製造包括電阻式隨機存取記憶體單元的記憶體陣列期間並且回應於接通包括電阻式隨機存取記憶體單元的存儲陣列的電源來選擇。
在其他特徵中，比較器包括反相器，並且第二電壓：(i)在參考電壓與包括電阻式隨機存取記憶體單元的記憶體陣列的電源電壓之間可調整；(ii)低於破壞電阻式隨機存取記憶體單元的電壓；以及(iii)被選擇用於允許感測電阻式隨機存取記憶體單元的電阻元件的高阻態和低阻態。
在其他特徵中，比較器包括反相器，反相器包括具有選擇的閾值電壓的電晶體，以及選擇的閾值電壓允許將包括電阻式隨機存取記憶體單元的記憶體陣列的電源電壓降低成低於選擇的值以節能並且將第三電壓降低成低於電源電壓。
在其他特徵中，比較器包括反相器，反相器包括具有選擇的閾值電壓的電晶體，並且選擇的閾值電壓允許將包括電阻式隨機存取記憶體單元的記憶體陣列的電源電壓降低成低於選擇的閾值電壓同時允許感測電阻式隨機存取記憶體單元的電阻元件的高阻態和低阻態。
在其他特徵中，比較器被配置用於回應於接收到脈衝來接通並且回應於鎖存器鎖存比較器的輸出並且生成鎖存的輸出來關斷。
在另一特徵中，驅動器響應於選擇字線向字線供應第三電壓。第三電壓低於破壞電阻式隨機存取記憶體單元 的電壓與用作電阻式隨機存取記憶體單元中的開關元件的電晶體的閾值電壓之和。
在另一特徵中，該系統還包括回饋放大器，該回饋放大器被配置用於從位線接收回饋電壓並且接收比破壞電阻式隨機存取記憶體單元的電壓低的第三電壓，並且將第一電壓限制到低於破壞電阻式隨機存取記憶體單元的電壓。
在更多其他特徵中，一種方法包括：將電阻式隨機存取記憶體單元連接到字線和位線；將位線預充電成第一電壓而未選擇字線；以及在將位線充電成第一電壓之後的第一時間選擇字線。該方法還包括：比較位線上的第二電壓與向比較器供應的第三電壓並且基於比較來生成輸出；以及在第一時間之後的延遲之後生成脈衝以鎖存比較器的輸出。鎖存的輸出指示電阻式隨機存取記憶體單元的狀態。
在其他特徵中，第一電壓和第三電壓：(i)在參考電壓與包括電阻式隨機存取記憶體單元的記憶體陣列的電源電壓之間可調整；(ii)低於破壞電阻式隨機存取記憶體單元的電壓；以及(iii)被選擇用於允許感測電阻式隨機存取記憶體單元的電阻元件的高阻態和低阻態。
在其他特徵中，使用反相器來執行比較，並且反相器包括具有選擇的閾值電壓的電晶體。選擇的閾值電壓允許將包括電阻式隨機存取記憶體單元的記憶體陣列的電源電壓降低成低於選擇的值以節能並且將第三電壓降低成低於電源電壓。選擇的閾值電壓允許將電源電壓降低成低於選擇的閾值電壓同時允許感測電阻式隨機存取記憶體單元的電阻元件的高阻態和低阻態。
在更多其他特徵中，一種方法包括：將電阻式隨機存取記憶體單元連接到字線和位線；通過位線提供電流；以及選擇字線。該方法還包括：比較位線上的電壓與向比較器供應的第二電壓；以及基於比較來生成輸出。該方法還包括：在延遲之後生成脈衝以鎖存比較器的輸出。延遲大於第 一電壓的穩定時間。鎖存的輸出指示電阻式隨機存取記憶體單元的狀態。
在其他特徵中，電流、第二電壓或者二者是可編程的並且被選擇用於允許比較器在電阻式隨機存取記憶體單元的高阻態與低阻態之間區別。
在另一特徵中，電流是可編程的並且基於工藝變化來選擇。
在其他特徵中，電流、第二電壓或者二者在製造包括電阻式隨機存取記憶體單元的記憶體陣列期間或者回應于接通向包括電阻式隨機存取記憶體單元的記憶體陣列的電源來選擇或者在製造包括電阻式隨機存取記憶體單元的記憶體陣列期間並且回應于接通向包括電阻式隨機存取記憶體單元的記憶體陣列的電源來選擇。
在其他特徵中，第二電壓：(i)在參考電壓與包括電阻式隨機存取記憶體單元的記憶體陣列的電源電壓之間可調整；(ii)低於破壞電阻式隨機存取記憶體單元的電壓；以及(iii)被選擇用於允許感測電阻式隨機存取記憶體單元的電阻元件的高阻態和低阻態。
在其他特徵中，使用反相器來執行比較，並且反相器包括具有選擇的閾值電壓的電晶體。選擇的閾值電壓允許將包括電阻式隨機存取記憶體單元的記憶體陣列的電源電壓降低成低於選擇的值以節能並且將第三電壓降低成低於電源電壓。選擇的閾值電壓允許將包括電阻式隨機存取記憶體單元的記憶體陣列的電源電壓降低成低於選擇的閾值電壓同時允許感測電阻式隨機存取記憶體單元的電阻元件的高阻態和低阻態。
在其他特徵中，該方法還包括：使用比較器以執行比較；回應於接收脈衝來接通比較器；回應於鎖存比較器的輸出來關斷比較器；以及生成鎖存的輸出。
在其他特徵中，該方法還包括：回應于選擇字線 向字線供應第三電壓。第三電壓低於破壞電阻式隨機存取記憶體單元的電壓與用作電阻式隨機存取記憶體單元中的開關元件的電晶體的閾值電壓之和。
在其他特徵中，該方法還包括：從位線接收回饋電壓並且接收比破壞電阻式隨機存取記憶體單元的電壓更少的第三電壓；以及將第一電壓限於低於破壞電阻式隨機存取記憶體單元的電壓。
本公開的更多適用領域將從具體實施方式、請求項書和附圖中變得清楚。具體實施方式和具體示例旨在於僅舉例說明而並非旨在於限制公開的範圍。
[本發明]
100‧‧‧記憶體積體電路
102‧‧‧記憶體陣列
104‧‧‧讀取/寫入電路
106‧‧‧主機介面
108‧‧‧字線(WL)/位線(BL)選擇器
110‧‧‧驅動器電路
112‧‧‧寫入電路
114‧‧‧電壓/電流(V/I)生成器
116‧‧‧感測放大器
118‧‧‧讀取電路
120‧‧‧電阻式記憶體單元
120-1‧‧‧電阻式記憶體單元
120-2‧‧‧電阻式記憶體單元
122‧‧‧電阻元件
124‧‧‧開關元件
200‧‧‧記憶體積體電路
202‧‧‧讀取/寫入電路
204‧‧‧預充電電路
206‧‧‧比較器
208‧‧‧脈衝生成器
210‧‧‧定時和電壓控制器
212‧‧‧反相器
214‧‧‧鎖存器
250‧‧‧記憶體積體電路
252‧‧‧讀取/寫入電路
254‧‧‧電流源
300‧‧‧記憶體積體電路
302‧‧‧讀取/寫入電路
304‧‧‧比較器
306‧‧‧參考電壓生成器
350‧‧‧記憶體積體電路
352‧‧‧讀取/寫入電路
354‧‧‧回饋放大器
400‧‧‧方法
402、404、406、408、410、412、414‧‧‧步驟
450‧‧‧方法
452、454、456、458、460、462、464‧‧‧步驟
500‧‧‧方法
502、504、506、508、510、512、514、516‧‧‧步驟
BLN‧‧‧位線
BLN[0]‧‧‧位線
BLP‧‧‧位線
BLP[0]‧‧‧位線
Sample_Pulse‧‧‧信號
VDD‧‧‧電源電壓
VDD_INV‧‧‧電源電壓
VDD_PCH‧‧‧預充電電壓
Vref‧‧‧參考電壓
Vsafe‧‧‧安全電壓
WL‧‧‧字線
WL[0]‧‧‧字線
WL[1]‧‧‧字線
1-101‧‧‧交流電壓
1-102‧‧‧直流電流
1-120‧‧‧電源供應器
圖1A是包括電阻式隨機存取記憶體(RRAM)單元的記憶體積體電路(IC)的功能框圖。
圖1B是圖1A的記憶體IC的具體功能框圖。
圖1C是RRAM單元的示意圖。
圖2A是包括讀取/寫入電路的記憶體IC的功能框圖，該讀取/寫入電路使用時間驅動的電壓感測以讀取RRAM單元。
圖2B描繪時間驅動的電壓感測的示例。
圖3A是包括讀取/寫入電路的記憶體IC的功能框圖，該讀取/寫入電路使用電流驅動的電壓感測以讀取RRAM單元。
圖3B描繪電流驅動的電壓感測的示例。
圖4A是包括讀取/寫入電路的記憶體IC的功能框圖，該讀取/寫入電路使用電流驅動的電壓感測和具有可編程參考電壓的 比較器以讀取RRAM單元。
圖4B描繪用於讀取RRAM單元的電流驅動的電壓感測和具有可編程參考電壓的比較器的示例。
圖5A是包括讀取/寫入電路的記憶體IC的功能框圖，該讀取/寫入電路使用回饋放大器以保護PRAM單元免受應力。
圖5B描繪用來保護RRAM單元免受應力的回饋放大器的示例。
圖6是用於使用時間驅動的電壓感測來讀取RRAM單元的方法的流程圖。
圖7是用於使用電流驅動的電壓感測來讀取RRAM單元的方法的流程圖。
圖8是用於使用具有可編程參考電壓的比較器來讀取RRAM單元的方法的流程圖。
在附圖中，可以重用標號以標識相似和/或相同元件。
圖1A示出記憶體積體電路(IC)100。記憶體IC 100包括記憶體陣列102、讀取/寫入電路104和主機介面106。記憶體陣列102包括多個電阻式隨機存取記憶體(RRAM)單元(下文稱為電阻式記憶體單元)。記憶體陣列102包括多個字線和多個位線。該位線可以垂直於該字線。電阻式記憶體單元在字線和位線的交點處佈置。讀取/寫入電路104從電阻式記憶體單元讀取資料並且向電阻式記憶體單元寫入資料。主機介面106將記憶體IC 100對接到主機。
主機介面106從主機接收讀取/寫入命令並且向讀取/寫入電路104輸出該讀取/寫入命令。響應於讀取命令，讀取/寫入電路104從記憶體陣列102中的電阻式記憶體單元讀取資料並且向主機介面106輸出該讀取的資料。主機介面106向主機轉發該讀取的資料。回應於寫入命令。讀取/寫入電路104向記憶體陣列102中的電阻式記憶體單元寫入資料。
圖1B更具體示出記憶體IC 100的讀取/寫入電路104。該讀取/寫入電路104包括字線(WL)/位線(BL)選擇器108、驅動器電路110、寫入電路112、電壓/電流(V/I)生成器114、多個感測放大器116和讀取電路118。當主機介面106接收寫入命令時，主機介面106輸出記憶體陣列102中的其中需要寫入資料的記憶體單元的一個或者多個位址並且向寫入電路112輸出將要在記憶體單元中寫入的資料。基於記憶體單元的一個或者多個位址，WL/BL選擇器108選擇適當字線以選擇用於寫入資料的記憶體單元。驅動器電路110從寫入電路112接收資料。基於該資料，驅動器電路110選擇V/I生成器114生成的一個或者多個電壓(和/或電流)並且向選擇的字線和位線施加該一個或者多個電壓(和/或電流)並且向選擇的記憶體單元寫入該資料。
當主機介面106接收讀取命令時，主機介面106輸出記憶體陣列102中的需要從其讀取資料的記憶體單元的一個或者多個位址。基於記憶體單元的一個或者多個位址，WL/BL選擇器108選擇適當字線以選擇將要從其讀取資料的記憶體單元。驅動器電路110選擇V/I生成器114生成的一個或者多個電壓(和/或電流)並且向選擇的字線和位線施加該一個或者多個電壓(和/或電流)。感測放大器116感測位線上的電壓(或者通過位線的電流)並且感測選擇的記憶體單元的狀態(即讀取在選擇的記憶體單元中存儲的資料)。讀取電路118讀取感測放大器116感測的資料並且向主機介面106輸出該讀取的資料。
圖1C示出記憶體陣列102的電阻式記憶體單元120的示例。所示電阻式記憶體單元120是雙極電阻式記憶體單元。該電阻式記憶體單元120包括電阻元件122和開關元件124。該電阻元件122和該開關元件124串聯連接。僅為舉例，該開關元件124包括金屬氧化物半導體場效應電晶體(MOSFET)。該開關元件124的柵極連接到字線。該電阻元件122的第一端子連接到正位線(BLP)。該電阻元件122的第二端子連接到開關元件124的第一端子(例如MOSFET的漏極)。該開關元件124的第二端子(例如MOSFET的源極)連接到負位線(BLN)。
使用字線來選擇電阻式記憶體單元120。可以將電阻式記憶體單元120編程為第一狀態(例如高阻態)或者第二狀態(例如低阻態)。例如可以通過將電流通過電阻元件122在第一方向上(例如從BLP到BLN)傳遞而將電阻式記憶體單元120編程為第一狀態或者通過將電流在第二方向上(例如從BLN到BLP)向電阻元件122傳遞而將電阻式記憶體單元120編程為第二狀態。
為了讀取電阻式記憶體單元120的狀態(即在電阻式記憶體單元120中存儲的資料)，選擇連接到電阻式記憶體單元120的字線。通過連接到電阻式記憶體單元120的位線迫使電流通過電阻式記憶體單元120，並且感測位線上的電壓。如果將電阻式記憶體單元120編程為高阻態則該電壓為高並且如果將電阻式記憶體單元120編程為低阻態則該電壓為低。備選地，向連接到電阻式記憶體單元120的位線施加電壓，並且感測通過位線的電流。如果將電阻式記憶體單元120編程為高阻態則該電流為低並且如果將電阻式記憶體單元120編程為低阻則該電流為高。
本公開涉及用於讀取電阻式隨機存取記憶體(RRAM)單元的若干系統和方法。簡言之，在第一方法中，使用時間驅動的電壓感測以讀取RRAM單元。使用反相器作 為比較器以最小化管芯面積。使用具有可編程延遲的脈衝來鎖存反相器的輸出。反相器使用在電源電壓VDD與參考電勢VSS之間可編程的電源。反相器可以使用具有低閾值電壓的電晶體，這允許降低電源電壓，這反過來允許降低RRAM單元上的電壓應力。該電晶體也可以在閾值以下電壓區域中操作。在第二方法中，使用電流驅動的電壓感測以讀取RRAM單元，其中使用反相器作為比較器，並且通過RRAM單元提供可編程電流。備選地，除了可編程電流之外，使用具有可編程參考電壓的感測放大器。在第三方法中，除了可編程電流和具有可編程參考電壓的感測放大器之外，在讀取操作期間向字線和位線施加的電壓還限於未向RRAM單元引起電壓應力(由於高電壓所致的破壞)的值。以下具體描述系統和方法。
貫穿本公開，對電晶體的低閾值電壓Vt和低電源電壓VDD進行參照。以下是低閾值電壓Vt和低電源電壓VDD的示例。例如低閾值電壓可以對於使用深亞微米工藝製造的電晶體為200mV。例如低電源電壓VDD可以對於深亞微米工藝是正常電源電壓VDD的一半。例如正常電源電壓VDD對於深亞微米工藝可以是1V。因此低電源電壓VDD對於深亞微米工藝的示例可以是0.5V。作為另一示例，低電源電壓VDD對於深亞微米工藝可以在0.5V與低閾值電壓(例如200mV)之間。
圖2A示出包括記憶體陣列102、讀取/寫入電路202和主機介面106的記憶體積體電路(IC)200。該讀取/寫入電路202包括參照圖1B描述的WL/B選擇器108、驅動器電路110、V/I生成器114和讀取電路118，並且為了避免重複而省略其描述。讀取/寫入電路202還包括以下參照圖2B描述的預充電電路204、比較器206、脈衝生成器208以及定時和電壓控制器210。
圖2B示出根據本公開的時間驅動的電壓感測的示例。僅為舉例，示出記憶體陣列102的電阻式記憶體單元 120-1和120-2。電阻式記憶體單元120-1連接到字線WL0。電阻式記憶體單元120-2連接到字線WL1。位線BLN0和BLP0用來讀取和向電阻式記憶體單元120-1和120-2寫入資料。
為了讀取電阻式記憶體單元120-1和120-2的狀態(即在電阻式記憶體單元120-1和120-2中存儲的資料)，預充電電路204在字線WL0和WL1未被選擇時將位線BLP0預充電成預充電電壓VDD_PCH。WL/BL選擇器108可以分別選擇字線WL0或者WL1以讀取電阻式記憶體單元120-1或者120-2。在選擇字線之後，連接到位線BLP0的比較器206等待預定長度的時間以採樣位線BLP0，而位線BLP0在無論哪個被選擇的電阻式記憶體單元120-1或者120-2的電阻所確定的速率放電。如果被選擇的電阻式記憶體單元被編程為高阻態的該放電的速率(即位線電壓降低速率)相比如果被選擇的記憶體單元被編程為低阻態的該放電的速率(即位線電壓降低速率)更慢。在預定長度的時間之後，脈衝生成器208生成脈衝，該脈衝鎖存比較器206的輸出。比較器206的鎖存的輸出代表被選擇的電阻式記憶體單元的狀態。
比較器206包括用作比較器的反相器212並且包括鎖存器214。向該鎖存器214輸入該反相器212的輸出。脈衝生成器208生成的脈衝鐘控鎖存該反相器212的輸出的該鎖存器214。
定時和電壓控制器210控制預定長度的時間，在該預定長度的時間之後脈衝生成器208生成脈衝。作為延遲的預定長度的時間是可編程的。例如，定時和電壓控制器210可以基於已知寄生BL電容、電阻元件的低阻值和高阻值範圍以及電阻式記憶體單元的開關電晶體特性從預選值範圍選擇延遲用於最優讀取操作。
為了最小化晶片到晶片工藝變化以及片上變化的影響，定時和電壓控制器210可以將延遲設置成用於包括多個RRAM記憶體陣列的每個晶片的不同值或者用於晶片內 的每個RRAM記憶體陣列的不同值。可以在工廠使用e熔斷器或者一次性可編程記憶體或者包括RRAM的其他嵌入式非易失性記憶體來永久設置用於延遲的最優值。備選地，在使用中，在RRAM記憶體的每次上電時，定時和電壓控制器210可以運行診斷常式以確定用於延遲的最優值並且在可以在每次上電時更新的寄存器集合中存儲該值。該脈衝生成器208可以使用寄存器中存儲的值以在操作期間用適當延遲生成脈衝。
定時和電壓控制器210也控制反相器212的預充電電壓VDD_PCH和電源電壓VDD_INV的值。該定時和電壓控制器210可以根據兩個因數而在電源電壓VDD與參考電壓VSS之間調整該值：首先是為了避免單元擾動而允許的最大安全電壓(未向電阻式記憶體單元引起應力的電壓)；以及其次是為了用最大裕度感測低阻態和高阻態而需要的最優電壓。如果VDD_INV顯著不同於VDD，則鎖存器214可以包括電平移位功能以及鎖存功能。在接通所選擇的WL時，在延遲之後，(脈衝生成器208生成的)SAMPLE_PULSE信號關斷、然後閉合鎖存器214中的門以採樣位線電壓。鎖存器根據VDD域邏輯來提供輸出。
如果VDD_INV電源需要顯著低於VDD，則可以用按照給定的製作工藝可用的最低閾值電壓電晶體來實施反相器。此外，如果可以接受更慢訪問時間，則可以在合理地在VDD以下的閾值以下電壓區域中操作反相器。更低閾值電壓和更低電源電壓VDD降低比較器斷路點並且降低對電阻式記憶體單元的應力。
圖3A示出包括記憶體陣列102、讀取/寫入電路252和主機介面106的記憶體積體電路(IC)250。圖3A的讀取/寫入電路252不同於圖2A的讀取/寫入電路202僅在於該讀取/寫入電路252使用電流源254而不是預充電電路204。以下參照圖3B說明電流源254的操作。讀取/寫入電路252的與 讀取/寫入電路202公共的剩餘部件的操作僅在它與參照圖2A和2B提供的描述不同的程度上而描述。
圖3B示出根據本公開的電流驅動的電壓感測的示例。僅為舉例，示出記憶體陣列102的電阻式記憶體單元120-1和120-2、電阻式記憶體單元120-1連接到字線WL0。電阻式記憶體單元120-2連接到字線WL1。位線BLN0和BLP0用來讀取和向電阻式記憶體單元120-1和120-2寫入資料。
為了讀取選擇的電阻式記憶體單元的狀態，電流源254經由連接到選擇的電阻式記憶體單元的位線而通過選擇的電阻式記憶體單元來提供電流。電流源254由多個位線共用。根據將選擇的電阻式記憶體單元編程為高阻態或者低阻態，電流源254通過位線所提供的電流在位線上(即在反相器212的輸入)生成高電壓或者低電壓。鎖存器214在延遲之後接收SAMPLE_PULSE時鎖存反相器212的輸出。該延遲不再與電阻式記憶體單元的狀態有關。取而代之，該延遲僅需長到足以用於位線電壓穩定。
定時和電壓控制器210控制電流源254。定時和電壓控制器210可以相似於參照圖2A和2B描述的延遲的編程而對電流源254提供的電流的值來編程。可以相似於參照圖2A和2B描述的延遲的值而在工廠或者在每次上電期間來設置由電流源254提供的電流的值。定時和電壓控制器210也可以如參照圖2A和2B描述的那樣調整反相器電源電壓VDD_INV。參照圖2A和2B描述的更低閾值電壓電晶體和更低電源電壓VDD的所有其他考慮也適用於圖3A和圖3B。
圖4A示出包括記憶體陣列102、讀取/寫入電路302和主機介面106的記憶體積體電路(IC)300。圖4A的讀取/寫入電路302不同於圖3A的讀取/寫入電路252僅在於以下內容。讀取/寫入電路302使用包括感測放大器而不是反相器的比較器304。讀取/寫入電路302包括向比較器304供應可編程參考電壓的參考電壓生成器306。定時和電壓控制器210 如以下描述的那樣控制由參考電壓生成器306生成的參考電壓。讀取/寫入電路302的與讀取/寫入電路252公共的剩餘部件的操作僅在它與參照圖3A和3B提供的描述不同的程度上而描述。
圖4B示出比較器304的示例。僅為舉例，示出記憶體陣列102的電阻式記憶體單元120-1和120-2。電阻式記憶體單元120-1連接到字線WL0。電阻式記憶體120-2連接到字線WL1。位線BLN0和BLP0用來讀取和向電阻式記憶體單元120-1和120-2寫入資料。
為了讀取選擇的電阻式記憶體單元的狀態，電流源254經由連接到選擇的電阻式記憶體單元的位線而通過選擇的電阻式記憶體單元來提供電流。電流源254由多個位線共用。根據將選擇的電阻式記憶體單元編程為高或者低阻態，電流源254通過位線所提供的電流在位線上(即在比較器304的輸入)生成高電壓或者低電壓。當比較器304在延遲之後接收SAMPLE_PULSE時觸發比較器304。比較器304比較位線電壓與參考電壓生成器306供應的參考電壓VREF。比較器304鎖存在比較器304的輸出處的比較的結果。同樣，延遲不再與電阻式記憶體單元的狀態有關。取而代之，延遲僅需長到足以用於位線電壓穩定。
定時和電壓控制器210控制參考電壓生成器306。定時和電壓控制器210可以對參考電壓生成器306生成的參考電壓VREF的值編程。可以設置參考電壓VREF的值以提供用於讀取低阻態和高阻態的最大裕度。定時和電壓控制器210可以相似於參照圖3A和3B描述的電流的編程而對參考電壓VREF編程。可以相似於參照圖2A和2B描述的延遲的值而在工廠或者在每次上電期間設置參考電壓VREF的值。定時和電壓控制器210如參照圖3A和3B描述的那樣控制電流源254。參照圖3A和3B描述的更低閾值電壓電晶體和更低電源電壓VDD的所有其他考慮也適用於圖4A和圖4B。
在參照圖2A-圖4B描述的示例中，為了防止在讀取操作期間的單元擾動，需要將電阻元件兩端的電壓限於安全範圍。一種用於防止擾動的方式是通過使驅動器電路110施加的WL電壓限於以下兩個電壓的總和：第一是安全電壓Vsafe(即可以向電阻元件施加而未使電阻元件有應力的最大電壓)；以及第二是字線選擇電晶體、圖1C中所示開關元件124的閾值電壓Vt。定時和電壓控制器210可以設置驅動器電路110的電源電壓在讀取操作期間等於該總和。備選地，位線電壓可以限於Vsafe如下。
圖5A示出包括記憶體陣列102、讀取/寫入電路352和主機介面106的記憶體積體電路(IC)350。圖5A的讀取/寫入電路352包括圖4A的讀取/寫入電路302的所有部件並且還包括回饋放大器354，以下參照圖5B來說明該回饋放大器的操作。
除了回饋放大器354如圖5所示通過附加NMOSFET連接到位線之外圖5A與圖4A相似。回饋放大器354的第一輸入是Vsafe並且回饋放大器354的第二輸入是位線電壓。NMOSFET作為公共柵極放大器操作。回饋放大器354使位線電壓限於Vsafe。
圖6示出根據本公開的用於使用時間驅動的電壓感測來讀取電阻式記憶體單元的方法400。在402，方法400在連接到電阻式記憶體單元的字線關斷時將連接到電阻式記憶體單元的位線預充電成預定電壓。在404，方法400在接通連接到電阻式記憶體單元的字線之後等待預定時間段(延遲)而位線在電阻式記憶體單元的電阻所確定的速率放電。在406，方法400使用比較器來採樣位線電壓以確定電阻式記憶體單元的狀態。
在408，方法400基於已知寄生位線電容、電阻式記憶體單元的高阻值和低阻值範圍以及電阻式記憶體單元的開關電晶體特性而選擇延遲。在410，方法400對延遲的值 編程以最小化晶片到晶片工藝變化和片上變化的影響。在412，方法400在工廠和/或在每次上電時設置延遲的值。在414，方法400設置預充電電壓和比較器的電源電壓的值並且選擇低閾值電壓電晶體以降低電源電壓VDD並且降低對電阻式記憶體單元的應力。
圖7示出根據本公開的用於使用電流驅動的電壓感測來讀取電阻式記憶體單元的方法450。在452，方法450在連接到電阻式記憶體單元的字線關斷時通過連接到電阻式記憶體單元的位線而提供電流。在454，方法450在接通連接到電阻式記憶體單元的字線之後等待一段時間(延遲)而位線電壓穩定。在456，方法450使用比較器來採樣位線電壓以確定電阻式記憶體單元的狀態。
在458，方法450基於電阻式記憶體單元的電阻式記憶體單元的已知高電阻值和低電阻值範圍而選擇電流。在460，方法450對電流的值編程以最小化晶片到晶片工藝變化和片上變化的影響。在462，方法450在工廠和/或在每次上電時設置電流的值。在464，方法450設置比較器的電源電壓的值並且選擇低閾值電壓電晶體以降低電源電壓VDD並且降低對電阻式記憶體單元的應力。
圖8示出根據本公開的用於使用電流驅動的電壓感測和用於比較器的可編程參考電壓來讀取電阻式記憶體單元的方法500。在502，方法500在選擇的字線關斷時通過連接到電阻式記憶體單元的位線而提供電流。在504，方法500在接通連接到電阻式記憶體單元的字線之後等待一段時間(延遲)以觸發比較器而位線電壓穩定。在506，方法500對位線電壓採樣並且使用比較器來比較位線電壓與參考電壓以確定電阻式記憶體單元的狀態並且鎖存該比較的結果。
在508，方法500對參考電壓編程以提供用於讀取電阻式記憶體單元的高阻和低阻的最大裕度。在510，方法500基於電阻式記憶體單元的電阻式記憶體單元的已知高阻 值和低阻值範圍而選擇電流。在512，方法500對電流的值編程以最小化晶片到晶片工藝變化和片上變化的影響。在514，方法500在工廠和/或在每次上電時設置電流的值和參考電壓。在516，方法500設置比較器的電源電壓的值並且選擇低閾值電壓電晶體以降低電源電壓VDD並且降低對電阻式記憶體單元的應力。
前文描述在性質上僅為示例並且絕非旨在於限制公開、它的應用或者使用。可以用多種形式實施公開的廣義教導。因此，儘管本公開包括具體示例，但是不應這樣限制公開的真實範圍，因為其他修改將在研讀附圖、說明書和所附請求項書時變得清楚。如這裏所用，應當理解短語A、B和C中的至少一個意味著使用非排斥邏輯或者的邏輯(A或者B或者C)。應當理解，可以按照不同順序(或者並行)執行方法內的一個或者多個步驟而不改本公開內的原理。
100‧‧‧記憶體積體電路
102‧‧‧記憶體陣列
104‧‧‧讀取/寫入電路
106‧‧‧主機介面

Claims (20)

  1. 一種系統，包括：連接到字線和位線的電阻式隨機存取記憶體單元；預充電電路，被配置用於將所述位線預充電成第一電壓而未選擇所述字線；驅動器電路，被配置用於在將所述位線充電成所述第一電壓之後的第一時間選擇所述字線；比較器，被配置用於比較所述位線上的第二電壓與向所述比較器供應的第三電壓並且基於所述比較來生成輸出；鎖存器，被配置用於鎖存所述比較器的所述輸出並且生成鎖存的輸出；以及脈衝生成器，被配置用於在所述第一時間之後的延遲之後生成脈衝，以鐘控所述鎖存器以鎖存所述比較器的所述輸出並且生成所述鎖存的輸出，其中所述鎖存的輸出指示所述電阻式隨機存取記憶體單元的狀態。
  2. 根據請求項1所述的系統，其中所述延遲是可編程的並且基於所述位線的寄生電容、與所述電阻式隨機存取記憶體單元的電阻元件的高阻態和低阻態對應的電阻值以及所述電阻式隨機存取記憶體單元的開關元件的特性來選擇。
  3. 根據請求項1所述的系統，其中所述延遲是可編程的並且基於工藝變化來選擇。
  4. 根據請求項1所述的系統，其中所述延遲是可編程的並且在製造包括所述電阻式隨機存取記憶體單元的記憶體陣 列期間或者響應於接通包括所述電阻式隨機存取記憶體單元的所述記憶體陣列的電源來選擇，或者在製造包括所述電阻式隨機存取記憶體單元的記憶體陣列期間並且回應於接通包括所述電阻式隨機存取記憶體單元的所述記憶體陣列的電源來選擇。
  5. 根據請求項1所述的系統，其中所述比較器包括反相器，並且其中所述第一電壓和所述第三電壓：在參考電壓與包括所述電阻式隨機存取記憶體單元的記憶體陣列的電源電壓之間可調整；低於破壞所述電阻式隨機存取記憶體單元的電壓；以及被選擇用於允許感測所述電阻式隨機存取記憶體單元的電阻元件的高阻態和低阻態。
  6. 根據請求項1所述的系統，其中：所述比較器包括反相器，所述反相器包括具有選擇的閾值電壓的電晶體，以及所述選擇的閾值電壓允許將包括所述電阻式隨機存取記憶體單元的記憶體陣列的電源電壓降低成低於選擇的值，以節能並且將所述第三電壓降低成低於所述電源電壓。
  7. 根據請求項1所述的系統，其中：所述比較器包括反相器，所述反相器包括具有選擇的閾值電壓的電晶體，以及所述選擇的閾值電壓允許將包括所述電阻式隨機存取記憶體單元的記憶體陣列的電源電壓降低成低於所述選 擇的閾值電壓同時允許感測所述電阻式隨機存取記憶體單元的電阻元件的高阻態和低阻態。
  8. 一種系統，包括：連接到字線和位線的電阻式隨機存取記憶體單元；電流源，被配置用於通過所述位線提供電流；驅動器電路，被配置用於選擇所述字線；比較器，被配置用於比較所述位線上的第一電壓與向所述比較器供應的第二電壓並且基於所述比較來生成輸出；鎖存器，被配置用於鎖存所述比較器的所述輸出並且生成鎖存的輸出；以及脈衝生成器，被配置用於在延遲之後生成脈衝以鎖存所述比較器的所述輸出並且生成所述鎖存的輸出，其中所述延遲大於所述第一電壓的穩定時間，並且其中所述鎖存的輸出指示所述電阻式隨機存取記憶體單元的狀態。
  9. 根據請求項8所述的系統，其中所述電流、所述第二電壓或者二者是可編程的並且被選擇用於允許所述比較器在所述電阻式隨機存取記憶體單元的電阻元件的高阻態與低阻態之間進行區分。
  10. 根據請求項8所述的系統，其中所述電流是可編程的並且基於工藝變化來選擇。
  11. 根據請求項8所述的系統，其中所述電流、所述第二電壓或者二者是可編程的並且在製造包括所述電阻式隨機存取記憶體單元的記憶體陣列期間或者響應於接通包括所述 電阻式隨機存取記憶體單元的所述存儲陣列的電源來選擇，或者在製造包括所述電阻式隨機存取記憶體單元的記憶體陣列期間並且回應於接通包括所述電阻式隨機存取記憶體單元的所述存儲陣列的電源來選擇。
  12. 根據請求項8所述的系統，其中所述比較器包括反相器，並且其中所述第二電壓：在參考電壓與包括所述電阻式隨機存取記憶體單元的記憶體陣列的電源電壓之間可調整；低於破壞所述電阻式隨機存取記憶體單元的電壓；以及被選擇用於允許感測所述電阻式隨機存取記憶體單元的電阻元件的高阻態和低阻態。
  13. 根據請求項8所述的系統，其中：所述比較器包括反相器，所述反相器包括具有選擇的閾值電壓的電晶體，以及所述選擇的閾值電壓允許將包括所述電阻式隨機存取記憶體單元的記憶體陣列的電源電壓降低成低於選擇的值，以節能並且將所述第二電壓降低成低於所述電源電壓。
  14. 根據請求項8所述的系統，其中：所述比較器包括反相器，所述反相器包括具有選擇的閾值電壓的電晶體，以及所述選擇的閾值電壓允許將包括所述電阻式隨機存取記憶體單元的記憶體陣列的電源電壓降低成低於所述選 擇的閾值電壓同時允許感測所述電阻式隨機存取記憶體單元的電阻元件的高阻態和低阻態。
  15. 根據請求項8所述的系統，其中所述比較器被配置用於回應於接收到所述脈衝來接通並且回應於所述鎖存器鎖存所述比較器的所述輸出並且生成所述鎖存的輸出來關斷。
  16. 根據請求項8所述的系統，其中所述驅動器回應於選擇所述字線向所述字線供應第三電壓，其中所述第三電壓低於破壞所述電阻式隨機存取記憶體單元的電壓與用作所述電阻式隨機存取記憶體單元中的開關元件的電晶體的閾值電壓之和。
  17. 根據請求項8所述的系統，還包括回饋放大器，所述回饋放大器被配置用於：從所述位線接收回饋電壓並且接收比破壞所述電阻式隨機存取記憶體單元的電壓低的第三電壓，以及將所述第一電壓限制到低於破壞所述電阻式隨機存取記憶體單元的所述電壓。
  18. 一種方法，包括：將電阻式隨機存取記憶體單元連接到字線和位線；將所述位線預充電成第一電壓而未選擇所述字線；在將所述位線充電成所述第一電壓之後的第一時間選擇所述字線；比較所述位線上的第二電壓與向所述比較器供應的第三電壓並且基於所述比較來生成輸出；以及 在所述第一時間之後的延遲之後生成脈衝以鎖存所述比較器的所述輸出，其中所述鎖存的輸出指示所述電阻式隨機存取記憶體單元的狀態。
  19. 根據請求項18所述的方法，其中所述第一電壓和所述第三電壓：在參考電壓與包括所述電阻式隨機存取記憶體單元的記憶體陣列的電源電壓之間可調整；低於破壞所述電阻式隨機存取記憶體單元的電壓；以及被選擇用於允許感測所述電阻式隨機存取記憶體單元的電阻元件的高阻態和低阻態。
  20. 根據請求項18所述的方法，其中：使用反相器來執行所述比較，其中所述反相器包括具有選擇的閾值電壓的電晶體，其中所述選擇的閾值電壓允許將包括所述電阻式隨機存取記憶體單元的記憶體陣列的電源電壓降低成低於選擇的值，以節能並且將所述第三電壓降低成低於所述電源電壓，以及其中所述選擇的閾值電壓允許將所述電源電壓降低成低於所述選擇的閾值電壓同時允許感測所述電阻式隨機存取記憶體單元的電阻元件的高阻態和低阻態。
TW102137130A 2012-10-15 2013-10-15 用於讀取電阻式隨機存取記憶體（ｒｒａｍ）單元的系統和方法 TWI603325B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201261713900P 2012-10-15 2012-10-15
US14/050,678 US9047945B2 (en) 2012-10-15 2013-10-10 Systems and methods for reading resistive random access memory (RRAM) cells

Publications (2)

Publication Number Publication Date
TW201432678A true TW201432678A (zh) 2014-08-16
TWI603325B TWI603325B (zh) 2017-10-21

Family

ID=50475195

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102137130A TWI603325B (zh) 2012-10-15 2013-10-15 用於讀取電阻式隨機存取記憶體（ｒｒａｍ）單元的系統和方法

Country Status (4)

Country Link
US (1) US9047945B2 (zh)
CN (1) CN104718576B (zh)
TW (1) TWI603325B (zh)
WO (1) WO2014062558A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10943652B2 (en) 2018-05-22 2021-03-09 The Regents Of The University Of Michigan Memory processing unit

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9042159B2 (en) 2012-10-15 2015-05-26 Marvell World Trade Ltd. Configuring resistive random access memory (RRAM) array for write operations
US8885388B2 (en) 2012-10-24 2014-11-11 Marvell World Trade Ltd. Apparatus and method for reforming resistive memory cells
US9042162B2 (en) 2012-10-31 2015-05-26 Marvell World Trade Ltd. SRAM cells suitable for Fin field-effect transistor (FinFET) process
WO2014074362A1 (en) 2012-11-12 2014-05-15 Marvell World Trade Ltd. Concurrent use of sram cells with both nmos and pmos pass gates in a memory system
US20160093624A1 (en) 2014-09-25 2016-03-31 Kilopass Technology, Inc. Thyristor Volatile Random Access Memory and Methods of Manufacture
US9449669B2 (en) 2014-09-25 2016-09-20 Kilopass Technology, Inc. Cross-coupled thyristor SRAM circuits and methods of operation
US9741413B2 (en) 2014-09-25 2017-08-22 Kilopass Technology, Inc. Methods of reading six-transistor cross-coupled thyristor-based SRAM memory cells
US9613968B2 (en) 2014-09-25 2017-04-04 Kilopass Technology, Inc. Cross-coupled thyristor SRAM semiconductor structures and methods of fabrication
US9564199B2 (en) 2014-09-25 2017-02-07 Kilopass Technology, Inc. Methods of reading and writing data in a thyristor random access memory
US9564441B2 (en) 2014-09-25 2017-02-07 Kilopass Technology, Inc. Two-transistor SRAM semiconductor structure and methods of fabrication
US9530482B2 (en) 2014-09-25 2016-12-27 Kilopass Technology, Inc. Methods of retaining and refreshing data in a thyristor random access memory
US9460771B2 (en) 2014-09-25 2016-10-04 Kilopass Technology, Inc. Two-transistor thyristor SRAM circuit and methods of operation
KR102204389B1 (ko) * 2015-01-06 2021-01-18 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
US9779788B1 (en) * 2015-08-24 2017-10-03 Ambiq Micro, Inc. Sub-threshold enabled flash memory system
US9734895B2 (en) * 2015-12-22 2017-08-15 Arm Ltd. Latching device and method
WO2018063308A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Two transistor, one resistor non-volatile gain cell memory and storage element
CN108733305B (zh) * 2017-04-13 2021-09-03 旺宏电子股份有限公司 存储器装置、系统及其操作方法
US10269414B2 (en) * 2017-05-09 2019-04-23 Arm Ltd. Bit-line sensing for correlated electron switch elements
CN109584922B (zh) * 2017-09-28 2021-05-11 上海磁宇信息科技有限公司 一种用于磁性随机存储器中参照磁性隧道结单元筛选方法
JP2019164848A (ja) * 2018-03-19 2019-09-26 東芝メモリ株式会社 磁気記憶装置
US10991425B2 (en) 2018-08-13 2021-04-27 Micron Technology, Inc. Access line grain modulation in a memory device
US11189662B2 (en) 2018-08-13 2021-11-30 Micron Technology Memory cell stack and via formation for a memory device
CN109671456B (zh) * 2018-12-24 2023-09-22 北京时代全芯存储技术股份有限公司 记忆体装置
US11024373B2 (en) * 2019-09-12 2021-06-01 Hefei Reliance Memory Limited Voltage-mode bit line precharge for random-access memory cells
TWI717118B (zh) * 2019-11-22 2021-01-21 華邦電子股份有限公司 電阻式隨機存取記憶體及其製造方法
US11373695B2 (en) * 2019-12-18 2022-06-28 Micron Technology, Inc. Memory accessing with auto-precharge

Family Cites Families (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2739380A1 (de) 1977-09-01 1979-03-08 Boehringer Mannheim Gmbh N-substituierte 2-hydrazono-propionsaeure-derivate, verfahren zur herstellung derselben und arzneimittel, die diese enthalten
JPH05325557A (ja) 1992-05-26 1993-12-10 Mitsubishi Electric Corp 半導体記憶装置
US5706226A (en) 1996-12-31 1998-01-06 Sgs-Thomson Microelectronics, Inc. Low voltage CMOS SRAM
US6469955B1 (en) * 2000-11-21 2002-10-22 Integrated Memory Technologies, Inc. Integrated circuit memory device having interleaved read and program capabilities and methods of operating same
GB2376781B (en) 2001-03-29 2003-09-24 Mentor Graphics Corp Memory device
US6538917B1 (en) * 2001-09-25 2003-03-25 Hewlett-Packard Development Company, L.P. Read methods for magneto-resistive device having soft reference layer
JP4190836B2 (ja) * 2002-08-30 2008-12-03 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
JP4187148B2 (ja) 2002-12-03 2008-11-26 シャープ株式会社 半導体記憶装置のデータ書き込み制御方法
JP4290457B2 (ja) 2003-03-31 2009-07-08 株式会社ルネサステクノロジ 半導体記憶装置
CN1450457A (zh) * 2003-04-16 2003-10-22 复旦大学 采用改进时序的低功耗组相联高速缓冲存储器
US6870784B2 (en) * 2003-05-28 2005-03-22 Micron Technology, Inc. Integrated charge sensing scheme for resistive memories
JP2005032401A (ja) * 2003-06-17 2005-02-03 Sharp Corp 不揮発性半導体記憶装置及びその書き込み方法と消去方法
US7656190B2 (en) 2003-12-24 2010-02-02 Tier Logic, Inc Incrementer based on carry chain compression
US7466597B2 (en) * 2004-09-09 2008-12-16 Samsung Electronics Co., Ltd. NAND flash memory device and copyback program method for same
DE102004047666B4 (de) 2004-09-30 2015-04-02 Qimonda Ag Speicher mit Widerstandsspeicherzelle und Bewertungsschaltung
US7495944B2 (en) * 2005-03-30 2009-02-24 Ovonyx, Inc. Reading phase change memories
US7570524B2 (en) * 2005-03-30 2009-08-04 Ovonyx, Inc. Circuitry for reading phase change memory cells having a clamping circuit
KR100626392B1 (ko) * 2005-04-01 2006-09-20 삼성전자주식회사 읽기 속도를 향상시킬 수 있는 플래시 메모리 장치
US8000127B2 (en) 2009-08-12 2011-08-16 Nantero, Inc. Method for resetting a resistive change memory element
US7280390B2 (en) * 2005-04-14 2007-10-09 Ovonyx, Inc. Reading phase change memories without triggering reset cell threshold devices
JPWO2007138646A1 (ja) 2006-05-25 2009-10-01 株式会社日立製作所 不揮発性メモリ素子およびその製造方法ならびに不揮発性メモリ素子を用いた半導体装置
JP2008146740A (ja) 2006-12-08 2008-06-26 Sharp Corp 半導体記憶装置
KR100855585B1 (ko) 2007-01-23 2008-09-01 삼성전자주식회사 소오스 라인 공유구조를 갖는 저항성 랜덤 억세스 메모리및 그에 따른 데이터 억세스 방법
KR101071212B1 (ko) 2007-05-18 2011-10-10 후지쯔 세미컨덕터 가부시키가이샤 반도체 메모리
DE602008006652D1 (de) 2007-06-05 2011-06-16 Panasonic Corp Nicht flüchtiges speicherelement, verfahren zu seiner herstellung sowie nicht flüchtige halbleitervorrichtung mit dem nicht flüchtigen speicherelement
US8068367B2 (en) 2007-06-15 2011-11-29 Micron Technology, Inc. Reference current sources
JP2009026382A (ja) 2007-07-19 2009-02-05 Hitachi Ltd 半導体記憶装置
WO2009013819A1 (ja) 2007-07-25 2009-01-29 Renesas Technology Corp. 半導体記憶装置
JP4356786B2 (ja) 2007-12-12 2009-11-04 ソニー株式会社 記憶装置および情報再記録方法
KR20090126587A (ko) * 2008-06-04 2009-12-09 삼성전자주식회사 상 변화 메모리 장치 및 그것의 읽기 방법
US7881096B2 (en) 2008-10-08 2011-02-01 Seagate Technology Llc Asymmetric write current compensation
WO2010047068A1 (ja) 2008-10-21 2010-04-29 パナソニック株式会社 不揮発性記憶装置及びそのメモリセルへの書き込み方法
US7852661B2 (en) 2008-10-22 2010-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Write-assist SRAM cell
US7974117B2 (en) 2008-10-30 2011-07-05 Seagate Technology Llc Non-volatile memory cell with programmable unipolar switching element
US7944730B2 (en) 2008-10-31 2011-05-17 Seagate Technology Llc Write method with voltage line tuning
JP5287197B2 (ja) 2008-12-09 2013-09-11 ソニー株式会社 半導体装置
US8243541B2 (en) 2008-12-19 2012-08-14 Oracle America, Inc. Methods and apparatuses for improving reduced power operations in embedded memory arrays
US8159863B2 (en) 2009-05-21 2012-04-17 Texas Instruments Incorporated 6T SRAM cell with single sided write
US8164945B2 (en) 2009-05-21 2012-04-24 Texas Instruments Incorporated 8T SRAM cell with two single sided ports
US8274130B2 (en) * 2009-10-20 2012-09-25 Sandisk 3D Llc Punch-through diode steering element
TWI455129B (zh) 2010-07-16 2014-10-01 Univ Nat Chiao Tung 以史密特觸發器為基礎的鰭狀場效電晶體靜態隨機存取記憶體
KR101772019B1 (ko) * 2010-09-14 2017-08-28 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 리프레시 제어 방법
US8451652B2 (en) 2010-12-02 2013-05-28 Lsi Corporation Write assist static random access memory cell
US8441842B2 (en) 2010-12-21 2013-05-14 Lsi Corporation Memory device having memory cells with enhanced low voltage write capability
US8942024B2 (en) 2011-12-06 2015-01-27 Agency For Science, Technology And Research Circuit arrangement and a method of writing states to a memory cell
US8760927B2 (en) 2012-01-17 2014-06-24 Texas Instruments Incorporated Efficient static random-access memory layout
US8817528B2 (en) 2012-08-17 2014-08-26 Globalfoundries Inc. Device comprising a plurality of static random access memory cells and method of operation thereof
US9042159B2 (en) 2012-10-15 2015-05-26 Marvell World Trade Ltd. Configuring resistive random access memory (RRAM) array for write operations
US8885388B2 (en) 2012-10-24 2014-11-11 Marvell World Trade Ltd. Apparatus and method for reforming resistive memory cells
US9042162B2 (en) 2012-10-31 2015-05-26 Marvell World Trade Ltd. SRAM cells suitable for Fin field-effect transistor (FinFET) process
WO2014074362A1 (en) 2012-11-12 2014-05-15 Marvell World Trade Ltd. Concurrent use of sram cells with both nmos and pmos pass gates in a memory system

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10943652B2 (en) 2018-05-22 2021-03-09 The Regents Of The University Of Michigan Memory processing unit
TWI721431B (zh) * 2018-05-22 2021-03-11 密西根大學董事會 一種用於執行乘法累加(mac)運算與計算向量矩陣乘法之記憶體內計算系統與方法
US11562788B2 (en) 2018-05-22 2023-01-24 The Regents Of The University Of Michigan Memory processing unit

Also Published As

Publication number Publication date
WO2014062558A1 (en) 2014-04-24
US9047945B2 (en) 2015-06-02
TWI603325B (zh) 2017-10-21
CN104718576A (zh) 2015-06-17
US20140104926A1 (en) 2014-04-17
CN104718576B (zh) 2017-05-31

Similar Documents

Publication Publication Date Title
TWI603325B (zh) 用於讀取電阻式隨機存取記憶體（ｒｒａｍ）單元的系統和方法
KR101934759B1 (ko) 크로스-포인트 메모리에서의 판독 방해의 완화
JP4133149B2 (ja) 半導体記憶装置
TWI231506B (en) Reading circuit and semiconductor memory device including the same
JP3053969U (ja) 基準回路
JP6829831B2 (ja) 抵抗変化型メモリ
US20060007769A1 (en) Adaptive programming technique for a re-writable conductive memory device
TWI578319B (zh) 以升壓來感測之技術
TWI625725B (zh) 對用於寫入操作的電阻隨機存取記憶體(ｒｒａｍ) 陣列進行配置
JP2006179158A (ja) 半導体装置
US9336871B2 (en) Resistance change memory
TWI533298B (zh) 可變電阻式記憶體及其寫入方法
KR20120063395A (ko) 비휘발성 메모리 장치
US8582368B2 (en) Non-volatile memory device and operating method of the same
TWI781604B (zh) 記憶體設備及操作記憶體之方法
JP2007193854A (ja) 半導体記憶装置
TW202301334A (zh) 記憶體元件、感測放大器系統及其控制方法
US9589610B1 (en) Memory circuit including pre-charging unit, sensing unit, and sink unit and method for operating same
US20150117087A1 (en) Self-terminating write for a memory cell
KR101205100B1 (ko) 비휘발성 메모리 장치
US8395934B2 (en) Phase-change memory device
US8130539B2 (en) Phase change memory device
JP4680195B2 (ja) 半導体装置及びソース電圧制御方法
US20180122461A1 (en) Resistive memory apparatus
TWI489481B (zh) 具有二階段位元線預充電的記憶體陣列