CN102800355B - Sram定时单元装置和方法 - Google Patents

Abstract

本发明公开了SRAM定时单元装置和方法，具体公开了用于提供SRAM定时跟踪单元电路。在实施例中，该装置包括：SRAM阵列，该阵列包括成行和成列布置的静态随机存储器单元；多个字线，每个字线都沿着其中一行与存储器单元连接；时钟发生器，用于输出时钟信号；字线发生电路，用于响应于一个时钟信号在多个字线上产生脉冲，并且用于响应于一个时钟信号结束脉冲；跟踪单元，用于按照SRAM跟踪时间接收时钟信号以及向时钟发生电路输出字线脉冲结束信号；其中，跟踪单元进一步包括设置于SRAM阵列中并且串联的SRAM跟踪电路，用于提供指示SRAM跟踪时间的信号。本发明还公开了用于SRAM定时的方法。

Description

SRAM定时单元装置和方法

技术领域

本发明涉及一种SRAM定时单元装置和方法。

背景技术

对于先进的电子线路、并且尤其是对于在半导体工艺中被制造成集成电路(IC)的电子线路而言，通常要求使用静态RAM(“SRAM”)存储器单元用于存储。最近以来，提供了嵌入式SRAM阵列作为集成电路的一部分，该集成电路包括其他功能，例如，无线电收发器、微处理器、微控制器、处理器、手机电路等，以提供片上系统“SoC”器件。越来越多的SRAM设计作为“核心”(cores)或“宏”(macros)提供，这些设计包括集成电路上的其他功能，例如，专用集成电路(“ASIC”)。

为了正确地确定读取周期所需的访问时间，定时发生电路提供特定持续时间的字线(“W/L”)脉冲。该脉冲的定时对于耗电量、SRAM访问速度、和SRAM阵列的有效操作非常重要。在任何情况下，目标都是使用于正常操作的W/L脉冲足够长，但是又不能过长而损耗功率。

SRAM的操作依赖于与列或“位线”连接的读出放大器。该位线与单元连接，从而从SRAM单元中提供读取数据(并且以及向SRAM单元提供写入数据)。SRAM单元通常是一个6晶体管单元，该晶体管单元具有两个相连的反相器以形成锁存器。只要有能量持续供给器件，横向交叉连接的反相器将一直维持存储的数据。另外，一对传输门(passgate)将反相器锁存器与为真且互补的位线连接。因为SRAM单元是静态存储器单元，因此这些单元不需要被定时或被刷来维持存储的数据。这使SRAM存储非常有吸引力并且尤其适用于具有待命或“休眠”模式的器件，包括用于手机、PDA、各种便携式设备、音乐和视频播放器的处理器或其他IC的嵌入式部分。该包括SRAM单元的器件可以进入待命或低功率模式后持续多个周期，并且在之后需要时，重新启动而不会损失任何数据。

SRAM读取周期以位线开始，该位线被配置为真和互补的数据承载线对，这些位线被预充电或使其等于普通电压，例如Vdd或Vdd/2。该位线通常被称作“列线”，但物理定向或SRAM布局不会影响到这些线的功能。一种普通的排列提供了与普通字线连接、并且被布置在普通字线上的单元的行、以及被布置在普通的位线对上的单元的列。然而，可选的排列，例如，对角的和交叉的位线，以及各种其他用于单元布局的排列也是可能的，因此在该申请中，术语“字线“和“位线”的使用与所选择的方向或相应的布局排列无关。当有激活的字线上升至激活电平时，与该字线连接的所选的存储器单元中的传输门变为激活，并且将位线对与SRAM单元和存储的数据连接。该位线开始处在预充电电平上，但是在读取周期开始之后，位线对的两个位线中的其中一个位线将开始下降至低电压电平。尽管如此，如本领域所公知的，对于位线来讲，因为使用的是小信号差分电压传感，所以不需要下降至逻辑低电平电压(例如，Vss或零伏特)。

读出放大器是用于SRAM阵列的输出或读取电路的一部分，该读出放大器接收进入差分放大器的位线对的两条位线。读出放大器输入电路检测位线对之间的小信号电压差，并且随后锁存与在SRAM单元中存储的数据对应的数据值。读出放大器将该小信号电压放大至完全逻辑电平以便由外部逻辑电路使用。通常，I/O电路提供输出锁存器和输出驱动器。可以定时该输出锁存器以在确定的时间点上提供数据，以便由其他集成电路或系统的同步逻辑使用。

通过使用小信号传感，该读出放大器可以迅速地确定位线上的值并且提供完全逻辑电平输出。因此，SRAM读取周期的持续时间可以缩短，这是因为位线上可以被正确地感应到的小信号电压差仅有几百毫伏。不必将SRAM读取周期延长至将位线对中的较低的位线完全放电所需的全部时间；而只需要提供持续时间足够长的以在位线之间可形成小差分电压的读取周期即可。差分传感由此及大地改善了数据访问时间(加速了SRAM的读取周期)。

为了在SRAM读取操作过程中确保发向SRAM阵列的字线脉冲具有足够的持续时间以正确启动位线分离，但该持续时间不能过长，通常会使用SRAM跟踪单元。在传统的SRAM阵列中，跟踪单元是与位线对应设置的并行单元，从而使SRAM阵列的布局规则并且紧凑。因此，跟踪单元的数量会受到阵列中位线数量的限制，并且跟踪单元的位置受到阵列布局的限制。跟踪单元被用于模拟位线，并且用于提供字线和位线上的负载的模拟。通过在实际阵列中提供跟踪电路，可以模拟出不同的阵列部分中的局部变量(由于例如晶体管器件或线路间电容(interlinecapacitance)的工艺变化，)和全局变量。尽管如此，在使用在SRAM阵列中使用的传统的SRAM跟踪单元中，得到的跟踪时间仍然无法模拟出SRAM单元阵列的真实的放电时间。跟踪电路中的全局变量和局部变量可能无法精确地表现。因此，通常产生带有额外的余量(太长时间)的字线脉冲持续时间已保证正常操作。

因此，对于能够克服现有技术方式缺点的SRAM定时跟踪电路和方法来讲，一直都有存在的需要。该跟踪电路应该与现存的半导体工艺和电路兼容，并且应该在不需要额外工艺步骤或材料的情况下实施。

发明内容

为了解决上述问题，本发明提出了一种装置，包括：SRAM阵列，包括成行和成列设置的静态随机访问存储器单元；多个字线，每个字线都沿着其中一行与存储器单元连接；多个位线对，为真并且互补，每个位线对都沿着其中一列与存储器单元连接；读出放大器，与其中一个为真并且互补的位线对连接，用于感应位线对上的差分电压；时钟发生电路，用于输出时钟信号；字线发生电路，用于响应于一个时钟信号在多个字线上产生脉冲，并且用于响应于一个时钟信号结束脉冲；以及跟踪单元，用于按照SRAM跟踪时间接收时钟信号以及向时钟发生电路输出字线脉冲结束信号；其中，跟踪单元进一步包括设置于SRAM阵列中并且串联的SRAM跟踪电路，用于提供指示SRAM跟踪时间的信号。

其中，跟踪单元进一步包括N个SRAM跟踪电路，其中，N是正整数。

其中，每个SRAM跟踪电路都进一步包括与估算的字线负载与N的比值对应的字线负载。

其中，在跟踪电路中的每个字线负载都包括与估算的字线电阻器与N的比值对应的电阻器。

其中，在跟踪电路中的每个字线负载都包括与估算的字线电容器与N的比值对应的电容器。

其中，每个跟踪电路都包括模拟SRAM位单元电路的电路。

其中，各个跟踪电路都包括与估算的位线负载与N的比值对应的电阻器。

其中，N大于8。

本发明还提出了一种集成电路，包括：用户定义的电路，形成在半导体衬底上；以及嵌入式SRAM，形成在半导体衬底上，嵌入式SRAM电路进一步包括：SRAM阵列，包括成行和成列设置的静态随机访问存储器单元；多个字线，每个字线都沿着其中一行与存储器单元连接；多个位线对，为真并且互补，每个位线对都沿着其中一列与存储器单元连接；读出放大器，与其中一个为真并且互补的位线对连接，用于感应位线对上的差分电压；时钟发生电路，用于输出时钟信号；字线发生电路，用于响应于其中一个时钟信号在多个字线中的至少一个字线上产生脉冲，并且用于响应于其中一个时钟信号结束脉冲；以及跟踪单元，用于按照SRAM跟踪时间，接收时钟信号以及向时钟发生电路输出字线脉冲结束信号；其中，跟踪单元进一步包括SRAM跟踪电路，每个SRAM跟踪电路都具有设置于SRAM阵列中并且串联连接的输出端和输入端，用于提供指示SRAM跟踪时间的信号。

其中，跟踪单元进一步包括N个SRAM跟踪电路，其中，N是正整数。

其中，每个SRAM跟踪电路进一步包括与估算的字线负载与N的比值对应的字线负载。

其中，SRAM跟踪电路中的每个字线负载都包括与估算的字线电阻器与N的比值对应的电阻器。

其中，SRAM跟踪电路中的每个字线负载都包括与估算的字线电容器与N的比值对应的电容器。

其中，每个SRAM跟踪电路都包括模拟SRAM位单元电路的电路。

本发明还提出了一种方法，包括：提供SRAM阵列，SRAM阵列包括多个成行和成列设置的SRAM位单元；沿着SRAM阵列的行将多个字线与SRAM位单元连接；将多个位线对与在SRAM中成列设置的SRAM位单元连接；将读出放大器与每个位线对连接以在SRAM读取操作过程中感应在位线对之间形成的差分电压；提供SRAM跟踪单元，SRAM跟踪单元包括多个设置于SRAM阵列中的SRAM跟踪电路，每个跟踪电路都具有串联的输出端和输入端，并且按照SRAM跟踪时间，向SRAM跟踪单元输入时钟并且输出字线脉冲结束信号。

其中，SRAM跟踪单元包括N个SRAM跟踪电路，其中，N是正整数。

其中，N个SRAM跟踪电路中的每个都具有从输入端到输出端的延迟，每个延迟对应于：估算的N个SRAM跟踪电路的位线电容乘以对应于预定的位线放电电压的电压差的乘积，再除以跟踪电路中消耗的电流。

其中，SRAM跟踪时间是N乘以SRAM跟踪电路延迟的乘积。

其中，N大于8。

其中，提供SRAM跟踪单元包括：提供多个SRAM跟踪电路，每个跟踪电路包括与估算的字线负载与N的比值对应的字线负载；并且每个跟踪电路包括与估算的位线负载与N的比值对应的位线负载。

附图说明

为了更全面地理解本发明和优点，下面将参考以下结合附图所做的描述，其中，在附图中：

图1示出用于实施例的SRAM单元阵列的框图；

图2示出用于实施例的SRAM位单元的电路图；

图3示出SRAM跟踪电路的实施例的电路图；

图4示出包括图3的跟踪电路的SRAM电路的实施例的电路图；以及

图5示出包括嵌入式SRAM的实施例的集成电路的框图。

所述视图、示意图和图表都是说明性的且并不意在限制，而是本发明的实施例的实例，并且，出于解释性目的，这些图被简化并且未按照尺寸绘制。

具体实施方式

下面，详细讨论目前首选的实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅示出了制造和使用本发明的具体方式，而不用于限制本发明的范围。

在一个实施例中提供了一种SRAM跟踪电路，该跟踪电路在SRAM阵列中的串联连接中使用，以提供W/L脉冲持续定时。SRAM跟踪电路具有字线负载部，该字线负载部被设计用于为字线输入提供“字线负载与N的比值”值，类似地，还存在位线负载部，该位线负载部用于为单元反相器提供“位线负载与N的比值”值。跟踪电路中的晶体管模拟SRAM位单元。对于每个跟踪电路来讲，都可以使用这些值。该N个跟踪电路串联连接，并且提供精确地表现出SRAM阵列中整体变量和局部变量的定时，由此所产生的W/L脉冲持续时间具有足够的长度以允许形成所需的位线差分电压，但是该持续时间不能长于提供快速读取周期和减小不必要的功率消耗所必需的时间更长。

图1示出用于实施例的SRAM阵列11的简单框图。SRAM阵列11可以作为集成电路的部分而使用，该集成电路包含其他功能，例如，专用集成电路(“ASIC”)的部分，或者，该SRAM阵列可以作为集成电路的部分使用。该SRAM阵列11包括多个SRAM单元13，每个单元都存储有信号数据或位。对应于二进制数据，存储的数据将被描述为存储的“0”或存储的“1”，从SARM单元读取的和写入SRAM单元的电压可以为高或低，并且可以将任何一个电压任意指定为值逻辑“1”或逻辑“0”。方便起见，这里的描述将低电压输出表示为“0”逻辑电平，但是可以在不影响本实施例操作的情况下更改该表示。

SRAM阵列11还包括字线W/L，以及互补的位线B/L和B/L_。该位线为真且成对，并且将待储存的数据导入或导出SRAM单元。这些位线通常被成列设置，并且一对位线B/L和B/L_与字符中的单个位对应。该SRAM阵列可以具有任何合适的宽度，例如，8位、16位、32位、64位等，并且通常可以采用多个子阵列。如果使用8位字符，128字符的SRAM可以具有1百万位-1M位，或者，如果使用32位字符，128字符的SRAM可以具有4M位。这些都是说明性的无限制性的实例。通常，采用多个子阵列以形成SRAM阵列。局部的位线和全局的位线被用于分配负载以及提供额外的驱动和所需的扇出(fanout)。

每对位线B/L和B/L_与至少一个读取放大器19连接。该读取放大器使用差分传感以感应可能小至100毫伏的小信号差分电压，例如，以确定与存储在SRAM单元中的值对应的电压。由于在读取周期中不需要对位线进行充分充电或完全放电以达到完全的逻辑电平电压，所以差分传感的操作非常迅速。

图2在电路图中示出了可以用于实施例的典型的6TSRAM单元13。也可以使用SRAM单元的其他布置，例如，8T单元，但是6T单元是较实用的SRAM单元。在图2中，一对反相器I1和I2交叉连接以形成锁存器。反相器I1是PMOS晶体管P1和NMOS晶体管PD1的CMOS反相器。类似地，I2是PMOS晶体管P2和NMOS晶体管PD2的CMOS反相器。字线与传输门PG1、PG2连接并且检测穿过NMOS晶体管PD1、PD2的接地路径的负载。因为反相器I1和I2交叉连接以增强(reinforce)输出值，所以只要有能量提供给晶体管，锁存器将无限期地保留存储的值。

在操作中，存储周期开始于预充电阶段。位线BL和BL_将获得初始电压，通常是Vdd或Vdd/2。当读取周期开始时，字线W/L将具有由字线发生电路(未示出)置于该字线上的字线脉冲的上升边缘。传输门PG1和PG2将接受该上升边缘，并且当W/L电压超过这些器件的阈值时，这些传输门将会接通并且将存储节点(晶体管P1，PD1，PD2各自的栅极)与位线连接。根据单元中存储的数据，位线B/L和B/L_的其中一个位线随后将开始下降，而另一个保持为高电平。单元对一个位线逐步进行“下拉”或放电。当在两个位线之间的差分电压达到足够的“△(delta)V”值，也就是100微伏或几百微伏时，与位线连接的读取放大器(图2中未示出)能够感应到电压差并锁存被存储的数据值。

图3在电路图中示出了跟踪电路31的实施例。跟踪电路31包括由电阻器R1和电容器C1形成的负载电路。该负载电路被设计用于形成与“字线负载与N的比值”对应的负载，其中，N是正整数，该正整数为跟踪电路的数量。虽然可以使用各种数量的跟踪电路，但是数量越大所提供的跟踪越好(更多跟踪电路增加了对于横跨阵列的全局变量的敏感性)并且所选择的数量N通常大于8，并且还可以使用更多的跟踪电路。电路反相器由PMOS晶体管M1、NMOS晶体管PG和NMOS晶体管PD形成，电路反相器形成能够模拟SRAM单元电路内部器件的电路。在跟踪电路中流动的电流模拟出SRAM单元电路。负载电阻器R2连接至该反相电路的输出端，并且被选择以具有与位线负载BL与N的比值对应的值，N仍然是将使用的跟踪电路的数量。具有高时滞的输出驱动器反相器H完成了跟踪电路。该跟踪电路模拟SRAM位单元的负载和延迟。

图4示出了使用图3的跟踪电路的SRAM电路41的实施例的简要框图。在图4中，字线(W/L)驱动器电路53输出在包括多个SRAM单元13的SRAM阵列11的字线上输出脉冲。位线组B/L和B/L_成列设置并且与SRAM单元13的列连接。跟踪单元由多个串联的N个SRAM跟踪电路31形成。N是一正整数。与现有技术中并行设置的跟踪单元相反，SRAM跟踪电路31不需要对准位线或置于与位线对应的位置上，并且可以使用任意数量的跟踪电路。因此，SRAM跟踪电路的数量可能大于阵列中的位线的数量，例如，能够在阵列11中对于全局进程变量和局部进程变量达到更好的敏感性。

所示出的时钟(CLK)发生器55具有作为输入端与SRAM跟踪单元33连接的输出端CK1，并且时钟输出端与字线驱动器电路53连接。IO单元57被示出，并且该单元接收来自时钟发生器的时钟信号CKIO。该IO单元可以包括锁存器或寄存器、和驱动缓存器，并且会接收来自阵列11的读取放大器(为了清楚而未示出)的信号输出，并且为外部电路提供定时的输出以接收来自SRAM单元的读取数据。

在操作中，时钟发生器55通过向字线驱动器53提供时钟脉冲边缘来开始读取操作。字线驱动器向SRAM阵列11中的字线输出上升的W/L脉冲。通过将位线与选择出的SRAM单元(该SRAM单元沿着有源字线或行)连接，字线上的脉冲开始读取周期。几乎同时，CK1上的上升边缘输出至SRAM跟踪单元33。当该信号边缘经过跟踪单元33中串联的跟踪电路31时，输出返回到时钟发生器55，表示W/L脉冲结束。CLK发生器55随后结束向W/L驱动器53发送的时钟脉冲，并且字线W/L下降到SRAM阵列11中，结束该读取操作。

因为字线脉冲的持续时间由设置在SRAM阵列中的跟踪电路31确定，所以要以位线和字线上的负载，并且以阵列11中的全局变量和局部变量来校准字线的持续时间。应当注意，该简化的框图所示的信号作为非限制性的可选实施例提供，还可以使用附加的或更少的时钟信号，时钟发生器55可以与IO电路57、位线驱动器电路53或其他任何组合进行结合，并且可以进行其他的更改，这些更改均作为可选的实施例，并且处于所附加的权利要求的范围内。

图5示出包括图4的SRAM41的实施例、且另外还包括用户定义的逻辑53的集成电路的简要框图。该逻辑可以实施任意数量的功能，例如，处理器、微处理器、数字信号处理器、无线功能(例如，收发器，混合信号功能)等。用户定义的逻辑可以向SRAM阵列41提供信号，例如，地址信号，现在该SRAM阵列是嵌入式SRAM模块，并且如图所示，可以通过双向“数据(Data)”总线传送待存储的写入数据或接收来自SRAM阵列的读取数据。

在理想的跟踪电路中，需要位线放电时间以提供适当的读出放大器反相器闸电压(tripvoltage)，例如，100毫伏的△电压(deltavoltage)可以通过如下方式确定：

$T_{perfe\mathrm{ct}.}=\frac{C_{bl}*{\mathrm{\ΔV}}_{trip\_100mV}}{I_{cell}}\≡T_{bl}$

(等式1)

使用传统的并行SRAM跟踪电路，BL放电时间通常可以如下方式估算：

$T_{track\_con.}=\frac{C_{bl}*{\mathrm{\ΔV}}_{trip\_500mV}}{8I_{cell}}=0.625T_{bl}$

(等式2)

上述时间T_{track_con}假定是8个跟踪电路的时间，并且使用500毫伏的位线放电电压(通常大于读出放大器所需的△电压)测量放电电压。闸电压受限于单元操作电压。传统的跟踪电路所提供的放电时间无法精确地跟踪位线放电时间。

在诸如图4的阵列实施例中使用图3的跟踪电路的实施例，得到实际的放电时间结果的模拟。对于图3和图4的实施例，时间T_{track_con}可以表示如下：

$T_{track\_pro.}=\frac{C_{bl}/N*{\mathrm{\ΔV}}_{trip\_100mV}}{I_{cell}}*N=T_{bl}$

(等式3)

因此，这些实施例的使用提供了跟踪时间，该跟踪时间精确地反映出SARM阵列中实际的B/L放电时间的跟踪时间、实际的线负载以及SARM阵列中的局部的和全局变量。跟踪电路的数量N不限于位线的数量，并且这些跟踪电路可以被放置在阵列中的多个位置上，这些位置不受阵列布局的限制。跟踪电路的设计和布局容易实施并且不受阵列尺寸的限制。使用实施例而得到的字线脉冲长度由此得到优化以提供更好的跟踪比率(trackingratio)；其中，该跟踪比率是从时钟至-数据-Q的时间与位线放电时间的比值。使用实施例产生了适当的字线脉冲宽度，提供了适当的操作但保持了短的字线脉冲持续时间，加速了读取周期时间并且在SRAM阵列中节省了如果不采用上述实施例而将产生的能量消耗。

在一实施例中，一种装置包括SRAM阵列，该SRAM阵列包括：静态随机访问存储器，成行和成列地设置；多个字线，每个字线沿着一行与存储器单元连接；多个位线对，为真并且互补，每个位线对沿着其中一列与存储单元存储器单元连接；读出放大器，与其中一个真实为真的并且互补的位线对连接，用于感应位线对上的差分电压的；时钟发生电路，用于输出时钟信号的时钟发生器电路；字线发生电路，用于响应于一个时钟信号在多个字线上产生响应其中一个时钟信号的脉冲，并且用于结束对一个时钟信号的脉冲响应；以及跟踪单元，用于按照SRAM跟踪时间接收时钟信号，并且向时钟发生电路输出字线脉冲结束信号；其中，该跟踪单元进一步包括SRAM跟踪电路，该SRAM跟踪电路设置于SRAM阵列中，并且串联连接已提供指示SRAM跟踪时间的信号。

在另一个实施例中，一种集成电路包括：用户定义的电路，形成在半导体衬底上；以及嵌入式SRAM电路，形成在半导体衬底上，该嵌入式SRAM电路进一步包括SRAM阵列，SRAM阵列包括成行和成列设置的静态随机访问存储器单元；多个字线，每个字线都沿着其中一行与存储器单元连接的；多个位线对，为真并且互补，每个位线对都沿着其中一列与存储器单元连接；读出放大器，与为真并且互补的位线对中的一个连接，用于感应位线对上的差分电压；时钟发生器电路，用于输出时钟信号；字线发生电路，用于响应于其中一个时钟信号在多个字线上产生脉冲，并且用响应于其中一个时钟信号来结束该脉冲；以及跟踪单元，用于按照SRAM跟踪时间接收时钟信号并且用于向时钟发生电路输出字线脉冲结束信号；其中，该跟踪单元进一步包括SRAM跟踪电路，每个SRAM跟踪电路都具有被置于SRAM阵列中并且串联的输入端和输出端，每个跟踪电路都形成一个模拟电路来模拟位线负载部分和字线负载部分，并且每个模拟电路都模拟一个SRAM单元。

在另一个实施例中，一种方法包括：提供包括成行和成列设置的多个SRAM位单元的SRAM阵列；将多个字线与沿着SRAM阵列的行设置的SRAM位单元连接；将多个位线对与SRAM阵列的列中设置的SRAM位单元连接；将读出放大器与每个位线对连接，以在SRAM读取操作过程中感应位线对之间形成的差分电压；提供包括设置于SRAM阵列中的多个SRAM跟踪电路的SRAM跟踪单元，每个SRAM跟踪电路都具有串联的输入端和输出端，SRAM跟踪单元按照SRAM跟踪时间接收时钟边缘并且输出字线脉冲结束信号。

另外，本申请的范围并不仅限于说明书中描述的结构、方法和步骤的特定实施例。从本发明的公开内容中作为本领域普通技术人员应理解，根据本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺或步骤可以被使用。相应地，所附权利要求应该包括在这样的工艺或步骤的范围内。

Claims (20)

1.一种SRAM定时单元装置，包括：

SRAM阵列，包括成行和成列设置的静态随机访问存储器单元；

多个字线，每个字线都沿着其中一行与存储器单元连接；

多个位线对，为真并且互补，每个位线对都沿着其中一列与存储器单元连接；

读出放大器，与其中一个为真并且互补的位线对连接，用于感应所述位线对上的差分电压；

时钟发生电路，用于输出时钟信号；

字线发生电路，用于响应于一个时钟信号在所述多个字线上产生脉冲，并且用于响应于一个时钟信号结束所述脉冲；以及

跟踪单元，用于按照SRAM跟踪时间接收时钟信号以及向所述时钟发生电路输出字线脉冲结束信号；

其中，所述跟踪单元进一步包括设置于所述SRAM阵列中并且互相串联的多个SRAM跟踪电路，用于提供指示所述SRAM跟踪时间的信号。

2.根据权利要求1所述的装置，其中，所述跟踪单元进一步包括N个SRAM跟踪电路，其中，N是正整数。

3.根据权利要求2所述的装置，其中，每个所述SRAM跟踪电路都进一步包括与估算的字线负载与N的比值对应的字线负载。

4.根据权利要求3所述的装置，其中，在所述跟踪电路中的每个所述字线负载都包括与估算的字线电阻器与N的比值对应的电阻器。

5.根据权利要求4所述的装置，其中，在所述跟踪电路中的每个所述字线负载都包括与估算的字线电容器与N的比值对应的电容器。

6.根据权利要求1所述的装置，其中，每个所述跟踪电路都包括模拟SRAM位单元电路的电路。

7.根据权利要求3所述的装置，其中，各个所述跟踪电路都包括与估算的位线负载与N的比值对应的电阻器。

8.根据权利要求2所述的装置，其中，N大于8。

9.一种集成电路，包括：

用户定义的电路，形成在半导体衬底上；以及

嵌入式SRAM，形成在半导体衬底上，所述嵌入式SRAM电路进一步包括：

SRAM阵列，包括成行和成列设置的静态随机访问存储器单元；

多个字线，每个所述字线都沿着其中一行与存储器单元连接；

多个位线对，为真并且互补，每个所述位线对都沿着其中一列与存储器单元连接；

读出放大器，与其中一个为真并且互补的位线对连接，用于感应所述位线对上的差分电压；

时钟发生电路，用于输出时钟信号；

字线发生电路，用于响应于其中一个时钟信号在多个字线中的至少一个字线上产生脉冲，并且用于响应于其中一个时钟信号结束所述脉冲；以及

跟踪单元，用于按照SRAM跟踪时间，接收时钟信号以及向所述时钟发生电路输出字线脉冲结束信号；

其中，所述跟踪单元进一步包括SRAM跟踪电路，每个SRAM跟踪电路都具有设置于所述SRAM阵列中并且串联连接的输出端和输入端，用于提供指示所述SRAM跟踪时间的信号。

10.根据权利要求9所述的集成电路，其中，所述跟踪单元进一步包括N个SRAM跟踪电路，其中，N是正整数。

11.根据权利要求10所述的集成电路，其中，每个所述SRAM跟踪电路进一步包括与估算的字线负载与N的比值对应的字线负载。

12.根据权利要求11所述的集成电路，其中，所述SRAM跟踪电路中的每个所述字线负载都包括与估算的字线电阻器与N的比值对应的电阻器。

13.根据权利要求12所述的集成电路，其中，所述SRAM跟踪电路中的每个所述字线负载都包括与估算的字线电容器与N的比值对应的电容器。

14.根据权利要求10所述的集成电路，其中，每个所述SRAM跟踪电路都包括模拟SRAM位单元电路的电路。

15.一种用于SRAM定时的方法，包括：

提供SRAM阵列，所述SRAM阵列包括多个成行和成列设置的SRAM位单元；

沿着所述SRAM阵列的行将多个字线与SRAM位单元连接；

将多个位线对与在所述SRAM中成列设置的SRAM位单元连接；

将读出放大器与每个所述位线对连接以在SRAM读取操作过程中感应在所述位线对之间形成的差分电压；

提供SRAM跟踪单元，所述SRAM跟踪单元包括多个设置于所述SRAM阵列中的SRAM跟踪电路，所述跟踪电路都具有串联的输出端和输入端，并且按照SRAM跟踪时间，向SRAM跟踪单元输入时钟并且输出字线脉冲结束信号。

16.根据权利要求15所述的方法，其中，所述SRAM跟踪单元包括N个SRAM跟踪电路，其中，N是正整数。

17.根据权利要求16所述的方法，其中，N个SRAM跟踪电路中的每个都具有从所述输入端到所述输出端的延迟，每个延迟对应于：估算的N个SRAM跟踪电路的位线电容乘以对应于预定的位线放电电压的电压差的乘积，再除以所述跟踪电路中消耗的电流。

18.根据权利要求17所述的方法，其中，所述SRAM跟踪时间是N乘以所述SRAM跟踪电路延迟的乘积。

19.根据权利要求15所述的方法，其中，N大于8。

20.根据权利要求16所述的方法，其中，提供所述SRAM跟踪单元包括：

提供多个所述SRAM跟踪电路，每个所述跟踪电路包括与估算的字线负载与N的比值对应的字线负载；并且每个所述跟踪电路包括与估算的位线负载与N的比值对应的位线负载。