TWI447729B - 靜態隨機存取記憶體以及靜態隨機存取記憶體方法 - Google Patents

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Description

靜態隨機存取記憶體以及靜態隨機存取記憶體方法
本發明主要係有關於一種積體電路，特別係有關於一種記憶體電路。
關於一靜態隨機存取記憶體(Static Random Access Memory或SRAM)，可利用一寫入追蹤電路(write tracking circuit)或一模擬記憶體單元(emulation memory cell)以決定其寫入時間。根據上述寫入時間，可決定用於一寫入操作之一字元線脈衝之寬度。在傳統的方法中，寫入追蹤電路或模擬記憶體單元係使用設置於一記憶體陣列區域外之邏輯裝置，當上述邏輯裝置與記憶體單元位於不同程序、電壓、以及溫度(process voltage temperature或PVT)之情況下時，傳統寫入追蹤電路或模擬記憶體單元並無法提供精準的寫入追蹤。此外，實際的記憶體陣列中具有不同的電路負載(例如，電容)，以及不同的裝置特性(例如，電流，裝置速度，等等)，故難以完成精確的寫入追蹤。
因此，需要一種新的電路及方法以解決上述問題。
根據本發明一實施例提供一種靜態隨機存取記憶體，包括：至少二記憶體單元，共用一讀取位元線以及一寫入位元線，各上述記憶體單元分別耦接至對應之讀取字元線以及寫入字元線；以及一寫入追蹤控制電路，耦接至上述記憶體單元以決定上述記憶體單元之一寫入時間，其中上述寫入追蹤控制電路接收一輸入電壓以及提供一輸出電壓，且於一寫入追蹤操作期間設定各上述記憶體單元之上述讀取字元線以及寫入字元線。
根據本發明一實施例提供一種靜態隨機存取記憶體方法，適用於一靜態隨機存取記憶體，包括：於一寫入追蹤操作下同時寫入一資料至共用一讀取位元線以及一寫入位元線之至少二記憶體單元；從上述讀取位元線讀取寫入至上述記憶體單元之上述資料；以及利用一寫入追蹤控制電路決定上述靜態隨機存取記憶體之一寫入時間。
根據本發明一實施例提供一種靜態隨機存取記憶體，包括：至少二記憶體單元，共用一讀取位元線以及一寫入位元線，各上述記憶體單元分別耦接至對應之讀取字元線以及寫入字元線；以及一寫入追蹤控制電路，耦接至上述記憶體單元以決定上述記憶體單元之一寫入時間，上述寫入追蹤控制電路包括一第一PMOS電晶體，上述第一PMOS電晶體用以對上述寫入位元線預充電，以及一第二PMOS電晶體，上述第二PMOS電晶體用以對上述讀取位元線預充電，其中上述寫入追蹤控制電路接收一輸入電壓，其中於上述寫入追蹤操作期間上述輸入電壓同時寫入記憶體單元，於上述寫入追蹤操作期間根據耦接至上述記憶體單元之上述讀取位元線提供一輸出電壓，且於一寫入追蹤操作期間可設定各上述記憶體單元之上述讀取字元線以及寫入字元線。
本發明製造以及應用之實施例詳述於下文。應了解到，本發明提供多種可應用之發明概念，其可實現說明書中特定內容的多種變化。其中特定的實施例僅以一特定的製造和應用方式作舉例，並非限制於其揭露之範圍。
第1圖為根據本發明一些實施例中具有一寫入追蹤控制電路之靜態隨機存取記憶體之範例的電路圖。該靜態隨機存取記憶體100包括記憶體單元102以及一寫入追蹤控制電路106。該靜態隨機存取記憶體100具有分開的一讀取位元線(read bitline或RBL)以及寫入位元線(write bitkine或WBL)，因此為一雙埠記憶體(two-port memory)。於此實施例中上述記憶體單元102包括具有電性連接至讀取位元線、讀取位元線帶(read bitline bar或RBLB)、寫入位元線、寫入位元線帶(write bitline bar或WBLB)、以及寫入字元線(write wordline或WWL)的10個電晶體。可移除耦接至讀取位元線帶的2個電晶體以使記憶體單元102中的電晶體數量減少至8個。上述寫入位元線(以及/或是寫入位元線帶)具有複數電性連接的記憶體單元(例如，64個、128個等等)，其依照實施例而決定。
上述寫入追蹤控制電路106包括P型金屬氧化物半導體電晶體(以下以PMOS電晶體稱之)P1、P2，N型金屬氧化物半導體電晶體(以下以NMOS電晶體稱之)N1，反相器108、114以及116，由兩個串接反相器所構成之反相器組110，以及由三個串接反相器所構成之反相器組112。上述PMOS電晶體P1以及P2用以分別對寫入位元線以及讀取位元線預充電。在此實施例中，上述NMOS電晶體N1耦接至一選擇多工器(未顯示)，該選擇多工器選擇(例如，致能)上述寫入位元線，以及如第1圖中所示該金屬氧化物半導體電晶體N1電性連接至電壓Vdd，以指示上述寫入位元線被致能以用於寫入追蹤操作。由兩個串接反相器所構成之反相器組110係用來使得信號Vin供應至PMOS電晶體P1之延遲時間與經過反相器108以及NMOS電晶體N1之延遲時間一致。由三個串接反相器所構成之反相器組112係用來使得反相器108的輸出供應至PMOS電晶體P2之延遲時間與經過NMOS電晶體N1以及記憶體單元102中的電晶體至PMOS電晶體P2之延遲時間一致。然而，根據不同實施例可具有不同之延遲。寫入追蹤控制電路106電性連接至具有寫入位元線、寫入位元線帶、讀取位元線、以及讀取位元線帶。
利用寫入追蹤控制電路106寫入追蹤操作，一給定數量的複數記憶體單元102(例如，最上面的5個記憶體單元)的寫入字元線以及讀取字元線耦接在一起並設定(例如，耦接至一電源供給電壓Vdd)。複數記憶體單元102(例如，最上面的5個記憶體單元)同時地寫入相同的資料(於同一時間)。此外，複數記憶體單元102(例如，最上面的5個記憶體單元)的讀取位元線電性連接在一起並於寫入追蹤操作共用上述讀取位元線。
寫入字元線WWL、讀取字元線RWL以及讀取位元線RBL所共同電性連接的記憶體單元102之數量可根據寫入追蹤之速度(用來決定寫入字元線脈衝在一般寫入操作下之寬度)以及將其共同電性連接所產生之電晶體接面負載效應(transistor junction loading effect)來決定。於寫入操作模式下藉由將上述複數記憶體單元102共同耦接時，由於複數記憶體單元102可將電流合併，故可提昇從讀取位元線讀取之速度。另一方面，當電性連接在一起的複數記憶體單元102的數量增加時，同時會導致上述電晶體接面負載(例如，電容)增加而減緩讀取自讀取位元線之讀取速度。
第2圖係顯示用於第1圖所示之具有一寫入追蹤控制電路的靜態隨機存取記憶體在寫入追蹤操作期間的多種波形。一開始當輸入電壓(Vin)於非寫入週期為一邏輯0，且由於二反相器108以及116，寫入位元線帶以及電壓V2亦為邏輯0。藉由PMOS電晶體P1預充電，寫入位元線以及電壓V1具有邏輯1。且藉由PMOS電晶體P2預充電，讀取位元線為邏輯1。
於寫入週期期間，如第2圖所示電壓Vin隨波形202由邏輯0變為邏輯1，NMOS電晶體N1拉低寫入位元線之波形204至邏輯0，以及電壓V1之波形206至邏輯0。電壓V2之波形208(以及寫入位元線帶)隨著電壓Vin通過二反相器108以及116從邏輯0變化至邏輯1。讀取位元線之波形210變為邏輯0以反應記憶體單元102所儲存之資訊(例如，電壓V1以及/或V2)。輸出電壓Vout如波形212在反相器114之後變為邏輯1。寫入時間T_write為介於電壓Vin以及Vout的變化時間延遲，並可由寫入時間T_write決定用於靜態隨機存取記憶體100標準寫入操作之一適當的寫入字元線脈衝寬度。寫入追蹤控制電路耦接於寫入位元線以及寫入位元線帶，且可用以估計於最差情況下之寫入操作。
由於用於寫入追蹤之實際記憶體單元102在靜態隨機存取記憶體100單元陣列內，比起利用在記憶體陣列區域外的電路更可準確的計算寫入時間。此外，分離的寫入追蹤控制電路106可應用於一晶圓中不同的記憶體陣列晶片，故可分別地考慮到每個晶片之程序、電壓、以及溫度(PVT)以決定其寫入時間。
在寫入週期期間，相同的資料同時寫入至複數記憶體單元102。由於記憶體單元102之讀取埠電性連接在一起(例如，讀取位元線)以於寫入完成時監測，藉由記憶體單元102中複數讀取電晶體拉低讀取位元線，以最小化讀取位元線拉低時間以及電壓Vout之時間延遲。此外，由於由於寫入操作執行於複數記憶體單元102，故寫入追蹤可監測複數記憶體單元102之平均寫入時間。
第3圖係顯示使用第1圖所示之具有寫入追蹤控制電路之靜態隨機存取記憶體之操作流程之實施例。在步驟302，於一寫入追蹤操作下相同的資料同時寫入於共用一讀取位元線以及一寫入位元線之至少二記憶體單元。在步驟304中，從讀取位元線中讀取寫入至上述記憶體單元之資料。在步驟306，利用一寫入追蹤控制電路計算上述靜態隨機存取記憶體的一寫入時間。
藉由寫入追蹤控制電路接收一輸入電壓Vin作為寫入至少二記憶體單元之資料。藉由寫入追蹤控制電路可提供一輸出電壓Vout作為讀取上述讀取位元線之資料。於上述寫入追蹤操作下可設定上述至少二記憶體單元之讀取字元線以及寫入字元線。上述寫入追蹤電路可提供上述至少二記憶體單元之一平均寫入時間。可藉由寫入追蹤控制電路決定上述靜態隨機存取記憶體字元線於標準寫入操作下之脈衝寬度。
熟知本發明領域之技術者應可了解本發明仍可具有多種實施例之變化。雖上述實施例以及其特性以詳述如上，但需了解在不違背本發明之精神以及範疇下可有多種變化，替代以及修改。再者，本說明書中流程，機器，製造，以及構成之物質，手段，方法以及步驟之特定實施例並非用以限制本發明之應用範圍。本發明領域具有通常技術者可輕易了解本發明實施例之流程，機器，製造，構成的物質，手段，方法，或步驟，於先前存在或是稍後的改良，根據本發明所應用之實施例以完成相近的功能或達到相近的結果。因此，本發明之範圍包括其流程，機器，製造，構成的物質，手段，方法，或步驟。
上述方法實施例顯示一示範之步驟，但並非必須依照其順序進行。根據本發明實施例之精神及範圍，可適當地加入，替換，改變順序，以及/或刪除步驟。
100．．．靜態隨機存取記憶體
102．．．記憶體單元
106．．．寫入追蹤控制電路
108、114、116．．．反相器
110、112．．．反向器組
202、204、206、208、210、212．．．波型
302、304、306．．．步驟
N1．．．NMOS電晶體
P1、P2．．．PMOS電晶體
RBL．．．讀取位元線
Vout．．．輸出電壓
RBLB．．．讀取位元線帶
WBL．．．寫入位元線
RWL．．．讀取字元線
WBLB．．．寫入位元線帶
T_write．．．寫入時間
WWL．．．寫入字元線
Vdd、VSS、V1、V2．．．電壓
Vin．．．輸入電壓
參考以下詳細說明並配合所附圖式：
第1圖係顯示根據一些實施例之具有一寫入追蹤控制電路之一靜態隨機存取記憶體之範例；
第2圖係顯示用於第1圖所示之具有一寫入追蹤控制電路的靜態隨機存取記憶體在寫入追蹤操作期間的多種波形；以及
第3圖係為一流程圖顯示一示範的方法用於第1圖所示之具有寫入追蹤控制電路之靜態隨機存取記憶體。
100．．．靜態隨機存取記憶體
102．．．記憶體單元
106．．．寫入追蹤控制電路
RBL．．．讀取位元線
RBLB．．．讀取位元線帶
RWL．．．讀取字元線
Vin．．．輸入電壓
Vdd、VSS、V1、V2．．．電壓
Vout．．．輸出電壓
WWL．．．寫入字元線
108、114、116．．．反相器
110、112．．．反向器組
N1．．．NMOS電晶體
P1、P2．．．PMOS電晶體

Claims (10)

  1. 一種靜態隨機存取記憶體，包括：至少二記憶體單元，共用一讀取位元線以及一寫入位元線，該至少二記憶體單元位於該靜態隨機存取記憶體內的一單元陣列內，各上述記憶體單元分別被耦接至對應之讀取字元線以及寫入字元線；以及一寫入追蹤控制電路，透過該讀取位元線或該寫入位元線耦接至上述記憶體單元以決定上述記憶體單元之一寫入時間；其中上述寫入追蹤控制電路接收一輸入電壓以及提供一輸出電壓，且於一寫入追蹤操作期間設定各上述記憶體單元之上述讀取字元線以及寫入字元線。
  2. 如申請專利範圍第1項所述之靜態隨機存取記憶體，其中上述寫入追蹤控制電路用以提供上述記憶體單元之一平均寫入時間。
  3. 如申請專利範圍第1項所述之靜態隨機存取記憶體，其中上述寫入追蹤控制電路用以於上述寫入追蹤操作期間接收上述輸入電壓，上述輸入電壓用以同時寫入各上述記憶體單元，上述寫入追蹤控制電路用以於上述寫入追蹤操作期間根據耦接至上述記憶體單元之上述讀取位元線之一讀取電壓提供上述輸出電壓，且上述寫入追蹤控制電路用以根據上述輸入電壓以及上述輸出電壓之間之一時間延遲決定用於一標準寫入操作之上述寫入字元線之一脈衝寬度，上述輸入電壓由一輸入電壓節點所提供，而上述輸出電壓由一輸出電壓節點所提供。
  4. 如申請專利範圍第1項所述之靜態隨機存取記憶體，其中上述寫入追蹤控制電路包括耦接至上述寫入位元線之一第一PMOS電晶體，且上述第一PMOS電晶體用以於上述寫入追蹤操作對上述寫入位元線預充電；上述寫入追蹤控制電路更包括耦接於上述輸入電壓節點以及上述第一PMOS電晶體之間之一第一延遲電路，且上述寫入追蹤控制電路更包括耦接至上述讀取位元線之一第二PMOS電晶體，且上述第二PMOS電晶體用以於上述寫入追蹤操作對上述讀取位元線預充電，上述寫入追蹤控制電路更包括耦接於上述寫入位元線以及上述第二PMOS電晶體之間之一第二延遲電路。
  5. 一種靜態隨機存取記憶體方法，適用於一靜態隨機存取記憶體，包括：於一寫入追蹤操作下同時寫入一資料至共用一讀取位元線以及一寫入位元線之至少二記憶體單元，該至少二記憶體單元位於該靜態隨機存取記憶體內的一單元陣列內，各上述記憶體單元分別被耦接至對應之讀取字元線以及寫入字元線；從上述讀取位元線讀取寫入至上述記憶體單元之上述資料；以及利用一寫入追蹤控制電路，透過該讀取位元線或該寫入位元線耦接至上述記憶體單元以決定上述靜態隨機存取記憶體之一寫入時間。
  6. 如申請專利範圍第5項所述之靜態隨機存取記憶體方法，更包括： 藉由上述寫入追蹤控制電路接收一輸入電壓作為寫入至上述記憶體單元之上述資料；以及藉由上述寫入追蹤控制電路提供一輸出電壓作為讀取上述讀取位元線之上述資料。
  7. 如申請專利範圍第5項所述之靜態隨機存取記憶體方法，更包括利用寫入追蹤控制電路提供上述記憶體單元之一平均寫入時間。
  8. 如申請專利範圍第5項所述之靜態隨機存取記憶體方法，更包括：利用寫入追蹤控制電路決定用於一標準寫入操作之上述記憶體單元之上述寫入字元線之一脈衝寬度；利用寫入追蹤控制電路中一第一PMOS電晶體於上述寫入追蹤操作對上述寫入位元線預充電；以及利用寫入追蹤控制電路中一第二PMOS電晶體於上述寫入追蹤操作對上述讀取位元線預充電。
  9. 一種靜態隨機存取記憶體，包括：至少二記憶體單元，共用一讀取位元線以及一寫入位元線，各上述記憶體單元分別耦接至對應之讀取字元線以及寫入字元線；以及一寫入追蹤控制電路，耦接至上述記憶體單元以決定上述記憶體單元之一寫入時間，上述寫入追蹤控制電路包括一第一PMOS電晶體，上述第一PMOS電晶體用以對上述寫入位元線預充電，以及一第二PMOS電晶體，上述第二PMOS電晶體用以對上述讀取位元線預充電；其中上述寫入追蹤控制電路接收一輸入電壓，其中 於上述寫入追蹤操作期間上述輸入電壓同時寫入記憶體單元，於上述寫入追蹤操作期間根據耦接至上述記憶體單元之上述讀取位元線提供一輸出電壓，且於一寫入追蹤操作期間可設定各上述記憶體單元之上述讀取字元線以及寫入字元線。
  10. 如申請專利範圍第9項所述之靜態隨機存取記憶體，其中上述寫入追蹤控制電路用以根據上述輸入電壓以及上述輸出電壓之間之一時間延遲決定用於一標準寫入操作之上述寫入字元線之一脈衝寬度。
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