TWI470640B - 低電能靜態隨機存取記憶體 - Google Patents

低電能靜態隨機存取記憶體 Download PDF

Info

Publication number
TWI470640B
TWI470640B TW100102780A TW100102780A TWI470640B TW I470640 B TWI470640 B TW I470640B TW 100102780 A TW100102780 A TW 100102780A TW 100102780 A TW100102780 A TW 100102780A TW I470640 B TWI470640 B TW I470640B
Authority
TW
Taiwan
Prior art keywords
power
coupled
circuit
predetermined voltage
random access
Prior art date
Application number
TW100102780A
Other languages
English (en)
Other versions
TW201203277A (en
Inventor
Ching Te Chuang
Hao I Yang
Mao Chih Hsia
Wei Hwang
Chia Cheng Chen
Wei Chiang Shih
Original Assignee
Faraday Tech Corp
Univ Nat Chiao Tung
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Faraday Tech Corp, Univ Nat Chiao Tung filed Critical Faraday Tech Corp
Publication of TW201203277A publication Critical patent/TW201203277A/zh
Application granted granted Critical
Publication of TWI470640B publication Critical patent/TWI470640B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction

Description

低電能靜態隨機存取記憶體
本發明有關於靜態隨機存取記憶體，特別有關於讀取模式中會讓記憶格電路位於一低電壓下，並在寫入模式中會讓記憶格電路位於一高電壓下的靜態隨機存取記憶體。
第1圖繪示了習知技術之6T(6電晶體)靜態隨機存取記憶體結構。如第1圖所示，6T靜態隨機存取記憶體結構具有多個記憶格電路，但僅標示其中兩個記憶格電路101、103做為說明。
在6T SRAM格的讀取動作中(第2圖)，當WL根據存取NMOS(通路電晶體)以及拉低NMOS間的分壓效應被選擇時，會在記憶格存取端”0”(第2圖中的NT)產生讀取干擾電壓。此種讀取干擾電壓降低了讀取靜態雜訊邊界(Read Static Noise Margin,RSNM)，而且可能造成記憶格靜態錯誤而限制了讀取的最低操作電壓。若讀取干擾電壓超過了相對的記憶格反相器預設行程臨界電壓(trip voltage)，此記憶格可能因而翻轉。在讀/寫動作期間，被選擇的字元線上之半選記憶格施行虛擬讀取動作，因此可能會有”半選干擾”的現象，如同第1圖所示的被選擇記憶格的讀取干擾現象。
在待機模式下，記憶格陣列的供應電壓可被降低以減少電能消耗。在讀取模式中，記憶格陣列的供應電壓須被拉升至較高的電壓以維持適當的RSNM以及讀取表現。在寫入模式中，為了幫助記憶格的資料寫入，記憶格陣列的供應電壓須維持在低點。然而，低記憶格陣列供應電壓會加劇”半選擇干擾現象”，且半選擇記憶格可能因此反轉。結果，整個主動記憶庫的記憶格陣列供應電壓須被拉升至較高電壓準位，因此會造成更多電能消耗。
因此，本發明之一目的為提供一SRAM，其可在寫入模式時將記憶格陣列供應電壓維持在低位準以幫助資料的寫入，並降低寫入模式的電能消耗。此外，SRAM的記憶格陣列供應電壓僅在讀取模式時被拉升以維持適當的RSNM。而且，SRAM在寫入模式時將記憶格陣列供應電壓維持在低位準可達成超低電能(Ultra Low Power,ULP)模式操作，此種功能是傳統的6T SRAM所無法達成的。
本發明之另一目的為提供一SRAM，其可在寫入模式時將記憶格陣列供應電壓維持在低位準以幫助資料的寫入，並降低寫入模式的電能消耗。而且，在讀取期間僅有被選擇的SRAM欄位之記憶格陣列供應電壓被拉升以維持適當的RSNM並最小化電能消耗。根據本發明之實施例的SRAM在讀取模式時將未被選取的欄位之格陣列供應電壓維持在低位準，並僅拉升被選取的欄位之格陣列供應電壓，因此可達成絕對低電能(Absolute Low Power,ALP)模式操作。
本發明之一示範性實施例揭露了一靜態隨機存取記憶體，包含：至少一記憶格電路，包含了具有至少二反相器的一閉鎖電路，且包含用以接收電能的兩電能接收端；以及一電能供應電路，用以提供該電能至該記憶格電路，使得當資料被寫入至該閉鎖電路時，該閉鎖電路的供應電壓低於一預定電壓。在一實施例中，記憶格電路包含多數資料存取端，且資料存取端由至少二通路電晶體開關裝置所控制。
在一示範性實施例中，電能供應電路可更包含一邏輯電路，使得只有被選擇的欄位在讀取模式時其格陣列供應電壓會被拉升至高電壓。
而且，根據前述實施例，僅有記憶格之一邊(半記憶格)之記憶格陣列供應電壓在讀取模式時被拉升，使得記憶格供應切換電能以及雜訊可被降低，且記憶格供應切換電能的切換速度會因此增加。而且，在絕對低電能模式中，僅有被選擇的欄位之格陣列供應電壓會被切換，使得切換電能以及雜訊可更加的降低，且可更為增加記憶格供應切換電能的切換速度。此外，僅需要簡單的控制電路結構。舉例來說，每一欄位僅需要一個電能開關裝置以及電能維持裝置。而且，僅需要簡單的解碼邏輯電路便可在絕對低電能模式下動作。裝置和所需要的面積也可藉此縮小。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同一個元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。以外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或透過其他裝置或連接手段間接地電氣連接至該第二裝置。
根據本申請案的內容，記憶格電路可具有兩模式。一個稱為超低電能模式(Ultra Low Power,ULP)，另一個稱為絕對低電能模式(Absolutely Lowest Power,ALP)。
在超低電能模式中，記憶格陣列於不同動作模式下的的供應電壓可如下所示：
待機或睡眠模式：記憶格陣列供應電壓被拉低以降低能量損耗。
寫入模式：記憶格陣列供應電壓維持在低電壓以幫助寫入。
讀取模式：記憶格陣列供應電壓被拉升以維持靜態雜訊邊界以及讀取表現。
在絕對低電能模式中，記憶格陣列於不同動作模式下的的供應電壓可如下所示：
待機或睡眠模式：記憶格陣列供應電壓被降低以降低能量損耗。
寫入模式：記憶格陣列供應電壓維持在低電壓以幫助寫入。
讀取模式：僅有被選擇的欄位之記憶格陣列供應電壓被拉升以維持靜態雜訊邊界以及讀取表現。
第3圖為一方塊圖，係描述依據本發明一實施例之靜態隨機存取記憶體300。如第3圖所示，該靜態隨機存取記憶體300包含一電能供應電路301，及至少一記憶格電路303及305(該記憶格電路之數量可以大於二，但在本文中僅描述兩記憶格電路之實施例)。該記憶格電路303及305分別包含閉鎖電路306及308，該閉鎖電路包含至少兩反相器，且包含兩電能接收端VVDD1及VVDD2用以接收由該電能供應電路301傳來之電能。在一實施例中，一點交叉雙層閘結構可被應用至該記憶格電路303。這表示了該記憶格電路303之資料存取端係分別由至少兩個通路電晶體(pass transistor)電能開關裝置控制。以下將描述該記憶格電路303之詳細實施例。
電能供應電路301提供電能至該記憶格電路303及305，也因此在該記憶格電路303及305處於待機模式時，提供給閉鎖電路306及308之記憶格陣列供應電壓(VVDD1以及VVDD2)會低於一第一預設電壓位準VDD。在寫入模式時，記憶格陣列供應電壓(VVDD1以及VVDD2)仍保持低電壓來協助將資料寫入至被選擇的記憶格。在讀取模式中(讀取致能條訊號REB=0)，記憶格陣列供應電壓被拉升(或耦接)至VDD以改善RSNM以及讀取表現。該電能供應電路301包含複數之電晶體303~309。這些電晶體可分類為電能開關裝置(例如302及309)或電能維持裝置(例如304及307)。電能供應電路301更可包含邏輯電路311及313用以控制電能供應電路使得僅有被選擇的記憶格陣列之欄位之記憶格陣列供應電壓增加。
第4圖為一電路圖，描述本發明一實施例之一靜態隨機存取記憶體之詳細結構。如第4圖所示，該電能維持裝置401包含：一讀取致能條信號傳輸線402,一電能開關裝置405，及兩個電能維持裝置407及409。該讀取致能條信號傳輸線402傳輸一讀取致能條信號REB。該電能開關裝置405提供電能至該兩電能接收端VVDD1及VVDD2其中之一，且依據該讀取致能條信號REB開關。該電能維持裝置407及409具有一第一端，耦接至該第一預設電壓VDD，及一第二端分別耦接至該電能接收端VVDD1及VVDD2。在一實施例中，該PMOSFETs係用以實現該電能開關裝置405及該電能維持裝置407及409，但並不代表限定了本發明的範圍。其他種類的電晶體也可以用來實現該電能開關裝置405及該電能維持裝置407及409，例如第13圖所示之NMOSFETs實施例。
該記憶格電路403包含一閉鎖電路406電能開關裝置。閉鎖電路406包含兩交叉耦接的反相器(411/413以及415/417)。記憶格電路403更包含通路電晶體開關419,421以及423。通路電晶體開關423之控制端(例如：閘極)由以列為基礎的字元線WL控制。通路電晶體開關419和421具有其控制端(也就是，閘極)，此控制端由以欄位為基礎的第一寫入字元線(WWLB)408以及第二寫入字元線(WWL)410所控制。
該記憶格電路403之架構如第4圖所示，也可被稱為點交叉雙層閘結構。該閉鎖電路406具有一第一存取端QB及一第二存取端Q，且具有電能接收端VVDD1及VVDD2以接收該電能維持裝置401傳送來之電能。電能開關裝置通路電晶體開關419具有一第一位元轉換端B1耦接至該第一存取端QB，一第一控制端耦接至一第一寫入字元線(WWLB)408，及一第二位元轉換端Q。通路電晶體開關電能開關裝置421具有一第三位元轉換端B3耦接至該第二存取端Q，一第二控制端連接至一第二寫入字元線(WWL)410，及一第四位元轉換端B4耦接至該第二位元轉換端B2。通路電晶體開關電能開關裝置423具有一第五位元轉換端B5耦接至該第四位元轉換端B4，一第三控制端耦接至一字元線(WL)412，一第六位元轉換端B6耦接至一位元線(BL)414。電能開關裝置425具有一控制端耦接至該通路電晶體開關電能開關裝置419之一第一位元轉換端，一第一端耦接至通路電晶體開關電能開關裝置423之一第一位元轉換端B5，及一第二端耦接至一參考電壓位準VVSS。
此外，該記憶格電路更可包含一感測放大器，係耦接至該位元線414，用以決定一在位元線(BL)414上顯示之一位元值。然而，該感測放大器並未顯示在本發明之第3圖上。
如第4圖所示之實施例，該讀取致能條信號REB在待機/寫入模式為1，以致該電能開關裝置405關閉。在讀取模式下，REB為0，該電能開關裝置405會打開，以致在該電能接收端該點壓VVDDD2之電壓會被提升到該第一預設電壓位準VDD。藉由本方法，可改善RSNM以及讀取表現，尤其是當在QB的邏輯值為1的時候。因此，除了在前述的超低電能模式的讀取動作外，記憶格陣列供應可保持低邏輯準位。
如表1，VVDD1及VVDD2在不同模式下具有不同的電壓值：
同時，如表2所示，該讀取致能條信號REB，該第一寫入字元線(WWLB)408，該第二寫入字元線(WWL)410，該字元線(WL)412，該位元線(BL)414，及該參考電壓位準VVSS:
藉由以上提到的實施例，即使在點交叉雙層閘結構下，也可維持恰當的保持雜訊免疫力(Hold Static Noise Margin)。電能維持裝置407及409可以在待機及寫入模式時，提供該記憶格陣列足夠的電能。
第5圖為一電路圖，係描述依據本發明另一實施例所示之靜態隨機存取記憶體之詳細結構。第4圖中的實施例，每一記憶格陣列的欄位利用至少一相對應之電能維持裝置。然而，第5圖中的實施例，係容許一個以上之記憶格陣列的欄位共同使用一電能維持裝置。如第5圖所示，該電能供應電路501包含：一讀取致能條信號傳輸線502，一電能維持裝置505，複數個隔離裝置507至513及複數個電能開關裝置515至521。類似第4圖的實施例，該讀取啟動啟動信號傳輸線502傳輸一讀取致能條信號REB。該電能開關裝置515至521提供電能至複數個記憶格電路之接收端，且依據該讀取啟動或關閉信號REB。該電能維持裝置505具有一第一端耦接到該第一預設電壓準位VDD，及一第二端分別耦接至該記憶格電路523~529之電能接收端(本實施例中僅描述其中一群端)。當在讀取模式時，該電能開關裝置515~521係開啟的。
第4圖和第5圖所描述之實施例一個差異之處，是第5圖中的電能維持裝置係被多個欄位中的複數個記憶格電路所共用。由此方法，因為使用複數個記憶格電路，該電能接收端(第4圖中的VVDD1和VVDD2)的電容增加，漏電流減少。增加的電容降低了待機模式下的記憶格陣列電能供應之變化(因為相同欄位上的記憶格之漏電流所引起)，並降低了寫入模式中的記憶格陣裂電能供應之下降幅度(由相同欄位上的記憶格之漏電流所引起)。
第4圖和第5圖所描述之實施例另一差異之處，是第5圖中實施例包含複數個隔離裝置507~513。該隔離裝置507~513分別具有一控制端耦接至一隔離啟動信號ISE，一第一端耦接至該電能維持裝置515~521，及一第二端耦接至該記憶格電路523~529，其中該隔離裝置507~513係由該隔離啟動信號ISE控制其開啟或關閉，藉此將記憶格陣列之電能接收端之一側(第5圖所示的左側)的電能維持器505電性連接或斷開。第5圖之實施例，該隔離啟動信號ISE係依據兩信號產生，一為重設信號Lreset，訊號確立後其邏輯值為1，另一為一外部控制信號sig_end。經由該隔離裝置507~513，可以決定記憶模式中是虛擬記憶格陣列供應端點(VVDD1和VVDD2)之一側或兩側被充電(被拉升)。如果該隔離裝置507~513被啟動，在電能接收端VVDD1或VVDD2之電壓係在讀取模式被同時充電。如果該隔離裝置507~513被關閉，僅有電能接收端VVDD2之電壓位準在讀取模式時會被電能開關元件515-521充電(拉升)，且VVDD1將會在讀取模式中保持低電位。
第6圖為一電路圖，係描述依據本發明另一實施例所示之靜態隨機存取記憶體之詳細結構。比較第5圖與第6圖中之實施例，第6圖中之實施例也包含一讀取致能條信號傳輸線602，一複數之隔離裝置613~619，及複數之電能開關裝置621~627。第5圖和第6圖所描述之實施例一個差異之處，是第6圖中之實施例包含複數個電能維持裝置605~611。該複數個電能維持裝置605~611係可程式化，且可提供不同大小之電流。藉此，可適當的調整該複數個電能維持裝置605~611提供之電流，且可微調該電能接收端VVDD1或VVDD2之電壓準位。
第7圖為一電路圖，係描述依據本發明另一實施例所示之具有一邏輯電路之靜態隨機存取記憶體之詳細結構。比較第4圖與第7圖中之實施例，該電能維持裝置701也包含一讀取致能條信號傳輸線702，一電能開關裝置705，及兩個電能維持裝置707及709。此外，該電能維持裝置701更包含一邏輯電路711(於此實施例中為一NAND閘)。該邏輯電路711接收該讀取致能條信號REB及一記憶格陣列欄位選擇信號ColEn以輸出一電能切換控制信號PC以控制該電能開關裝置705之開關。藉此，該電能開關裝置705之開關操作不只由該讀取致能條信號REB控制，也由該記憶格陣列欄位選擇信號ColEn控制。對於這個被選擇的欄位，該記憶格選擇信號ColEn邏輯值為1。因此，在讀取模式中，僅有被選擇的欄位VVDD2被拉升。
如表3，VVDD1及VVDD2在不同動作模式下具有不同的電壓值：
參照表3之內容，只有該被選擇到的欄位之虛擬記憶格陣列供應端點VVDD2會在讀取模式被拉升到VDD，而被選取欄位的虛擬記憶格陣列供應端點VVDD1仍低於VDD。依此，第7圖中之實施例可在上述絕對最低電能模式(ALP)下運作。
同時，如表4所示，該讀取致能條信號REB之邏輯值，該第一寫入字元線(WWLB) 708，該第二寫入字元線(WWL) 710，該字元線(WL) 712，位元線(BL) 714，及該參考電壓位準VVSS:
第8圖為一電路圖，係描述依據本發明另一實施例所示之共享一電能維持裝置之靜態隨機存取記憶體之詳細結構，其中數個欄位在絕對低電能模式中共享一電能維持器。類似於第5圖實施例，該電能供應電路801包含一電能維持裝置805，複數個隔離裝置815~821及複數個電能開關裝置823~829。該電能維持裝置801更包含一複數之邏輯電路802~808。於本實施例中，每一該邏輯電路具有一NOR閘(807~813)及一反相器(831~837)。該邏輯電路802~808接收該讀取致能條信號REB及一記憶格選擇信號(Col0~Col3、Select=0)以輸出一電能切換控制信號PC以控制電能換裝置823~829，及一隔離控制信號IS以控制隔離裝置815~821。類似第5圖之隔離裝置507~513，可決定在讀取模式中，僅有被選擇的欄位之電能接收端之一側(VVDD2)被充電，或是所有欄位之電能接收端的兩側都被充電(VVDD1、VVDD2)。
第9圖為一電路圖，係描述依據本發明另一實施例所示之利用一可程式化之電能維持裝置之靜態隨機存取記憶體之詳細結構，其係在一絕對低電能模式下運作。第9圖的實施例中，可程式化電能維持裝置901~907取代了該單一電能維持裝置805。如第6圖實施例所示，該電能維持裝置901~907係為可程式化，且可提供不同大小之電流。
第10圖為一電路圖，係描述依據本發明另一實施例所示之利用雙電能電能之靜態隨機存取記憶體之詳細結構，其係在絕對低電能模式下運作。第10圖所有之裝置幾乎都與第8圖相同，除了該電能維持裝置805。電能維持裝置805是被一第二預設電壓供給源VDDL取代，其電壓位準係低於一第一預設電壓位準VDD。依據第8圖之描述，第10圖中的電能接收端VVDD1及VVDD2之電壓位準係被描述於表5。
第11圖為一電路圖，係描述依據本發明另一實施例所示之利用一降壓裝置之靜態隨機存取記憶體之詳細結構，其係運作在絕對低電能模式中。第11圖之實施例中，該第二預設電能供應源VDDL包含一降壓裝置1101耦接至該第一預設電壓位準VDD。一PMOSFET具有一閘及端連接至汲極(也就是，二極體形式的PMOSFET)，但必需注意的是，其他降壓裝置也可被應用於本實施例。
第12圖為一電路圖，係描述依據本發明另一實施例所示之具有一加速寫入之邏輯電路之靜態隨機存取記憶體之詳細結構。第12圖之實施例中，該電能供應電路1201包含一讀取致能條信號傳輸線1204，二電能開關裝置1209及1211，該電能維持裝置1206及1208。該讀取致能條信號傳輸線1204傳送一讀取致能條信號RE。該邏輯電路1202包含一NOR閘1205及一反相器1207，用以接收該讀取致能條信號RE及被寫入該閉鎖電路1210之資料(亦即在該寫入字元線1212(WWLB)及1214(WWL)之資料)以分別對電能開關元件產生電能控制信號PC1和PC2。依據該電能控制信號PC1和PC2，該電能開關裝置1209及1211提供電能至該電能接收端VVDD1及VVDD2。該電能維持裝置1206及1208具有一第一端耦接至該第一預設電壓位準VDD，一第二端分別耦接至該電能接收端VVDD1及VVDD2。當該資料存取端QB被讀取時，該電能開關裝置1209及1211於讀取模式中是導通的，與第4圖中的超低電能模式相似。此外，在寫入模式中，而該電能接收端VVDD1及VVDD2的電壓位準根據被寫入至閉鎖電路1210之資料而適當的被電能開關元件1209和1211拉升。
在待機模式下，該寫入字元線1212(WWLB)及1214(WWL)之邏輯值為0，而該讀取致能條信號之邏輯值為0。因此該電能開關裝置1209及1211會被關閉。在讀取模式下，該寫入字元線1212(WWLB)及1214(WWL)之邏輯值為0，而該讀取致能條信號之邏輯值為1。因此該電能開關裝置1209會被開啟以加強讀取模式。在寫入模式下，當寫入資料1至該資料存取端Q時，該電能開關裝置1211會被開啟以拉升VVDD1，因此加強了右半邊閉鎖(也就是包含了PMOS 415以及NMOS 417的反相器)以加速其回饋，並增加了寫入範圍(write margin)以及寫入表現。同樣的，當把資料0寫入至資料存取端Q時，電能開關裝置1209會被開啟以拉升VVDD2，加強了左半閉鎖(也就是，包含PMOS 411和NMOS 413的反向器)以加速其回饋，並增加了寫入範圍(write margin)以及寫入表現。
而當寫入資料0至該資料存取端Q時，該電能開關裝置1209會被開啟。
該電能存取端VVDD1及VVDD2之電壓位準如表6所示。
式下具有被適當加強的半閉鎖
因此，第12圖揭露之電路可被操作於上述超低電能模式，且具有可適當拉升VVDD1和VVDD2的能力，以在寫入模式下加強右半邊或左半邊閉鎖能力，以增加寫入範圍(write margin)以及寫入表現。
該讀取致能條信號RE，該寫入字元線1212(WWLB)及1214(WWL)，位元線1216(BL)，該字元線1218(1218)及該參考電壓VVSS之邏輯值列於表7。
第13圖為第4圖之擴充實施例。類似於第4圖之實施例，電能供應電路1301包含：一讀取致能條信號傳輸線1302，一電能開關裝置1305及兩個電能維持裝置1307及1309。該記憶格電路1303包含一閉鎖電路1306，通路電晶體電能開關裝置1311、1321、1323及開關裝置1325。第4圖及第13圖實施例之差異為，第13圖之實施例係用NMOSFET取代PMOSFET作為該電能開關裝置1305及該電能維持裝置1307及1309。
第13圖實施例中之該電能存取端VVDD1及VVDD2之電壓值與表1所示相同。除此之外，該讀取致能條信號RE、第一寫入字元線(WWLB) 1308、第二寫入字元線(WWL) 1310、該字元線(WL) 1312、該位元線(BL) 1314及該參考電壓VVSS之邏輯值列於表8。
第14圖亦為第4圖之擴充實施例。比較第4圖與第14圖之實施例，該記憶格電路1403更包含一電能開關裝置1405。依此，第14圖實施例中之該記憶格電路1403利用了一9T之結構。該電能存取端VVDD1及VVDD2之電壓位準，與該讀取致能條信號(REB)、該寫入字元線WWLB和WWL、該字元線WL、該位元線(BL)及該參考電壓VVSS之邏輯值與第4圖相同，因此為簡潔起見在此省略。
借由上述之實施例，於超低電能模式中，僅有虛擬記憶格陣列電能供應端之一側在讀取模式中被切換。因此，記憶格陣列電能供應切換雜訊被降低且記憶格陣列電能供應切換速度增加。再者，在絕對最低電能模式下，只有該被選取的記憶格陣列電能供應被切換供應的電能，因此更可減少電能的消耗及降低雜訊，且可更提升記憶格陣列電能供應切換速度。此外，只需要簡單的電路架構。例如，每一欄位僅需依電能開關裝置及一電能維持裝置。如果電路想要在絕對最低電能模式下操作，只需要一簡單之解碼邏輯電路。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
300．．．靜態隨機存取記憶體
301、501、801、1201、1301、1401．．．電能供應電路
302、309、411、417、419、423、515、521、621~627、705、713~727、823~829、1209、1211、1305、1311、1321、1323、1325、1405．．．電能開關裝置
101、103、303、305、523~529、839~845、1303、1403．．．記憶格電路
304、307、401、407、409、505、515~521、605~611、701、707、709、805、901~907、1206、1208、1307、1309．．．電能維持裝置
306、308、1210、1306．．．閉鎖電路
310、312、314、316、831~837、1207．．．反相器
311、313、711、802~808、1202．．．邏輯電路
402、502、602、1204、1302．．．讀取致能條信號傳輸線
406．．．閉鎖電路
408、708、1308．．．第一寫入字元線
410、710、1310．．．第二寫入字元線
412、712、1312．．．字元線
414、714、1314．．．位元線
507-513、613~619、815~821．．．隔離裝置
807~813、1205．．．NOR閘
1211、1214．．．寫入字元線
第1圖繪示了習知技術之靜態隨機存取記憶體結構。
第2圖繪示了6T的SRAM中”半干擾”問題的示意圖。
第3圖為一方塊圖，係描述依據本發明一實施例之靜態隨機存取記憶體300。
第4圖為一電路圖，描述本發明一實施例之一靜態隨機存取記憶體之詳細結構。
第5圖為一電路圖，係描述依據本發明另一實施例所示之靜態隨機存取記憶體之詳細結構，其中數個欄位共享一電能維持器。
第6圖為一電路圖，係描述依據本發明另一實施例所示之靜態隨機存取記憶體之詳細結構，其中該靜態隨機存取記憶體使用了一可程式的電能維持器。
第7圖為一電路圖，係描述依據本發明另一實施例所示之具有一邏輯電路之靜態隨機存取記憶體之詳細結構，其中僅有被選擇的欄位之記憶格陣列電能供應會在讀取模式時被拉升至高電壓。
第8圖為一電路圖，係描述依據本發明另一實施例所示之共享一電能維持裝置之靜態隨機存取記憶體之詳細結構。其中電能維持器由數個欄位所共享以增加記憶格陣列虛擬供應點的電容，以在待機模式中降低記憶格陣列電能供應的變化(由同陣列中的記憶格之漏電所引起)，並在寫入模式時減少記憶格陣列電能供應的降低(由同陣列中的記憶格之漏電和寫入電流所引起)。在讀取模式中，僅有被選取欄位之一側的記憶格陣列電能供應有增加。
第9圖為一電路圖，係描述依據本發明另一實施例所示之利用一可程式化之電能維持裝置之靜態隨機存取記憶體之詳細結構。其中電能維持器由數個欄位所共享，且在讀取模式中，僅有被選取欄位之一側的記憶格陣列電能供應有增加。
第10圖為一電路圖，係描述依據本發明另一實施例所示之利用雙電能電能供應之靜態隨機存取記憶體之詳細結構，其中VDDL係為比VDD低的電能供應源。
第11圖為一電路圖，係描述依據本發明另一實施例所示之利用一壓降裝置之靜態隨機存取記憶體之詳細結構，此實施例中係利用一二極體壓降元件來提供比VDD低的電能供應源VDDL。
第12圖為一電路圖，係描述依據本發明另一實施例所示之具有一加速寫入之邏輯電路之靜態隨機存取記憶體之詳細結構，使得記憶格之一側(也就是，半記憶格)具有其虛擬供應電壓，且此虛擬供應電壓被拉升(根據何種資料被寫入)以加強半閉鎖並加速回饋程序。
第13圖為第4圖之擴充實施例。
第14圖亦為第4圖之擴充實施例。
300．．．靜態隨機存取記憶體
301．．．電能供應電路
302、309．．．電能開關裝置
303、305．．．記憶格電路
304、307．．．電能維持裝置
306、308．．．閉鎖電路
310、312、314、316．．．反相器
311、313．．．邏輯電路

Claims (12)

  1. 一靜態隨機存取記憶體，包含：至少一記憶格電路，包含了具有至少二反相器的一閉鎖電路，且包含用以接收電能的兩電能接收端；以及一電能供應電路，用以提供該電能至該記憶格電路，使得當資料被寫入至該閉鎖電路時，該閉鎖電路之電能接收端的供應電壓低於一預定電壓；其中該電能供應電路包含：一讀取致能條訊號傳輸線，用以傳送一讀取致能條訊號；一電能開關裝置，用以提供該電能至該些電能接收端其中之一，並根據該讀取致能條訊號開啟/關閉；至少二電能維持裝置，具有一第一端耦接至一第一預定電壓位準，以及一第二端耦接至該閉鎖電路的該電能接收端；其中該電能開關裝置為該讀取致能條訊號所控制，且當耦接該電能開關裝置的該反相器儲存之該資料被讀取時，該電能開關裝置開啟。
  2. 如申請專利範圍第1項所述之靜態隨機存取記憶體，其中該記憶格電路包含多數資料存取端，且該些資料存取端由至少二通路電晶體開關裝置所控制。
  3. 如申請專利範圍第1項所述之靜態隨機存取記憶體，其中該電能開關裝置為一P型金氧半導體電晶體，具有一閘極耦接至該讀取 致能條訊號傳輸線、一源極耦接至該第一預定電壓，以及一汲極耦接至該些電能接收端之一。
  4. 如申請專利範圍第1項所述之靜態隨機存取記憶體，其中該電能開關裝置為一P型金氧半導體電晶體，具有一閘極耦接至一地電壓位準、一源極耦接至該第一預定電壓，以及一汲極耦接至該些電能接收端其中之一。
  5. 如申請專利範圍第1項所述之靜態隨機存取記憶體，其中該電能開關裝置為一N型金氧半導體電晶體，具有一閘極耦接至該讀取致能條訊號傳輸線、一汲極耦接至該第一預定電壓，以及一源極耦接至該些電能接收端其中之一。
  6. 如申請專利範圍第1項所述之靜態隨機存取記憶體，其中該些電能維持裝置其中至少其一為一N型金氧半導體電晶體，具有一閘極耦接至該第一預定電壓、一汲極耦接至該第一預定電壓、以及一源極耦接至該些電能接收端其中之一。
  7. 如申請專利範圍第2項所述之靜態隨機存取記憶體，其中該電能供應電路更包含一邏輯電路，接收該讀取致能條訊號以及一記憶格欄位選擇訊號以輸出一電源切換控制訊號，其中該電能開關裝置根據該電源切換控制訊號開啟或關閉。
  8. 如申請專利範圍第1項所述之靜態隨機存取記憶體，其中該電能供應電路包含：一第二預定電壓位準提供來源，用以提供低於該第一預定電壓位準的一第二預定電壓位準；一讀取致能條訊號傳輸線，用以傳輸一讀取致能條訊號(REB)；多數邏輯電路，接收該讀取致能條訊號以及一記憶格選擇訊號以輸出電源切換控制訊號以及隔離控制訊號；多數隔離裝置，分別具有一控制端耦接至該些邏輯電路其中之一、一第一端耦接至該第二預定電壓位準、以及一第二端耦接至該記憶格電路，其中該隔離裝置由該隔離控制訊號所控制以決定開啟或關閉；多數電能開關裝置，用以提供該電能至多數該記憶格電路的該些電能接收端，並根據該些電源切換控制訊號決定開啟或關閉。
  9. 如申請專利範圍第8項所述之靜態隨機存取記憶體，其中該第二預定電壓位準提供來源包含一降壓裝置，用以降低該第一預定電壓位準來產生該第二預定電壓位準。
  10. 如申請專利範圍第1項所述之靜態隨機存取記憶體，其中該電能供應電路包含：一讀取致能條訊號傳輸線，用以傳送一讀取致能條訊號；一邏輯電路，用以接收該讀取致能條訊號以及欲被寫入至該閉鎖電路的資料來產生一電源控制訊號； 至少二電能開關裝置，用以根據該電源控制訊號提供該電能至該閉鎖電路的該些電能接收端；至少二電能維持裝置，具有一第一端耦接至該第一預定電壓位準，以及一第二端分別耦接至該電能接收端；其中當耦接該電能開關裝置的該反相器儲存之該資料被讀取時，該電能開關裝置開啟；且該些電能接收端的電壓位準根據欲被寫入至該閉鎖電路的資料而改變。
  11. 如申請專利範圍第1項所述之靜態隨機存取記憶體，其中該記憶格電路包含：一閉鎖電路，具有一第一存取端以及一第二存取端，並具有電能接收端，用以接收來自該電能供應電路的該電能；一第一通路電晶體電能開關裝置，具有一第一位元傳送端耦接於該第一存取端，一第一控制端耦接於一第一寫入字元線，和一第二位元傳送端；一第二通路電晶體電能開關裝置，具有一第三位元傳送端耦接於該第二存取端，一第二控制端耦接於一第二寫入字元線，和一第四位元傳送端耦接於該第二位元傳送端；一第三通路電晶體電能開關裝置，具有一第五位元傳送端耦接於該第四位元傳送端，一第三控制端耦接於一字元線，和一第六位元傳送端耦接於一位元線；一感測放大器，耦接於該位元線，用以判斷藉由該位元線所傳遞之位元值；以及 一第四通路電晶體電能開關裝置，具有一控制端耦接於該第一通路電晶體開關裝置之該第一位元傳送端，一第一端耦接於該第三通路電晶體開關裝置之該第五位元傳送端，以及一第二端耦接於一參考電位。
  12. 如申請專利範圍第11項所述之靜態隨機存取記憶體，其中該記憶格電路包含：一第五通路電晶體電能開關裝置，具有一第一端耦接於該第四通路電晶體電能開關裝置之該第一端，一第二端耦接於該第三通路電晶體電能開關裝置之該第五位元傳送端以及一控制端耦接於該字元線。
TW100102780A 2010-07-06 2011-01-26 低電能靜態隨機存取記憶體 TWI470640B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US36152810P 2010-07-06 2010-07-06

Publications (2)

Publication Number Publication Date
TW201203277A TW201203277A (en) 2012-01-16
TWI470640B true TWI470640B (zh) 2015-01-21

Family

ID=45428021

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100102780A TWI470640B (zh) 2010-07-06 2011-01-26 低電能靜態隨機存取記憶體

Country Status (3)

Country Link
US (1) US8659936B2 (zh)
CN (1) CN102314936B (zh)
TW (1) TWI470640B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI595505B (zh) * 2015-04-29 2017-08-11 台灣積體電路製造股份有限公司 記憶裝置及其控制方法
TWI623942B (zh) * 2016-06-23 2018-05-11 蕭志成 低功耗記憶體裝置
US11183234B2 (en) 2019-11-25 2021-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Bitcell supporting bit-write-mask function

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9455021B2 (en) * 2011-07-22 2016-09-27 Texas Instruments Incorporated Array power supply-based screening of static random access memory cells for bias temperature instability
US9299395B2 (en) 2012-03-26 2016-03-29 Intel Corporation Methods and systems to selectively boost an operating voltage of, and controls to an 8T bit-cell array and/or other logic blocks
TWI425236B (zh) * 2012-05-11 2014-02-01 Univ Nat Chiao Tung 臨界電壓量測裝置
CN103700395B (zh) 2012-09-28 2016-12-21 国际商业机器公司 存储器单元
US9058861B2 (en) 2012-12-18 2015-06-16 International Business Machines Corporation Power management SRAM write bit line drive circuit
TWI509606B (zh) 2013-04-23 2015-11-21 Univ Nat Chiao Tung 靜態記憶體及記憶胞
US9263123B2 (en) * 2013-10-31 2016-02-16 Taiwan Semiconductor Manufacturing Company Ltd. Memory device and a method of operating the same
TWI528361B (zh) * 2013-12-10 2016-04-01 智原科技股份有限公司 靜態記憶胞
US9355694B2 (en) * 2014-03-28 2016-05-31 Intel Corporation Assist circuit for memory
US9299396B1 (en) 2014-07-15 2016-03-29 Altera Corporation Programmable integrated circuits with in-operation reconfiguration capability
US10403384B2 (en) 2016-06-22 2019-09-03 Darryl G. Walker Testing a semiconductor device including a voltage detection circuit and temperature detection circuit that can be used to generate read assist and/or write assist in an SRAM circuit portion and method therefor
US9940999B2 (en) 2016-06-22 2018-04-10 Darryl G. Walker Semiconductor devices, circuits and methods for read and/or write assist of an SRAM circuit portion based on voltage detection and/or temperature detection circuits
US10691460B2 (en) * 2016-12-13 2020-06-23 International Business Machines Corporation Pointer associated branch line jumps for accelerated line jumps
CN109509494B (zh) * 2017-09-15 2021-05-25 展讯通信（上海）有限公司 用于唤醒sram存储阵列的电路及sram
WO2020023511A1 (en) 2018-07-23 2020-01-30 Affirmed Networks, Inc. System and method for intelligently managing sessions in a mobile network
TWI674754B (zh) * 2018-12-28 2019-10-11 新唐科技股份有限公司 資料保持電路
TWI681389B (zh) * 2019-02-22 2020-01-01 修平學校財團法人修平科技大學 半導體記憶裝置
US11972793B2 (en) 2021-09-15 2024-04-30 Mavagail Technology, LLC Integrated circuit device including an SRAM portion having end power select circuits

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5497115A (en) * 1994-04-29 1996-03-05 Mosaid Technologies Incorporated Flip-flop circuit having low standby power for driving synchronous dynamic random access memory
US20070236983A1 (en) * 2006-03-30 2007-10-11 Arm Limited Integrated circuit memory with write assist
US20070274124A1 (en) * 2006-05-26 2007-11-29 Nobuaki Otsuka Semiconductor memory device with improved resistance to disturbance and improved writing characteristic
US20090251984A1 (en) * 2008-03-26 2009-10-08 Jong-Hoon Jung Static memory device and static random access memory device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100409365C (zh) * 2003-12-05 2008-08-06 晶豪科技股份有限公司 伪静态随机存取存储器的数据刷新方法
TWI259939B (en) * 2004-12-02 2006-08-11 Univ Nat Chiao Tung A power gating structure with concurrent data retention and intermediate modes
JP4912016B2 (ja) * 2005-05-23 2012-04-04 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP4914034B2 (ja) * 2005-06-28 2012-04-11 セイコーエプソン株式会社 半導体集積回路
US7548456B2 (en) * 2007-07-02 2009-06-16 Faraday Technology Corp. Combo memory cell
US7570537B2 (en) * 2007-07-12 2009-08-04 Sun Microsystems, Inc. Memory cells with power switch circuit for improved low voltage operation
US7733687B2 (en) * 2008-02-20 2010-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. WAK devices in SRAM cells for improving VCCMIN
KR101505554B1 (ko) * 2008-09-08 2015-03-25 삼성전자주식회사 반도체 메모리 장치 및 상기 반도체 메모리 장치의 동작 방법
KR101446337B1 (ko) * 2008-09-08 2014-10-02 삼성전자주식회사 반도체 메모리 장치 및 상기 반도체 메모리 장치의 동작 방법
US8004907B2 (en) * 2009-06-05 2011-08-23 Freescale Semiconductor, Inc. SRAM with read and write assist

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5497115A (en) * 1994-04-29 1996-03-05 Mosaid Technologies Incorporated Flip-flop circuit having low standby power for driving synchronous dynamic random access memory
US20070236983A1 (en) * 2006-03-30 2007-10-11 Arm Limited Integrated circuit memory with write assist
US20070274124A1 (en) * 2006-05-26 2007-11-29 Nobuaki Otsuka Semiconductor memory device with improved resistance to disturbance and improved writing characteristic
US20090251984A1 (en) * 2008-03-26 2009-10-08 Jong-Hoon Jung Static memory device and static random access memory device

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI595505B (zh) * 2015-04-29 2017-08-11 台灣積體電路製造股份有限公司 記憶裝置及其控制方法
TWI623942B (zh) * 2016-06-23 2018-05-11 蕭志成 低功耗記憶體裝置
US11183234B2 (en) 2019-11-25 2021-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Bitcell supporting bit-write-mask function
TWI754461B (zh) * 2019-11-25 2022-02-01 台灣積體電路製造股份有限公司 記憶體胞元、sram裝置以及寫入資料至sram裝置的方法
US11631456B2 (en) 2019-11-25 2023-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Bitcell supporting bit-write-mask function

Also Published As

Publication number Publication date
CN102314936B (zh) 2015-04-15
US8659936B2 (en) 2014-02-25
US20120008449A1 (en) 2012-01-12
TW201203277A (en) 2012-01-16
CN102314936A (zh) 2012-01-11

Similar Documents

Publication Publication Date Title
TWI470640B (zh) 低電能靜態隨機存取記憶體
TWI464745B (zh) 具有由資料控制之電源供應的靜態隨機存取記憶體
US7826253B2 (en) Semiconductor memory device and driving method thereof
KR100964266B1 (ko) 저전력 고성능의 메모리셀 및 관련방법
US10355676B2 (en) Electronic circuit
US8391097B2 (en) Memory word-line driver having reduced power consumption
WO2013172066A1 (ja) 双安定回路と不揮発性素子とを備える記憶回路
US8879304B2 (en) Memory circuit and word line control circuit
KR102317584B1 (ko) 메모리 디바이스에서의 전력 스위치 제어
US11545192B2 (en) System and method of power management in memory design
KR102115639B1 (ko) 전원 스위치 회로
US7863959B2 (en) Apparatus and methods for a high-voltage latch
US20220084583A1 (en) Electronic circuit and bistable circuit
US10763834B2 (en) Latch circuit
US9509297B2 (en) Switching circuit for controlling current responsive to supply voltage values
TW202008362A (zh) 電源供應控制電路
CN113284526B (zh) 电子器件及其操作方法
US11450369B2 (en) Semiconductor circuit and electronic device for storing information
JP7155154B2 (ja) 半導体回路および半導体回路システム
US11682453B2 (en) Word line pulse width control circuit in static random access memory
US20240105261A1 (en) Non-volatile storage circuit
KR20120126435A (ko) 전류 제어 장치
CN116434793A (zh) 电源控制器件、电路以及方法
TW201301282A (zh) 模式改變電路系統及方法