CN116434793A - 电源控制器件、电路以及方法 - Google Patents

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Abstract

一种电源控制器件，包括第一开关和第二开关。第一开关的第一端子被配置为接收第一电压域中的第一电压信号，第二开关的第一端子被配置为接收不同于第一电压域的第二电压域中的第二电压信号。第二开关的第二端子耦接第一开关的第二端子，控制电路耦接第一开关和第二开关的控制端子。控制电路被配置为响应于第一电压信号的电压电平的降低而接通第一开关。本申请的实施例还涉及电源控制电路以及方法。

Description

电源控制器件、电路以及方法
技术领域
本申请的实施例涉及电源控制器件、电路以及方法。
背景技术
一些已知的存储器器件，诸如静态随机存取存储器(SRAM)器件，包括电源开关控制设计。典型的SRAM存储器器件具有存储器单元阵列。每个存储器单元使用连接在上参考电位和下参考电位(通常为地)之间的晶体管装置，使得两个储存节点中的一个能够被要储存的信息占用，而互补信息储存在另一储存节点处。一些SRAM装置在低电压域中操作存储器逻辑，而在高电压域中操作存储器阵列。此外，可以采用各种技术来降低功耗。例如，可以在睡眠模式或关机模式期间关断存储器器件的部分。提供电源切换装置以在不同的电压域之间切换，并且以实施不同的操作模式，诸如关机模式。
发明内容
根据本申请的实施例的一个方面，提供了一种电源控制器件，包括：第一开关，第一开关的第一端子被配置为接收第一电压域中的第一电压信号；第二开关，第二开关的第一端子被配置为接收与第一电压域不同的第二电压域中的第二电压信号，第二开关的第二端子耦接到第一开关的第二端子；以及控制电路，耦接到第一开关和第二开关的控制端子，并且被配置为响应于第一电压信号的电压电平的降低而接通第一开关。
根据本申请的实施例的另一个方面，提供了一种电源控制电路，包括：第一电压域输入端子；第二电压域输入端子；第一晶体管，具有连接到第一电压域输入端子的第一源极/漏极端子和连接到电压输出端子的第二源极/漏极端子；第二晶体管，具有连接到第二电压域输入端子的第一源极/漏极端子和连接到电压输出端子的第二源极/漏极端子；控制电路，具有连接到第一晶体管和第二晶体管的栅极端子的使能输入端子和输出端子；以及使能电路，包括反相器，反相器具有连接到第一电压域输入端子的输入端子和连接到使能输入端子的输出。
根据本申请的实施例的又一个方面，提供了一种电源控制方法，包括：通过第一开关接收第一电源域中的第一电压信号；通过第二开关接收第二电源域中的第二电压信号；接收具有指示关机模式的第一逻辑电平的关机信号；响应于关机信号的第一逻辑电平，关断第一开关和第二开关；以及之后在关机模式下响应于第一电压信号的降低而接通第一开关。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是图示根据一些实施例的存储器器件的示例的框图。
图2是图示控制电路和头部电路的进一步方面的框图。
图3是图示根据一些实施例的存储器阵列的示例的框图。
图4是图示根据一些实施例的图3中所示的存储器阵列的SRAM存储器单元的示例的示意图。
图5是图示根据一些实施例的电源开关控制电路的示例的示意图。
图6是图示根据一些实施例的使能电路的示例的示意图。
图7是图示根据一些实施例的对应于图5中图示的电源开关控制电路的示例波形的波形图。
图8是图示根据一些实施例的对应于图5中图示的电源开关控制电路的各种信号的逻辑值的表。
图9是图示根据一些实施例的电源开关控制电路的另一个示例的示意图。
图10是图示根据一些实施例的使能电路的另一示例的示意图。
图11是图示根据一些实施例的对应于图9中图示的电源开关控制电路的各种信号的逻辑值的表。
图12是图示根据一些实施例的头部电路和控制电路的另一示例的示意图。
图13是图示根据一些实施例的电源开关控制电路的另一示例的示意图。
图14是图示根据一些实施例的对应于图13中图示的电源开关控制电路的各种信号的逻辑值的表。
图15是图示根据一些实施例的头部电路和控制电路的另一示例的示意图。
图16是图示根据一些实施例的电源开关控制电路的另一示例的示意图。
图17是图示根据一些实施例的对应于图16中图示的电源开关控制电路的各种信号的逻辑值的表。
图18是图示根据一些实施例的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。器件可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
一些存储器器件，诸如静态随机存取存储器(SRAM)器件，包括电源开关控制电路。典型的SRAM存储器器件具有存储器单元阵列。示例SRAM装置具有存储器单元，每个存储器单元使用连接在上参考电位和下参考电位(通常为地)之间的六个晶体管，使得两个储存节点中的一个可以被要储存的信息占用，而互补信息储存在另一储存节点处。一些SRAM装置在低电压域中操作存储器逻辑，而在高电压域中操作存储器阵列。此外，可以采用各种技术来降低功耗。例如，可以在睡眠模式或关机(SD)模式期间关断存储器器件的部分。如果不仔细控制切换程序，就会出现问题。
在一些实施方式中，电源开关电路被配置为在用于不同电源域(诸如VDD和VDDM)的电源轨之间进行选择。因此，控制电路可以被配置为在双电源方案下选择VDD或VDDM。控制电路可以包括响应于VDDM域和VDD域的相应控制信号的电源开关，诸如CMOS晶体管。
图1示出了根据一些实施例的示例电子器件，诸如SRAM存储器器件10。如图1所示，示例SRAM器件10包括SRAM宏20，SRAM宏20包括SRAM核心30和电源开关控制电路100。
SRAM器件10被配置为在两个不同的电源域中操作。所示示例SRAM器件10因此包括对应于两个电压域的电压输入端子：被配置为接收VDD电源域的VDD输入电压的VDD输入端子，以及被配置为接收VDDM电源域的VDDM输入电压的VDDM输入端子。SRAM宏20还包括电源开关控制电路100，电源开关控制电路100被配置为选择性地控制向SRAM核心30输出VDD电压信号和/或VDDM电压信号。
分别在VDDM和VDD电压域中的逻辑电路40和42向SRAM核心30和/或电源开关电路100提供控制信号。例如，逻辑电路40、42中的一者或两者可以向SRAM宏20的组件输出睡眠信号和关机信号。在一些实施例中，逻辑电路40、42可以输出深睡眠(DSLP)、浅睡眠(LSLP)和/或关机(SD)控制信号。在LSLP模式和DSLP模式下，存储器阵列可以在外围组件的不同组合被关机时继续接收电源，而在关机模式下，可以从外围物件和存储器阵列均移除电源。
在所示示例中，电源开关控制电路100将控制信号输出到头部电路102，电源开关控制电路100控制电源开关110和112以选择性地将电源信号VDD_SRAM输出到SRAM核心30。在图1的示例中，电源开关由p型金属氧化物半导体(PMOS)晶体管实施。因此，在存储器操作模式中，控制电路100控制头部电路102的电源开关110、112以连接VDD或VDDM端子，以在期望的VDD电源域或VDDM电源域中将VDD_SRAM信号输出到SRAM核心30。图1图示了连接到SRAM核心30的控制电路100和头部电路，但是本公开不限于SRAM存储器。例如，控制电路100可以与其他类型的存储器或使用不同电源域供电的其他器件一起使用。
图2图示了控制电路100和头部电路102的进一步方面。电源开关控制电路100被配置为分别将栅极控制信号GMB和GDB输出到开关110和112的栅极端子。开关110具有连接到VDD输入端子的一个源极/漏极端子，并且其另一源极/漏极端子连接到输出端子VDD_SRAM。因此，开关110在本文中有时被称为“VDD控制开关110”。开关112具有连接到VDDM输入端子的一个源极/漏极端子，并且其另一源极/漏极端子连接到输出端子VDD_SRAM。因此，第二开关112在本文中有时被称为“VDDM控制开关112”。
在关机模式中，例如，逻辑高(即逻辑1)栅极控制信号GMB和GDB将被施加到电源开关110和112的栅极端子以关断两个开关，从而将SRAM核心30与VDDM输入端子和VDD输入端子断开连接。在其他实施方式中，电源开关可以由n型金属氧化物半导体(NMOS)晶体管实施，在这种情况下控制信号将相反。此外，在其他实施方式中，可以采用其他类型的控制开关。
因此，在关机模式中，栅极控制信号GMB和GDB均被强制到预定电平(例如，PMOS晶体管的逻辑1)，以关断电源开关110、112二者并减少泄漏。然而，在一些情况下，例如当在关机模式期间VDD电压信号崩溃(即降至0)时，可能会存在由栅诱导漏极泄漏(GIDL)创建的泄漏路径。崩溃的VDD和高GDB栅极信号(即VDD控制信号)在VDD控制开关110上形成负偏置电平，这继而会引起GIDL泄漏。GIDL泄漏与负偏置电平成比例，因为在更大的电场下会创建进入导电带的更多的价带电子-空穴对隧穿。
根据一些实施例，提供额外引脚以在VDD和/或VDDM输入电压崩溃(诸如由于在用于节省能源的关机模式期间被关断)之后，强制PMOS电源控制开关110、112的适当控制信号GMB和/或GDB从1变为0。换言之，适当的开关110、112响应于VDD或VDDM的崩溃而被接通。因此降低了体(bulk)到源极的泄漏(在一些示例中降低了12％)，并且增加了沟道泄漏。在控制开关由PMOS晶体管实施的示例中，总泄露节省可以分别约为51％和38％。因此，如本文所用，“X-轨降低模式”指的是当VDD和/或VDDM电压崩溃时控制电路100控制开关110和/或112的操作。
SRAM核心30包括一个或多个存储器阵列50，存储器阵列50包括多个存储器单元52或位单元。图3图示了存储器阵列50中的一个的示例。SRAM核心30还包括连接到逻辑电路42的输入/输出(I/O)电路54。存储器单元52和I/O电路54可以通过互补位线BL和BLB耦接，并且可以经由互补位线BL和BLB从存储器单元52读取数据以及向存储器单元52写入数据。在图3的示例中，存储器单元52是SRAM单元。然而，本发明不限于SRAM存储器。
图4是图示根据一些实施例的示例SRAM存储器单元52的电路图。存储器单元52包括但不限于六个晶体管(6T)SRAM结构。在一些实施例中，可以使用多于或少于六个的晶体管来实施存储器单元52。例如，在一些实施例中，存储器单元52可以使用4T、8T或10T SRAM结构，并且在其他实施例中可以包括存储器类位单元或构建单元。存储器单元52包括由NMOS/PMOS晶体管对M1和M2形成的第一反相器，由NMOS/PMOS晶体管对M3和M4形成的第二反相器，以及存取晶体管/传输门M5和M6。晶体管M1、M3、M5和M6包括n型金属氧化物半导体(NMOS)晶体管，晶体管M2和M4包括p型金属氧化物半导体(PMOS)晶体管。
第一和第二反相器彼此交叉耦接以形成用于数据储存的锁存电路。晶体管M2和M4中的每个的第一端子耦接到供电电源VDD，而晶体管M1和M3中的每个的第一端子耦接到参考电压VSS，例如地。传输门晶体管M6的栅极耦接到字线WL。传输门晶体管M6的漏极耦接到位线BL。此外，传输门晶体管M6的第一端子耦接到晶体管M4和M3的第二端子，并且还在节点Q处耦接到M2和M1的栅极。类似地，传输门晶体管M5的栅极耦接到字线WL。传输门晶体管M5的漏极耦接到互补位线BLB。此外，传输门晶体管M5的第一端子耦接到晶体管M2和M1的第二端子并且还在节点Q反
Figure BDA0004089325040000071
处耦接到晶体管M4和M3的栅极。
图5是图示控制电路100的实施例100a的方面的示意图。控制电路100a包括接收使能信号101的使能引脚或使能端子。如上所述，控制电路100输出栅极控制信号GDB和GMB到开关110、112的栅极端子，以响应于VDDM和/或VDD电压信号的电压电平的崩溃或降低而选择性地接通开关110、112中的一者或两者。使能信号101响应于VDD和/或VDDM信号的电压电平。在图5所示的示例中，控制电路100a被配置为响应于VDD电压的崩溃而接通VDD控制开关110。如下文进一步详细讨论的，当使能信号101指示VDD信号崩溃时，GDB控制信号变为低以接通VDD控制开关110并降低VDD控制开关110的体源极。
图6图示了配置为输出由控制电路100a接收的使能信号101的使能电路120的示例。控制电路100被配置为响应于VDD电压信号的崩溃而接通VDD控制开关110。在所示示例中，开关110和112是PMOS晶体管，它们基于在其栅极端子处的低有效信号而接通。因此，使能电路120包括反相器122，其输入端子连接到VDD电压端子。当VDD信号崩溃(即变为0)时，反相器122输出高使能信号101。
返回图5，所示控制电路100a包括被配置为接收关机信号SD的第一输入端子130和被配置为接收SRAM选择信号AON_SELSRM_IN的第二输入端子132。控制电路100包括分别接收关机信号SD和SRAM选择信号AON_SELSRAM_IN的第一电平移位器134和第二电平移位器136。第一和第二电平移位器134、136移位相应输入信号的电压电平。例如，第一和第二电平转换器134、136可以在VDD电压域中接收相应的输入信号并且在VDDM电压域中输出这些信号。第一电平移位器134的输出连接到反相器140，该反相器140输出反相的关机信号SD作为反关机信号SDB。电平移位的SRAM选择信号AON_SELSRAM_IN被输出到反相器142和144。反相器144的输出由另一个反相器146接收。
NAND门148和150分别接收反相器142和146的输出以及反关机信号SDB。NAND门150的输出由反相器154和156接收，并且反相器156输出在VDDM控制开关112的栅极端子处接收的控制信号GMB。反相器152接收NAND门148的输出，并且向NOR门158提供输入信号。NOR门158还接收使能信号101，并将控制信号GDB输出到VDD控制开关110。除了促进适当的逻辑输出之外，图5中所示的反相器提供所需的信号时序，因此，可以采用更多或更少的反相器来实现输出信号的正确时序。
图7是图示结合图5讨论的各种信号的波形的图表，图8是图示对应信号中的某些信号的逻辑值的表。在存储器模式中，SRAM核心30从头部电路102接收电源以操作存储器阵列50，关机信号处于低逻辑电平。当关机信号SD变高以表示关机模式时，反相器140输出低的反关机SDB信号。低SDB信号导致NAND门148和150的高输出。NAND门150的高输出导致高GMB信号，其在关机模式期间关断VDDM控制开关112并将VDDM输入端子与SRAM核心30断开连接。
NAND门148的高输出被输出到反相器152，反相器152向NOR门158提供低输入。在VDD信号崩溃之前，使能信号101保持低。因此，在VDD信号崩溃之前，NOR门158向VDD控制开关110输出高GDB控制信号，关断VDD控制开关110以在关机模式期间将VDD输入端子与SRAM核心30断开连接。
当VDD信号崩溃(即降低到0或逻辑低)时，使能电路120的反相器122输出高使能信号101，表示X-轨降低模式。由NOR门158接收的高电平使能信号101使GDB控制信号变为低。这接通了VDD控制开关110，从而减少了体到源极泄漏。
图9是图示控制电路100的另一个实施例100b的方面的示意图。图5中所示的控制电路100a被配置为在VDD电压崩溃之后接通VDD控制开关110，而图9中所示的控制电路100b响应于关机模式期间VDDM电压的崩溃而接通VDDM控制开关112。因此，在图9所示的示例中，使能信号101响应于VDDM电压的崩溃。因此，当使能信号101指示VDDM信号崩溃时，GMB控制信号变为低以接通VDDM控制开关112并降低VDDM控制开关112的体到源极泄漏。
图10图示了配置成输出使能信号101以指示控制电路100b的VDDM信号崩溃的使能电路124的示例。控制电路100b被配置为响应于VDDM电压信号的崩溃而接通VDDM控制开关110。与图5的示例一样，图9的电路中的开关110和112是PMOS晶体管，它们基于其栅极端子处的低有效信号而被接通。因此，在图10所示的使能电路124中，反相器126的输入端子连接到VDDM电压端子。当VDDM信号崩溃(即降低到0或逻辑低)时，反相器126输出高使能信号101。
类似于图5所示的控制电路100a，图9的控制电路100b包括被配置为接收关机信号SD的第一输入端子130，以及被配置为接收SRAM选择信号AON_SELSRM_IN的第二输入端子132。控制电路100b还包括分别接收关机信号SD和SRAM选择信号AON_SELSRAM_IN的第一电平移位器134和第二电平移位器136。第一电平移位器134的输出连接到反相器140，反相器140输出反关机信号SDB。
在图9的示例中，电平移位的SRAM选择信号AON_SELSRAM_IN被输出到反相器162和164。反相器162的输出由另一个反相器166接收。反相器166和164的输出以及反关机信号SDB分别由NAND门168和170接收。NAND门170的输出被连接到另一个反相器176的反相器174接收，然后反相器176输出在VDD控制开关110的栅极端子处接收的控制信号GDB。反相器172接收NAND门168的输出，并向NOR门178提供输入信号。NOR门178还接收使能信号101，并将控制信号GMB输出到VDDM控制开关112。与图5的示例一样，图9所示的反相器提供了所需的信号时序，并且因此，可以使用更多或更少的反相器来实现信号输出的正确时序。
图11是图示对应于图9的电路的信号的逻辑值的表。当关机信号SD变高以指示关机模式时，反相器140输出低反关机信号SDB。低SDB信号导致NAND门168和170的高输出。NAND门170的高输出导致高GDB信号，这关断VDD控制开关110并在关机模式期间将VDD输入端子与SRAM核心30断开连接。
NAND门168的高输出被输出到反相器172，反相器172向NOR门178提供低输入。在VDDM信号崩溃之前，使能信号101保持低。因此，在VDDM信号崩溃之前，NOR门178向VDDM控制开关112输出高GMB控制信号，在关机模式期间关断VDDM控制开关112以将VDDM输入端子与SRAM核心30断开连接。
当VDDM信号崩溃(即降低到0)时，使能电路124的反相器126输出高使能信号101。由NOR门178接收的高使能信号101使GMB控制信号变为低。这接通了VDDM控制开关112，从而降低了由VDDM信号崩溃导致的体对源极泄漏。
图12和图13图示了图1的控制电路100和头部电路102的另一个示例。更具体地，图12图示了头部电路102a的实施例，其中采用了VDD控制开关的“堆栈”。一个或多个第一VDD控制开关110-1与第二VDD控制开关110-2串联连接。在图12的示例中，第一VDD控制开关110-1包括一个或多个PMOS开关P2_1至P2_n，PMOS开关P2_1至P2_n的源极/漏极连接，使得开关110-1与第二VDD控制开关110-2串联。第一VDD控制开关110-1由GDB控制信号控制，而第二VDD控制开关110-2由控制电路100c输出的GDB2控制信号控制。
图13图示了控制电路100c的方面。控制电路100c接收使能信号101，使能信号101响应于VDD端子的崩溃。因此，图6所示的使能电路120可以为控制电路100c提供使能信号101。控制电路100c将GMB栅极控制信号输出到VDDM控制开关112的栅极端子，并将GDB和GDB2控制信号分别输出到第一和第二VDD控制开关110-1和110-2。GDB2控制信号被配置为响应于VDD电压信号的电压电平的崩溃或降低而选择性地接通第二VDD控制开关110-2，从而减少第二VDD控制开关110-2的体对源极泄漏。
图13的控制电路100c与图5所示的控制电路100a类似，但进一步配置为输出GDB2信号。因此，控制电路100c包括接收关机信号SD的第一输入端子130和接收SRAM选择信号AON_SELSRM_IN的第二输入端子132。第一电平移位器134和第二电平移位器136分别接收关机信号SD和SRAM选择信号AON_SELSRAM_IN。反相器140输出反相的关机信号SD作为反关机信号SDB。电平移位的SRAM选择信号被输出到反相器142和144，反相器144的输出被反相器146接收。
由NAND门148和150分别接收反相器142和146的输出以及反关机信号SDB。NAND门150的输出由反相器154和156接收，以输出在VDDM控制开关112的栅极端子处接收的GMB控制信号。反相器152接收NAND门148的输出，并提供输入信号到NOR门158。另外，反相器153被连接为接收反相器152的输出。反相器153将GDB控制信号输出到第一VDD控制开关110-1。
如图14的表所示，在VDD信号崩溃(即关机模式)之前以及在VDD信号崩溃之后(即X-轨降低模式)，GDB控制信号保持高。换言之，控制电路100c将GDB控制信号提供给第一VDD控制开关110-1，使得这些开关在关机模式期间保持关断。
与图5的控制电路100a一样，图13中的NOR门158除了接收反相器152的输出之外还接收使能信号101，并将控制信号GDB2输出到第二VDD控制开关110-2。如图14的表所示，当关机信号SD变为高以表示关机模式时，反相器140输出低反关机SDB信号。低SDB信号导致NAND门148和150的高输出。NAND门150的高输出导致高GMB信号，在关机模式期间关断VDDM控制开关112并将VDDM输入端子与SRAM核心30断开连接。
NAND门148的高输出被输出到反相器152，反相器152的输出被反相器153接收以将高GDB信号输出到第一VDD控制开关110-1。反相器152的低输出进一步提供给NOR门158。在VDD信号崩溃之前，使能信号101保持为低并且NOR门158相应地输出高GDB2控制信号到第二VDD控制开关110-2，在关机模式期间将VDD输入端子与SRAM核心30断开连接。
当VDD信号崩溃(即降低到0)时，使能电路120的反相器122输出高使能信号101，表示X-轨降低模式。由NOR门158接收的高使能信号101使GDB2控制信号变为低。这接通了第二VDD控制开关110-2，减少了体到源极泄漏。
图15和图16示出了图1的控制电路100和头部电路102的又一个示例。更具体地，图15示出了头部电路102b的实施例，在头部电路102b中采用了VDDM控制开关的堆栈。一个或多个第一VDDM控制开关112-1使其源极/漏极端子连接，使得开关112-1与第二VDDM控制开关112-2串联连接。在图15中，第一VDDM控制开关112-1包括与第二VDDM控制开关112-2串联的一个或多个PMOS开关P2_1至P2_n。第一VDDM控制开关112-1由GMB控制信号控制，而第二VDDM控制开关112-2由控制电路100d输出的GMB2控制信号控制。
图16图示了控制电路100d的方面。控制电路100d接收使能信号101，使能信号101响应于VDDM端子的崩溃。因此，图10所示的使能电路124可以为控制电路100d提供使能信号101。控制电路100d将GDB栅极控制信号输出到VDD控制开关110的栅极端子，并将GMB和GMB2控制信号分别输出到第一和第二VDDM控制开关112-1和112-2。GMB2控制信号被配置为响应于VDDM电压信号的电压电平的崩溃或降低而选择性地接通第二VDDM控制开关112-2，从而降低第二VDDM控制开关112-2的体到源极泄漏。
图16的控制电路100d与图9所示的控制电路100b类似，但进一步被配置为在关机模式期间响应于VDDM电压的崩溃而输出GMB2信号，以接通第二VDDM控制开关112-2，从而降低体到源极泄漏。
控制电路100d具有接收关机信号SD的第一输入端子130和接收SRAM选择信号AON_SELSRM_IN的第二输入端子132。第一电平移位器134的输出连接到反相器140，反相器140输出反关机信号SDB。电平移位的SRAM选择信号AON_SELSRAM_IN被输出到反相器162和164，反相器162的输出由反相器166接收。反相器166和164的输出连同反关机信号SDB分别由NAND门168和170接收。NAND门170的输出由反相器174接收，并且反相器176输出在VDD控制开关110的栅极端子处接收的控制信号GDB。
反相器172接收NAND门168的输出，并向NOR门178提供输入信号。另外，反相器173被连接为接收反相器172的输出。反相器173输出GMB控制信号到第一VDDM控制开关112-1。
如图17的表中所示，在VDDM信号崩溃(即关机模式)之前以及在VDDM信号崩溃之后(即X-轨降低模式)，GMB控制信号保持高电平。换言之，控制电路100d将GMB控制信号提供给第一VDDM控制开关112-1，使得这些开关在关机模式期间保持关断并且将SRAM核心30与VDDM端子断开连接。
与图9的控制电路100b一样，图16中的NOR门178除了接收反相器172的输出之外还接收使能信号101，并将控制信号GMB2输出到第二VDDM控制开关112-2。如图17的表所示，当关机信号SD变为高表示关机模式时，反相器140输出低反关机信号SDB。低SDB信号导致NAND门168和170的高输出。NAND门170的高输出导致高GDB信号，在关机模式期间关断VDD控制开关110并将VDD输入端子与SRAM核心30断开连接。
NAND门168的高输出被输出到反相器172，反相器172的输出由反相器173接收以将高GMB信号输出到第一VDDM控制开关112-1。反相器172的低输出进一步提供给NOR门178。在VDDM信号崩溃之前，使能信号101保持为低并且NOR门178相应地输出高GMB2控制信号到第二VDDM控制开关112-2，在关机模式下将VDDM输入端子与SRAM核心30断开连接。
当VDDM信号崩溃(即减小到0)时，使能电路124的反相器126输出高使能信号101，表示X-轨降低模式。由NOR门178接收的高使能信号101使GMB2控制信号变为低。这接通了第二VDDM控制开关112-2，从而降低了体到源极泄漏。
图18是图示用于控制诸如上面讨论的头部电路102的各种示例的头部电路的方法200的示例的流程图。该方法可以由本文公开的控制电路100的实施例来实施，并且在一些实施方式中，控制电路100操作为减少在输入电压信号(诸如VDD和/或VDDM输入电压)崩溃之后可能发生的控制开关的GIDL泄漏。连同图2一起参考图18，在操作210处，方法包括通过第一开关110接收第一电源域中的第一电压信号VDD。在操作212处，通过第二开关112接收第二电源域中的第二电压信号VDDM。在一些示例中，基于AON_SEL_IN信号接通第一开关110或第二开关112，以将期望电压域的电压电平提供给SRAM核心30。例如，当AON_SEL_IN信号处于高电平时SRAM核心30电源源自开关112(即VDDM)，并且控制电路100分别向开关110和112的栅极端子输出高GDB控制信号和低GMB信号。
在操作214处，接收关机信号，诸如图5-图17中所示的关机信号SD。SD信号具有指示关机模式的第一逻辑电平和指示存储器模式的第二逻辑电平。在存储器模式下(例如SD信号的第二逻辑电平)，控制电路100控制头部电路102使得第一和/或第二电压信号VDD、VDDM被选择性地输出到SRAM核心30，以施加所需的VDD或VDDM电压域中的供电电压。在操作216处，第一开关和第二开关响应于关机信号SD的第一逻辑电平而被关断。换言之，在关机模式下，控制头部电路102以从SRAM核心30移除电源。此后在操作218处，在关机模式下，第一开关响应于第一电压信号的降低而被接通。这降低了由于第一电压信号的崩溃导致的第一开关的GIDL泄漏。
因此，本公开的方面提供了一种电源开关电路，其被配置为在不同电源域(诸如VDD和VDDM)的电源轨之间进行选择。控制电路包括响应于VDDM和VDD域的相应控制信号的电源晶体管，使得器件(诸如SRAM存储器)可以在两个不同的电源域中操作。
因此，电源开关控制电路将控制信号输出到头部电路，头部电路控制电源开关以选择性地输出电源信号。在关机模式下(即为了降低功耗)，控制电路输出栅极控制信号以关断电源开关，从而将器件与VDDM和VDD输入端子断开连接。为了降低在关机模式下由于VDD和/或VDDM信号崩溃而导致的GIDL泄漏，响应于VDD或VDDM的崩溃接通相应的开关。因此降低了体到源极泄漏。
更具体地，根据一些公开的实施例，一种电源控制器件包括：第一开关和第二开关。第一开关的第一端子被配置为接收第一电压域中的第一电压信号，第二开关的第一端子被配置为接收与第一电压域不同的第二电压域中的第二电压信号。第二开关的第二端子耦接到第一开关的第二端子，控制电路耦接到第一开关和第二开关的控制端子。控制电路被配置为响应于第一电压信号的电压电平的降低而接通第一开关。
在上述电源控制器件中，第一电压域是VDD域。
在上述电源控制器件中，第一电压域是VDDM域。
在上述电源控制器件中，控制电路包括被配置为接收使能信号的使能输入端子，其中，使能信号是基于第一电压信号的电压电平的。
在上述电源控制器件中，还包括使能电路，使能电路具有被配置为接收第一电压域中的第一电压信号的输入端子和输出端子，所述输出端子连接为向所述使能输入端子输出所述使能信号。
在上述电源控制器件中，使能电路包括反相器。
在上述电源控制器件中，第一开关和第二开关各自包括PMOS晶体管。
在上述电源控制器件中，还包括包含第一开关的多个第一开关，其中，多个第一开关串联连接，并且其中，控制电路被配置为响应于第一电压信号的电压电平的降低而接通第一开关中的至少一个。
根据进一步的方面，一种电源控制电路包括第一电压域输入端子和第二电压域输入端子。第一晶体管具有连接到第一电压域输入端子的第一源极/漏极端子和连接到电压输出端子的第二源极/漏极端子。第二晶体管具有连接到第二电压域输入端子的第一源极/漏极端子和连接到电压输出端子的第二源极/漏极端子。控制电路具有连接到第一晶体管和第二晶体管的栅极端子的使能输入端子和输出端子。使能电路包括反相器，反相器具有连接到第一电压域输入端子的输入端子和连接到使能输入端子的输出。
在上述电源控制电路中，控制电路被配置为响应于使能信号指示在第一电压域输入端子处接收的电压信号的降低，而接通第一晶体管。
在上述电源控制电路中，控制电路包括被配置为接收关机信号的关机端子，并且其中，控制电路还被配置为基于关机信号而关断第一晶体管和第二晶体管。
在上述电源控制电路中，第一电压域的电压电平低于第二电压域的电压电平。
在上述电源控制电路中，第一晶体管和第二晶体管各自包括PMOS晶体管。
在上述电源控制电路中，还包括第三晶体管，第三晶体管具有连接到第一晶体管的第二源极/漏极端子的第一源极/漏极端子以及连接到电压输出端子的第二源极/漏极端子，其中，控制电路具有连接到第三晶体管的栅极端子的输出端子。
在上述电源控制电路中，控制电路被配置为响应于关机信号分别向所述第一晶体管的所述栅极端子和所述第二晶体管的所述栅极端子输出第一控制信号和第二控制信号，并且响应于所述关机信号和由所述使能电路输出的使能信号向所述第三晶体管的所述栅极端子输出第三控制信号。
在上述电源控制电路中，电压输出端子连接到SRAM存储器阵列。
根据又一方面，一种电源控制方法包括通过第一开关接收第一电源域中的第一电压信号，以及通过第二开关接收第二电源域中的第二电压信号。接收具有指示关机模式的第一逻辑电平的关机信号。响应于关机信号的第一逻辑电平，关断第一开关和第二开关，之后，在关机模式下响应于第一电压信号的降低而接通第一开关。
在上述电源控制方法中，第一电源域是VDD电源域或VDDM电源域中的一个。
在上述电源控制方法中，关机信号具有指示存储器模式的第二逻辑电平，并且其中，方法还包括：响应于关机信号的第二逻辑电平而接通第一电源开关或第二电源开关中的一个以输出第一电压信号或第二电压信号中的期望的一个。
在上述电源控制方法中，还包括：在关机模式下基于第一电压信号的下降生成使能信号；以及响应于使能信号接通第一开关。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

Claims (10)

1.一种电源控制器件，包括：
第一开关，所述第一开关的第一端子被配置为接收第一电压域中的第一电压信号；
第二开关，所述第二开关的第一端子被配置为接收与所述第一电压域不同的第二电压域中的第二电压信号，所述第二开关的第二端子耦接到所述第一开关的第二端子；以及
控制电路，耦接到所述第一开关的控制端子和所述第二开关的控制端子，并且被配置为响应于所述第一电压信号的电压电平的降低而接通所述第一开关。
2.根据权利要求1所述的电源控制器件，其中，所述第一电压域是VDD域。
3.根据权利要求1所述的电源控制器件，其中，所述第一电压域是VDDM域。
4.根据权利要求1所述的电源控制器件，其中，所述控制电路包括被配置为接收使能信号的使能输入端子，其中，所述使能信号是基于所述第一电压信号的所述电压电平的。
5.根据权利要求4所述的电源控制器件，还包括使能电路，所述使能电路具有被配置为接收所述第一电压域中的所述第一电压信号的输入端子和输出端子，所述输出端子连接为向所述使能输入端子输出所述使能信号。
6.根据权利要求5所述的电源控制器件，其中，所述使能电路包括反相器。
7.根据权利要求1所述的电源控制器件，其中，所述第一开关和所述第二开关各自包括PMOS晶体管。
8.根据权利要求1所述的电源控制器件，还包括包含所述第一开关的多个第一开关，其中，所述多个第一开关串联连接，并且其中，所述控制电路被配置为响应于所述第一电压信号的所述电压电平的降低而接通所述第一开关中的至少一个。
9.一种电源控制电路，包括：
第一电压域输入端子；
第二电压域输入端子；
第一晶体管，具有连接到所述第一电压域输入端子的第一源极/漏极端子和连接到电压输出端子的第二源极/漏极端子；
第二晶体管，具有连接到所述第二电压域输入端子的第一源极/漏极端子和连接到所述电压输出端子的第二源极/漏极端子；
控制电路，具有使能输入端子和连接到所述第一晶体管的栅极端子和所述第二晶体管的栅极端子的输出端子；以及
使能电路，包括反相器，所述反相器具有连接到所述第一电压域输入端子的输入端子和连接到所述使能输入端子的输出端。
10.一种电源控制方法，包括：
通过第一开关接收第一电源域中的第一电压信号；
通过第二开关接收第二电源域中的第二电压信号；
接收关机信号，所述关机信号具有指示关机模式的第一逻辑电平；
响应于所述关机信号的所述第一逻辑电平，关断所述第一开关和所述第二开关；以及之后
在所述关机模式下响应于所述第一电压信号的降低而接通所述第一开关。
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