CN102314936A - 低电能静态随机存取存储器 - Google Patents

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Abstract

一种静态随机存取存储器，包含：至少一存储格电路，包含了具有至少二反相器的一闭锁电路，且包含用以接收电能的两电能接收端；以及一电能供应电路，用以提供该电能至该存储格电路，使得当数据被写入至该闭锁电路时，该闭锁电路的供应电压低于一预定电压。

Description

低电能静态随机存取存储器
技术领域
本发明有关于静态随机存取存储器，特别有关于读取模式中会让存储格电路位于一低电压下，并在写入模式中会让存储格电路位于一高电压下的静态随机存取存储器。
背景技术
图1绘示了已知技术的6T(6晶体管)静态随机存取存储器结构。如图1所示，6T静态随机存取存储器结构具有多个存储格电路，但仅标示其中两个存储格电路101、103作为说明。
在6T SRAM格的读取操作中(图2)，当WL根据存取NMOS(通路晶体管)以及拉低NMOS间的分压效应被选择时，会在存储格存取端“0”(图2中的NT)产生读取干扰电压。此种读取干扰电压降低了读取静态噪声边界(ReadStatic Noise Margin，RSNM)，而且可能造成存储格静态错误而限制了读取的最低操作电压。若读取干扰电压超过了相对的存储格反相器预设行程临界电压(trip voltage)，此存储格可能因而翻转。在读/写操作期间，被选择的字线上的半选存储格施行虚拟读取操作，因此可能会有“半选干扰”的现象，如同图1所示的被选择存储格的读取干扰现象。
在待机模式下，存储格阵列的供应电压可被降低以减少电能消耗。在读取模式中，存储格阵列的供应电压须被拉升至较高的电压以维持适当的RSNM以及读取表现。在写入模式中，为了帮助存储格的数据写入，存储格阵列的供应电压须维持在低点。然而，低存储格阵列供应电压会加剧“半选择干扰现象”，且半选择存储格可能因此反转。结果，整个主动存储库的存储格阵列供应电压须被拉升至较高电压电平，因此会造成更多电能消耗。
发明内容
因此，本发明的一目的为提供一SRAM，其可在写入模式时将存储格阵列供应电压维持在低电平以帮助数据的写入，并降低写入模式的电能消耗。此外，SRAM的存储格阵列供应电压仅在读取模式时被拉升以维持适当的RSNM。而且，SRAM在写入模式时将存储格阵列供应电压维持在低电平可达成超低电能(Ultra Low Power，ULP)模式操作，此种功能是传统的6T SRAM所无法达成的。
本发明的另一目的为提供一SRAM，其可在写入模式时将存储格阵列供应电压维持在低电平以帮助数据的写入，并降低写入模式的电能消耗。而且，在读取期间仅有被选择的SRAM字段的存储格阵列供应电压被拉升以维持适当的RSNM并最小化电能消耗。根据本发明的实施例的SRAM在读取模式时将未被选取的字段的格阵列供应电压维持在低电平，并仅拉升被选取的字段的格阵列供应电压，因此可达成绝对低电能(Absolute Low Power，ALP)模式操作。
本发明的一示范性实施例揭露了一种静态随机存取存储器，包含：至少一存储格电路，包含了具有至少二反相器的一闭锁电路，且包含用以接收电能的两电能接收端；以及一电能供应电路，用以提供该电能至该存储格电路，使得当数据被写入至该闭锁电路时，该闭锁电路的供应电压低于一预定电压。在一实施例中，存储格电路包含多个数据存取端，且数据存取端由至少二通路晶体管开关装置所控制。
在一示范性实施例中，电能供应电路可还包含一逻辑电路，使得只有被选择的字段在读取模式时其格阵列供应电压会被拉升至高电压。
而且，根据前述实施例，仅有存储格的一边(半存储格)的存储格阵列供应电压在读取模式时被拉升，使得存储格供应切换电能以及噪声可被降低，且存储格供应切换电能的切换速度会因此增加。而且，在绝对低电能模式中，仅有被选择的字段的格阵列供应电压会被切换，使得切换电能以及噪声可更加地降低，且可更为增加存储格供应切换电能的切换速度。此外，仅需要简单的控制电路结构。举例来说，每一字段仅需要一个电能开关装置以及电能维持装置。而且，仅需要简单的解码逻辑电路便可在绝对低电能模式下操作。装置和所需要的面积也可藉此缩小。
附图说明
图1绘示了已知技术的静态随机存取存储器结构
图2绘示了6T的SRAM中“半干扰”问题的示意图。
图3为一方块图，是描述依据本发明一实施例的静态随机存取存储器300。
图4为一电路图，描述本发明一实施例的一静态随机存取存储器的详细结构。
图5为一电路图，是描述依据本发明另一实施例所示的静态随机存取存储器的详细结构，其中多个字段共享一电能维持器。
图6为一电路图，是描述依据本发明另一实施例所示的静态随机存取存储器的详细结构，其中该静态随机存取存储器使用了一可编程的电能维持器。
图7为一电路图，是描述依据本发明另一实施例所示的具有一逻辑电路的静态随机存取存储器的详细结构，其中仅有被选择的字段的存储格阵列电能供应会在读取模式时被拉升至高电压。
图8为一电路图，是描述依据本发明另一实施例所示的共享一电能维持装置的静态随机存取存储器的详细结构。其中电能维持器由多个字段所共享以增加存储格阵列虚拟供应点的电容，以在待机模式中降低存储格阵列电能供应的变化(由同阵列中的存储格的漏电所引起)，并在写入模式时减少存储格阵列电能供应的降低(由同阵列中的存储格的漏电和写入电流所引起)。在读取模式中，仅有被选取字段的一侧的存储格阵列电能供应有增加。
图9为一电路图，是描述依据本发明另一实施例所示的利用一可编程的电能维持装置的静态随机存取存储器的详细结构。其中电能维持器由多个字段所共享，且在读取模式中，仅有被选取字段的一侧的存储格阵列电能供应有增加。
图10为一电路图，是描述依据本发明另一实施例所示的利用双电能电能供应的静态随机存取存储器的详细结构，其中VDDL为比VDD低的电能供应源。
图11为一电路图，是描述依据本发明另一实施例所示的利用一压降装置的静态随机存取存储器的详细结构，此实施例中利用一二极管压降元件来提供比VDD低的电能供应源VDDL。
图12为一电路图，是描述依据本发明另一实施例所示的具有一加速写入的逻辑电路的静态随机存取存储器的详细结构，使得存储格的一侧(也就是，半存储格)具有其虚拟供应电压，且此虚拟供应电压被拉升(根据何种数据被写入)以加强半闭锁并加速反馈程序。
图13为图4的扩充实施例。
图14亦为图4的扩充实施例。
[主要元件标号说明]
300静态随机存取存储器
301、501、801、1201、1301、1401电能供应电路
302、309、411、417、419、423、515、521、621～627、705、713～727、823～829、1209、1211、1305、1311、1321、1323、1325、1405电能开关装置
101、103、303、305、523～529、839～845、1303、1403存储格电路
304、307、401、407、409、505、515～521、605～611、701、707、709、805、901～907、1206、1208、1307、1309电能维持装置
306、308、1210、1306闭锁电路
310、312、314、316、831～837、1207反相器
311、313、711、802～808、1202逻辑电路
402、502、602、1204、1302读取致能条信号传输线
406闭锁电路
408、708、1308第一写入字线
410、710、1310第二写入字线
412、712、1312字线
414、714、1314位线
507-513、613～619、815～821隔离装置
807～813、1205NOR门
1211、1214写入字线
具体实施方式
在说明书及上述的申请专利范围当中使用了某些词汇来指称特定的元件。所属领域中具有通常知识者应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及上述的申请专利范围并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及上述的请求项当中所提及的「包含」为一开放式的用语，故应解释成「包含但不限定于」。以外，「耦接」一词在此是包含任何直接及间接的电气连接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电气连接于该第二装置，或通过其它装置或连接手段间接地电气连接至该第二装置。
根据本申请案的内容，存储格电路可具有两模式。一个称为超低电能模式(Ultra Low Power，ULP)，另一个称为绝对低电能模式(Absolutely LowestPower，ALP)。
在超低电能模式中，存储格阵列于不同操作模式下的的供应电压可如下所示：
待机或睡眠模式：存储格阵列供应电压被拉低以降低能量损耗。
写入模式：存储格阵列供应电压维持在低电压以帮助写入。
读取模式：存储格阵列供应电压被拉升以维持静态噪声边界以及读取表现。
在绝对低电能模式中，存储格阵列于不同操作模式下的供应电压可如下所示：
待机或睡眠模式：存储格阵列供应电压被降低以降低能量损耗。
写入模式：存储格阵列供应电压维持在低电压以帮助写入。
读取模式：仅有被选择的字段的存储格阵列供应电压被拉升以维持静态噪声边界以及读取表现。
图3为一方块图，是描述依据本发明一实施例的静态随机存取存储器300。如图3所示，该静态随机存取存储器300包含一电能供应电路301，及至少一存储格电路303及305(该存储格电路的数量可以大于二，但在本文中仅描述两存储格电路的实施例)。该存储格电路303及305分别包含闭锁电路306及308，该闭锁电路包含至少两反相器，且包含两电能接收端VVDD1及VVDD2用以接收由该电能供应电路301传来的电能。在一实施例中，一点交叉双层门结构可被应用至该存储格电路303。这表示了该存储格电路303的数据存取端是分别由至少两个通路晶体管(pass transistor)电能开关装置控制。以下将描述该存储格电路303的详细实施例。
电能供应电路301提供电能至该存储格电路303及305，也因此在该存储格电路303及305处于待机模式时，提供给闭锁电路306及308的存储格阵列供应电压(VVDD1以及VVDD2)会低于一第一预设电压电平VDD。在写入模式时，存储格阵列供应电压(VVDD1以及VVDD2)仍保持低电压来协助将数据写入至被选择的存储格。在读取模式中(读取致能条信号REB＝0)，存储格阵列供应电压被拉升(或耦接)至VDD以改善RSNM以及读取表现。该电能供应电路301包含多个晶体管303～309。这些晶体管可分类为电能开关装置(例如302及309)或电能维持装置(例如304及307)。电能供应电路301还可包含逻辑电路311及313用以控制电能供应电路使得仅有被选择的存储格阵列的字段的存储格阵列供应电压增加。
图4为一电路图，描述本发明一实施例的一静态随机存取存储器的详细结构。如图4所示，该电能维持装置401包含：一读取致能条信号传输线402、一电能开关装置405、及两个电能维持装置407及409。该读取致能条信号传输线402传输一读取致能条信号REB。该电能开关装置405提供电能至该两电能接收端VVDD1及VVDD2其中之一，且依据该读取致能条信号REB开关。该电能维持装置407及409具有一第一端，耦接至该第一预设电压VDD，及一第二端分别耦接至该电能接收端VVDD1及VVDD2。在一实施例中，该PMOSFETs用以实现该电能开关装置405及该电能维持装置407及409，但并不代表限定了本发明的范围。其它种类的晶体管也可以用来实现该电能开关装置405及该电能维持装置407及409，例如图13所示的NMOSFETs实施例。
该存储格电路403包含一闭锁电路406电能开关装置。闭锁电路406包含两交叉耦接的反相器(411/413以及415/417)。存储格电路403还包含通路晶体管开关419、421以及423。通路晶体管开关423的控制端(例如：栅极)由以列为基础的字线WL控制。通路晶体管开关419和421具有其控制端(也就是，栅极)，此控制端由以字段为基础的第一写入字线(WWLB)408以及第二写入字线(WWL)410所控制。
该存储格电路403的架构如图4所示，也可被称为点交叉双层门结构。该闭锁电路406具有一第一存取端QB及一第二存取端Q，且具有电能接收端VVDD1及VVDD2以接收该电能维持装置401传送来的电能。电能开关装置通路晶体管开关419具有一第一位转换端B1耦接至该第一存取端QB，一第一控制端耦接至一第一写入字线(WWLB)408，及一第二位转换端Q。通路晶体管开关电能开关装置421具有一第三位转换端B3耦接至该第二存取端Q，一第二控制端连接至一第二写入字线(WWL)410，及一第四位转换端B4耦接至该第二位转换端B2。通路晶体管开关电能开关装置423具有一第五位转换端B5耦接至该第四位转换端B4，一第三控制端耦接至一字线(WL)412，一第六位转换端B6耦接至一位线(BL)414。电能开关装置425具有一控制端耦接至该通路晶体管开关电能开关装置419的一第一位转换端，一第一端耦接至通路晶体管开关电能开关装置423的一第一位转换端B5，及一第二端耦接至一参考电压电平VVSS。
此外，该存储格电路还可包含一感测放大器，耦接至该位线414，用以决定一在位线(BL)414上显示的一位值。然而，该感测放大器并未显示在本发明的图3上。
如图4所示的实施例，该读取致能条信号REB在待机/写入模式为1，以致该电能开关装置405关闭。在读取模式下，REB为0，该电能开关装置405会打开，以致在该电能接收端该点压VVDDD2的电压会被提升到该第一预设电压电平VDD。通过本方法，可改善RSNM以及读取表现，尤其是当在QB的逻辑值为1的时候。因此，除了在前述的超低电能模式的读取操作外，存储格阵列供应可保持低逻辑电平。
如表1，VVDD1及VVDD2在不同模式下具有不同的电压值：
  待机   读取   写入
  VVDD1   ＜VDD   ＜VDD   ＜VDD
  VVDD2   ＜VDD   VDD   ＜VDD
表1：超低电能模式下VVDD1和VVDD2的电压值
同时，如表2所示，该读取致能条信号REB，该第一写入字线(WWLB)408，该第二写入字线(WWL)410，该字线(WL)412，该位线(BL)414，及该参考电压电平VVSS：
待机 读取 写入“1” 写入“0”
REB 1 0 1 1
414 1 X 0 0
412 0 1 1 1
410 0 0 0 1
08 0 0 1 0
VVSS X 0 1 0
表2超低电能模式下的信号值
通过以上提到的实施例，即使在点交叉双层门结构下，也可维持恰当的保持噪声免疫力(Hold Static Noise Margin)。电能维持装置407及409可以在待机及写入模式时，提供该存储格阵列足够的电能。
图5为一电路图，是描述依据本发明另一实施例所示的静态随机存取存储器的详细结构。图4中的实施例，每一存储格阵列的字段利用至少一相对应的电能维持装置。然而，图5中的实施例，是容许一个以上的存储格阵列的字段共同使用一电能维持装置。如图5所示，该电能供应电路501包含：一读取致能条信号传输线502、一电能维持装置505、多个隔离装置507至513及多个电能开关装置515至521。类似图4的实施例，该读取致能条信号传输线502传输一读取致能条信号REB。该电能开关装置515至521提供电能至多个存储格电路的接收端，且依据该读取启动或关闭信号REB。该电能维持装置505具有一第一端耦接到该第一预设电压电平VDD，及一第二端分别耦接至该存储格电路523～529的电能接收端(本实施例中仅描述其中一群端)。当在读取模式时，该电能开关装置515～521是开启的。
图4和图5所描述的实施例一个差异之处，是图5中的电能维持装置是被多个字段中的多个存储格电路所共享。由此方法，因为使用多个存储格电路，该电能接收端(图4中的VVDD1和VVDD2)的电容增加，漏电流减少。增加的电容降低了待机模式下的存储格阵列电能供应的变化(因为相同字段上的存储格的漏电流所引起)，并降低了写入模式中的存储格阵裂电能供应的下降幅度(由相同字段上的存储格的漏电流所引起)。
图4和图5所描述的实施例另一差异之处，是图5中实施例包含多个隔离装置507～513。该隔离装置507～513分别具有一控制端耦接至一隔离启动信号ISE、一第一端耦接至该电能维持装置515～521、及一第二端耦接至该存储格电路523～529，其中该隔离装置507～513是由该隔离启动信号ISE控制其开启或关闭，藉此将存储格阵列的电能接收端的一侧(图5所示的左侧)的电能维持器505电性连接或断开。图5的实施例，该隔离启动信号ISE是依据两信号产生，一为重设信号Lreset，信号确立后其逻辑值为1，另一为一外部控制信号sig_end。经由该隔离装置507～513，可以决定存储模式中是虚拟存储格阵列供应端点(VVDD1和VVDD2)的一侧或两侧被充电(被拉升)。如果该隔离装置507～513被启动，在电能接收端VVDD1或VVDD2的电压是在读取模式被同时充电。如果该隔离装置507～513被关闭，仅有电能接收端VVDD2的电压电平在读取模式时会被电能开关元件515-521充电(拉升)，且VVDD1将会在读取模式中保持低电位。
图6为一电路图，是描述依据本发明另一实施例所示的静态随机存取存储器的详细结构。比较图5与图6中的实施例，图6中的实施例也包含一读取致能条信号传输线602、多个隔离装置613～619、及多个电能开关装置621～627。图5和图6所描述的实施例一个差异之处，是图6中的实施例包含多个电能维持装置605～611。该多个电能维持装置605～611是可编程，且可提供不同大小的电流。藉此，可适当地调整该多个电能维持装置605～611提供的电流，且可微调该电能接收端VVDD1或VVDD2的电压电平。
图7为一电路图，是描述依据本发明另一实施例所示的具有一逻辑电路的静态随机存取存储器的详细结构。比较图4与图7中的实施例，该电能维持装置701也包含一读取致能条信号传输线702、一电能开关装置705、及两个电能维持装置707及709。此外，该电能维持装置701还包含一逻辑电路711(于此实施例中为一NAND门)。该逻辑电路711接收该读取致能条信号REB及一存储格阵列字段选择信号ColEn以输出一电能切换控制信号PC以控制该电能开关装置705的开关。藉此，该电能开关装置705的开关操作不只由该读取致能条信号REB控制，也由该存储格阵列字段选择信号ColEn控制。对于这个被选择的字段，该存储格选择信号ColEn逻辑值为1。因此，在读取模式中，仅有被选择的字段VVDD2被拉升。
如表3，VVDD1及VVDD2在不同操作模式下具有不同的电压值：
Figure BDA0000045830350000091
表3：在绝对低电能模式下VVDD1和VVDD2的电压值
参照表3的内容，只有该被选择到的字段的虚拟存储格阵列供应端点VVDD2会在读取模式被拉升到VDD，而被选取字段的虚拟存储格阵列供应端点VVDD1仍低于VDD。依此，图7中的实施例可在上述绝对最低电能模式(ALP)下运作。
同时，如表4所示，该读取致能条信号REB的逻辑值，该第一写入字线(WWLB)708，该第二写入字线(WWL)710，该字线(WL)712，位线(BL)714，及该参考电压电平VVSS：
  待机   读取   写入“1”   写入“0”
  RE   0   1   0   0
  714   1   X   0   0
  712   0   1   1   1
  710   0   0   0   1
  708   0   0   1   0
  VVSS   X   0   1   0
表4：绝对低电能模式下的信号值
图8为一电路图，是描述依据本发明另一实施例所示的共享一电能维持装置的静态随机存取存储器的详细结构，其中多个字段在绝对低电能模式中共享一电能维持器。类似于图5实施例，该电能供应电路801包含一电能维持装置805、多个隔离装置815～821及多个电能开关装置823～829。该电能维持装置801还包含一多个逻辑电路802～808。于本实施例中，每一该逻辑电路具有一NOR门(807～813)及一反相器(831～837)。该逻辑电路802～808接收该读取致能条信号REB及一存储格选择信号(Col0～Col3、Select＝0)以输出一电能切换控制信号PC以控制电能换装置823～829，及一隔离控制信号IS以控制隔离装置815～821。类似图5的隔离装置507～513，可决定在读取模式中，仅有被选择的字段的电能接收端的一侧(VVDD2)被充电，或是所有字段的电能接收端的两侧都被充电(VVDD1、VVDD2)。
图9为一电路图，是描述依据本发明另一实施例所示的利用一可编程的电能维持装置的静态随机存取存储器的详细结构，其是在一绝对低电能模式下运作。图9的实施例中，可编程电能维持装置901～907取代了该单一电能维持装置805。如图6实施例所示，该电能维持装置901～907为可编程，且可提供不同大小的电流。
图10为一电路图，是描述依据本发明另一实施例所示的利用双电能电能的静态随机存取存储器的详细结构，其是在绝对低电能模式下运作。图10所有的装置几乎都与图8相同，除了该电能维持装置805。电能维持装置805是被一第二预设电压供给源VDDL取代，其电压电平低于一第一预设电压电平VDD。依据图8的描述，图10中的电能接收端VVDD1及VVDD2的电压电平被描述于表5。
Figure BDA0000045830350000111
表5具有双电源供应的绝对低电能模式下的VVDD1和VVDD2的电压值
图11为一电路图，是描述依据本发明另一实施例所示的利用一降压装置的静态随机存取存储器的详细结构，其是运作在绝对低电能模式中。图11的实施例中，该第二预设电能供应源VDDL包含一降压装置1101耦接至该第一预设电压电平VDD。一PMOSFET具有一门及端连接至漏极(也就是，二极管形式的PMOSFET)，但必需注意的是，其它降压装置也可被应用于本实施例。
图12为一电路图，是描述依据本发明另一实施例所示的具有一加速写入的逻辑电路的静态随机存取存储器的详细结构。图12的实施例中，该电能供应电路1201包含一读取致能条信号传输线1204、二电能开关装置1209及1211、该电能维持装置1206及1208。该读取致能条信号传输线1204传送一读取致能条信号RE。该逻辑电路1202包含一NOR门1205及一反相器1207，用以接收该读取致能条信号RE及被写入该闭锁电路1210的数据(亦即在该写入字线1212(WWLB)及1214(WWL)的数据)以分别对电能开关元件产生电能控制信号PC1和PC2。依据该电能控制信号PC1和PC2，该电能开关装置1209及1211提供电能至该电能接收端VVDD1及VVDD2。该电能维持装置1206及1208具有一第一端耦接至该第一预设电压电平VDD，一第二端分别耦接至该电能接收端VVDD1及VVDD2。当该数据存取端QB被读取时，该电能开关装置1209及1211于读取模式中是导通的，与图4中的超低电能模式相似。此外，在写入模式中，而该电能接收端VVDD1及VVDD2的电压电平根据被写入至闭锁电路1210的数据而适当的被电能开关元件1209和1211拉升。
在待机模式下，该写入字线1212(WWLB)及1214(WWL)的逻辑值为0，而该读取致能条信号的逻辑值为0。因此该电能开关装置1209及1211会被关闭。在读取模式下，该写入字线1212(WWLB)及1214(WWL)的逻辑值为0，而该读取致能条信号的逻辑值为1。因此该电能开关装置1209会被开启以加强读取模式。在写入模式下，当写入数据1至该数据存取端Q时，该电能开关装置1211会被开启以拉升VVDD1，因此加强了右半边闭锁(也就是包含了PMOS 415以及NMOS 417的反相器)以加速其反馈，并增加了写入范围(writemargin)以及写入表现。同样的，当把数据0写入至数据存取端Q时，电能开关装置1209会被开启以拉升VVDD2，加强了左半闭锁(也就是，包含PMOS 411和NMOS 413的反向器)以加速其反馈，并增加了写入范围(write margin)以及写入表现。
而当写入数据0至该数据存取端Q时，该电能开关装置1209会被开启。
该电能存取端VVDD1及VVDD2的电压电平如表6所示。
  待机   读取   写入“1”   写入“0”
  VVDD1   ＜VDD   ＜VDD   VDD   ＜VDD
  VVDD2   ＜VDD   VDD   ＜VDD   VDD
表6：超低电能模式下的VVDD1和VVDD2的电压值，其在写入模式下具有被适当加强的半闭锁
因此，图12揭露的电路可被操作于上述超低电能模式，且具有可适当拉升VVDD1和VVDD2的能力，以在写入模式下加强右半边或左半边闭锁能力，以增加写入范围(write margin)以及写入表现。
该读取致能条信号RE，该写入字线1212(WWLB)及1214(WWL)，位线1216(BL)，该字线1218(1218)及该参考电压VVSS的逻辑值列于表7。
  待机   读取   写入“1”   写入“0”
  RE   0   1   0   0
  1216   1   X   0   0
  1218   0   1   1   1
  1212   0   0   1   0
  1214   0   0   0   1
  VVSS   X   0   1   0
表7超低电能模式下的信号值，在写入模式中具有被适当加强的半边闭锁
图13为图4的扩充实施例。类似于图4的实施例，电能供应电路1301包含：一读取致能条信号传输线1302、一电能开关装置1305及两个电能维持装置1307及1309。该存储格电路1303包含一闭锁电路1306，通路晶体管电能开关装置1311、1321、1323及开关装置1325。图4及图13实施例的差异为，图13的实施例是用NMOSFET取代PMOSFET作为该电能开关装置1305及该电能维持装置1307及1309。
图13实施例中的该电能存取端VVDD1及VVDD2的电压值与表1所示相同。除此之外，该读取致能条信号RE、第一写入字线(WWLB)1308、第二写入字线(WWL)1310、该字线(WL)1312、该位线(BL)1314及该参考电压VVSS的逻辑值列于表8。
  待机   读取   写入“1”   写入“0”
  RE   0   1   0   0
  1314   1   X   0   0
  1312   0   1   1   1
  1310   0   0   0   1
  1308   0   0   1   0
  VVSS   X   0   1   0
表8
图14亦为图4的扩充实施例。比较图4与图14的实施例，该存储格电路1403还包含一电能开关装置1405。依此，图14实施例中的该存储格电路1403利用了一9T的结构。该电能存取端VVDD1及VVDD2的电压电平，与该读取致能条信号(REB)、该写入字线WWLB和WWL、该字线WL、该位线(BL)及该参考电压VVSS的逻辑值与图4相同，因此为简洁起见在此省略。
借由上述的实施例，于超低电能模式中，仅有虚拟存储格阵列电能供应端的一侧在读取模式中被切换。因此，存储格阵列电能供应切换噪声被降低且存储格阵列电能供应切换速度增加。再者，在绝对最低电能模式下，只有该被选取的存储格阵列电能供应被切换供应的电能，因此更可减少电能的消耗及降低噪声，且可更提升存储格阵列电能供应切换速度。此外，只需要简单的电路架构。例如，每一字段仅需依电能开关装置及一电能维持装置。如果电路想要在绝对最低电能模式下操作，只需要一简单的解码逻辑电路。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求范围所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (19)

1.一种静态随机存取存储器，包含：
至少一存储格电路，包含了具有至少二反相器的一闭锁电路，且包含用以接收电能的两电能接收端；以及
一电能供应电路，用以提供该电能至该存储格电路，使得当数据被写入至该闭锁电路时，该闭锁电路的电能接收端的供应电压低于一预定电压。
2.根据权利要求1所述的静态随机存取存储器，其中该存储格电路包含多个数据存取端，且该些数据存取端由至少二通路晶体管开关装置所控制。
3.根据权利要求1所述的静态随机存取存储器，其中该电能开关装置包含：
一读取致能条信号传输线，用以传送一读取致能条信号；
一电能开关装置，用以提供该电能至该些电能接收端其中之一，并根据该读取致能条信号开启/关闭；
至少二电能维持装置，具有一第一端耦接至该第一预定电压电平，以及一第二端耦接至该闭锁电路的该电能接收端；
其中该电能开关装置为该读取致能条信号所控制，且当耦接该电能开关装置的该反相器储存的该数据被读取时，该电能开关装置开启。
4.根据权利要求3所述的静态随机存取存储器，其中该电能开关装置为一P型金属氧化物半导体晶体管，具有一栅极耦接至该读取致能条信号传输线、一源极耦接至该第一预定电压，以及一漏极耦接至该些电能接收端之一。
5.根据权利要求3所述的静态随机存取存储器，其中该电能开关装置为一P型金属氧化物半导体晶体管，具有一栅极耦接至一地电压电平、一源极耦接至该第一预定电压，以及一漏极耦接至该些电能接收端其中之一。
6.根据权利要求3所述的静态随机存取存储器，其中该电能开关装置为一N型金属氧化物半导体晶体管，具有一栅极耦接至该读取致能条信号传输线、一漏极耦接至该第一预定电压，以及一源极耦接至该些电能接收端其中之一。
7.根据权利要求3所述的静态随机存取存储器，其中该些电能维持装置其中至少其一为一N型金属氧化物半导体晶体管，具有一栅极耦接至该第一预定电压、一漏极耦接至该第一预定电压、以及一源极耦接至该些电能接收端其中之一。
8.根据权利要求1所述的静态随机存取存储器，其中该电能供应电路包含：
一读取致能条信号传输线，用以传送一读取致能条信号；
多个电能开关装置，以提供该电能至多个该些存储格电路的该些电能接收端，并根据该读取致能条信号开启/关闭；
至少一电能维持装置，具有一第一端耦接至该第一预定电压电平，以及一第二端分别耦接至该电能接收端；
其中当耦接该电能开关装置的该反相器储存的该数据被读取时，该电能开关装置开启。
9.根据权利要求8所述的静态随机存取存储器，其中该电能供应电路还包含：多个逻辑电路，接收该读取致能条信号以及一存储格字段选择信号以输出一电源切换控制信号，其中该电能开关装置根据该电源切换控制信号开启或关闭。
10.根据权利要求9所述的静态随机存取存储器，其中该逻辑电路还提供隔离控制信号且该电能供应电路还包含：多个隔离装置，分别具有一控制端耦接该些逻辑电路其中之一，一第一端耦接该电能维持装置，以及一第二端耦接至该存储格电路，其中该些隔离装置由该隔离控制信号控制以决定开启或关闭。
11.根据权利要求10所述的静态随机存取存储器，其中该电能供应电路包含多于一个的电能维持装置，其中该些电能维持装置为可编程且可提供不同数量的电流。
12.根据权利要求8所述的静态随机存取存储器，还包含：
多个隔离装置，具有一控制端耦接至一隔离致能信号，一第一端耦接至该电能维持装置，以及一第二端耦接至该存储格电路，其中该隔离装置由该隔离致能信号所控制来决定开启或关闭。
13.根据权利要求8所述的静态随机存取存储器，其中该电能供应电路包含多个电能维持装置，其中该些电能维持装置为可编程且可提供不同大小的电流。
14.根据权利要求2所述的静态随机存取存储器，其中该电能供应电路还包含一逻辑电路，接收该读取致能条信号以及一存储格字段选择信号以输出一电源切换控制信号，其中该电能开关装置根据该电源切换控制信号开启或关闭。
15.根据权利要求1所述的静态随机存取存储器，其中该电能供应电路包含：
一第二预定电压电平提供来源，用以提供低于该第一预定电压电平的一第二预定电压电平；
一读取致能条信号传输线，用以传输一读取致能条信号；
多个逻辑电路，接收该读取致能条信号以及一存储格选择信号以输出电源切换控制信号以及隔离控制信号；
多个隔离装置，分别具有一控制端耦接至该些逻辑电路其中之一、一第一端耦接至该第二预定电压电平、以及一第二端耦接至该存储格电路，其中该隔离装置由该隔离控制信号所控制以决定开启或关闭；
多个电能开关装置，用以提供该电能至多个该存储格电路的该些电能接收端，并根据该些电源切换控制信号决定开启或关闭。
16.根据权利要求15所述的静态随机存取存储器，其中该第二预定电压电平提供来源包含一降压装置，用以降低该第一预定电压电平来产生该第二预定电压电平。
17.根据权利要求1所述的静态随机存取存储器，其中该电能供应电路包含：
一读取致能条信号传输线，用以传送一读取致能条信号；
一逻辑电路，用以接收该读取致能条信号以及欲被写入至该闭锁电路的数据来产生一电源控制信号；
至少二电能开关装置，用以根据该电源控制信号提供该电能至该闭锁电路的该些电能接收端；
至少二电能维持装置，具有一第一端耦接至该第一预定电压电平，以及一第二端分别耦接至该电能接收端；
其中当耦接该电能开关装置的该反相器储存的该数据被读取时，该电能开关装置开启；且该些电能接收端的电压电平根据欲被写入至该闭锁电路的数据而改变。
18.根据权利要求1所述的静态随机存取存储器，其中该存储格电路包含：
一闭锁电路，具有一第一存取端以及一第二存取端，并具有电能接收端，用以接收来自该电能供应电路的该电能；
一第一通路晶体管电能开关装置，具有一第一位传送端耦接于该第一存取端，一第一控制端耦接于一第一写入字线，和一第二位传送端；
一第二通路晶体管电能开关装置，具有一第三位传送端耦接于该第二存取端，一第二控制端耦接于一第二写入字线，和一第四位传送端耦接于该第二位传送端；
一第三通路晶体管电能开关装置，具有一第五位传送端耦接于该第四位传送端，一第三控制端耦接于一字线，和一第六位传送端耦接于一位线；
一感测放大器，耦接于该位线，用以判断通过该位线所传递的位值；以及
一第四电能开关装置，具有一控制端耦接于该第一通路晶体管开关装置的该第一位传送端，一第一端耦接于该第三通路晶体管开关装置的该第五位传送端，以及一第二端耦接于一参考电位。
19.根据权利要求18所述的静态随机存取存储器，其中该存储格电路包含：
一第五电能开关装置，具有一第一端耦接于该第四通路晶体管开关装置的该第一端，一第二端耦接于该第三通路晶体管开关装置的该第五位传送端以及一控制端耦接于该字线。
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