CN104700887A - 静态存储单元 - Google Patents
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Abstract
一种静态存储单元，包括数据闩锁电路以及电压供应器。数据闩锁电路用以储存位数据。数据闩锁电路具有相互耦接的第一及第二反向器，第一及第二反向器分别接收第一电压以及第二电压以作为电源电压。电压供应器提供第一电压及第二电压至数据闩锁电路。其中，当位数据写入数据闩锁电路时，电压供应器依据位数据以调整第一电压或第二电压的电压值。
Description
技术领域
本发明是有关于一种静态存储单元。
背景技术
静态存储器是一种为人们所熟知的静态随机存取存储器。在已知的技术领域中，静态存储器中的静态存储单元利用两个反向器的电路结构来形成闩锁电路，并藉此将位数据闩锁以进行储存。
已知的静态存储器，随着制程技术的精进，在高精细度例如奈米制程的集成电路中，静态存储器中的静态存储单元容易因为制程参数的飘移，而产生位数据写入困难，甚至导致位数据写入失败的现象。因此，提供一种具有稳定的位数据写入能力，可高速运作，也可以抵抗制程飘移的静态存储单元为本领域设计者所重视的一项重要课题。
发明内容
本发明提供多种静态存储单元，有效提升其数据写入的能力。
本发明的静态存储单元，包括数据闩锁电路以及电压供应器。数据闩锁电路用以储存位数据。数据闩锁电路具有相互耦接的第一及第二反向器，第一及第二反向器分别接收第一电压以及第二电压以作为电源电压。电压供应器耦接数据闩锁电路以提供第一电压及第二电压至数据闩锁电路。其中，当位数据写入数据闩锁电路时，电压供应器依据位数据以调整第一电压或第二电压的电压值。
本发明还提出一种静态存储单元，包括数据闩锁电路、第一电压供应器以及第二电压供应器。数据闩锁电路用以储存位数据，数据闩锁电路具有相互耦接的第一及第二反向器，第一及第二反向器分别接收第一电压以及第二电压以作为操作电压，第一及第二反向器并分别接收第三电压以及第四电压以作为参考接地电压。第一电压供应器耦接数据闩锁电路以提供第一电压及第二电压至数据闩锁电路。第二电压供应器耦接数据闩锁电路以提供第三电压及第四电压至数据闩锁电路。其中，当位数据写入数据闩锁电路时，电压供应器依据位数据以调整第一及第四电压或第二及第三电压的电压值。
本发明还提出另一种静态存储单元，包括数据闩锁电路以及电压供应器。数据闩锁电路用以储存位数据，数据闩锁电路具有相互耦接的第一及第二反向器，第一及第二反向器接收输出电压以作为操作电压。电压供应器耦接数据闩锁电路并提供输出电压。电压供应器包括三态反向器以及开关。三态反向器的输出端耦接至三态反向器的输入端以耦接至输出端，输出端提供输出电压至数据闩锁电路，三态反向器受控于电压供应致能信号。开关串接在数据闩锁电路与电源操作电压间，依据数据闩锁电路是否进行数据写入操作以断开或导通。
基于上述，本发明实施例依据所要写入的位数据，来调整静态存储单元中所包括的两个反向器中，其中之一所接收的电源电压。本发明另一实施例的静态存储单元则利用输入与输入端相耦接的三态反向器，使静态存储单元写入数据时，可适度地调整数据闩锁电路的操作电压。如此一来，位数据写入至静态存储单元的速度可有有效被提升，其写入的能力也可以被增加，即便在制程参数产生飘移的状态下，静态存储单元的位数据的写入能力也不致改变。有效提升静态存储单元的数据储存的表现。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1绘示本发明一实施例的静态存储单元100的示意图。
图2绘示本发明另一实施例的静态存储单元200的示意图。
图3绘示本发明再一实施例的静态存储单元300的示意图。
图4A绘示本发明一实施例的电压产生器410的实施方式的示意图。
图4B绘示本发明另一实施例的电压产生器420的实施方式的示意图。
图5A绘示本发明再一实施例的电压产生器510的实施方式的示意图。
图5B绘示本发明更一实施例的电压产生器520的实施方式的示意图。
图6A绘示本发明更一实施例的电压产生器610的实施方式的示意图。
图6B绘示本发明更一实施例的电压产生器620的实施方式的示意图。
图7A以及图7B分别绘示本发明实施例的数据闩锁电路的不同实施方式的示意图。
图8绘示本发明更一实施例的静态存储单元800的实施例的示意图。
图9A～图9C分别绘示三态反向器不同的实施方式的示意图。
[标号说明]
具体实施方式
请参照图1，图1绘示本发明一实施例的静态存储单元100的示意图。静态存储单元100包括数据闩锁电路110以及电压供应器120。数据闩锁电路110用以储存一位数据DI。数据闩锁电路110具有相互耦接的反向器111及112，其中，反向器111的输入端耦接至反向器112的输出端，而反向器111的输出端耦接至反向器112的输入端。反向器111由晶体管M1以及M2所构成，反向器112则由晶体管M3及M4所构成。反向器111及112分别接收第一电压V1以及第二电压V2以作为电源电压。
电压供应器120耦接至数据闩锁电路110的反向器111及112接收电源电压的端点。电压供应器120产生第一电压V1以及第二电压V2，并将第一电压V1以及第二电压V2分别提供至数据闩锁电路110的反向器111及112。在本实施例中，数据闩锁电路110的反向器111及112分别接收电压V1以及V2以作为电源操作电压。
电压供应器120在当位数据DI写入数据闩锁电路110时，电压供应器120依据位数据DI以调整第一电压V1或第二电压V2的电压值。具体来说明，电压供应器120可通过写入信号WR来判断是否发生位数据DI写入数据闩锁电路110的状态，一旦写入信号WR指示发生位数据DI写入数据闩锁电路110的状态时，电压供应器120可依据位数据DI的逻辑高低电平来调整第一电压V1或第二电压V2的电压值。
进一步来说明，在静态存储单元100不进行数据写入时，电压供应器120提供第一电压V1以及第二电压V2的电压值等于电源操作电压VDD的值。当位数据DI要由端点IN被写入静态存储单元100中且位数据DI为逻辑低电平时，电压供应器120可调整第一电压V1，使第一电压V1的电压值由电源操作电压VDD的值，调降为较低的电压值(此时第二电压V2的电压值保持不变)。相对的，当位数据DI要被写入静态存储单元100中且位数据DI为逻辑高电平时，电压供应器120则可调整第二电压V2，使第一电压V2的电压值由电源操作电压VDD的值，调降为较低的电压值(此时第二电压V1的电压值保持等于电源操作电压VDD的值)。
由上述的说明可以得知，通过将数据闩锁电路110中的两个反向器111及112的其中的一个所接收的操作电压调低，如此一来，位数据DI可以更轻易地被写入至反向器111及112所形成的闩锁回路中。并且，当位数据DI的写入操作完成后，电压供应器120可恢复其所供应的第一电压V1以及第二电压V2的电压值等于电源操作电压VDD的值，如此一来，数据闩锁电路110可有效闩锁住所写入的新的位数据。
以下请参照图2，图2绘示本发明另一实施例的静态存储单元200的示意图。静态存储单元200包括数据闩锁电路210以及电压供应器220。数据闩锁电路210中具有反向器211及212，反向器211的输入端耦接至反向器212的输出端，反向器211的输出端则耦接至反向器212的输入端。反向器211由晶体管M1及M2所构成，反向器212则由晶体管M3及M4所构成。
与前述实施例不同的，静态存储单元200的电压供应器220所产生的第一电压V1以及第二电压V2是分别用以供应以作为反向器211及212的参考接地电压。当位数据DI被写入数据闩锁电路210时，电压供应器220可依据写入信号WR以及位数据DI的逻辑电平来调整第一电压V1或第二电压V2的电压值。
举例来说明，在非位数据写入状态下，电压供应器220提供等于电源接地电压VSS的值的第一电压V1以及V2。而当位数据DI通过端点IN被写入数据闩锁电路210，且位数据DI为逻辑高电平时，电压供应器220可调高第一电压V1的电压值(此时第二电压V2的电压值维持等于参考接地电压的值VSS)。相对地，当位数据DI通过端点IN被写入数据闩锁电路210，且位数据DI为逻辑低电平时，电压供应器220可调高第二电压V2的电压值(此时第一电压V1的电压值等于电源接地电压VSS的值)。与前述实施例相类似，通过数据闩锁电路210的反向器211及212所接收参考接地电压的调整机制下，位数据可以更快速且有效地被写入至数据闩锁电路210中。
以下请参照图3，图3绘示本发明再一实施例的静态存储单元300的示意图。静态存储单元300包括数据闩锁电路310以及电压供应器320及330。数据闩锁电路310中具有反向器311及312，反向器311的输入端耦接至反向器312的输出端，反向器311的输出端则耦接至反向器312的输入端。电压供应器320及330分别耦接至数据闩锁电路310。电压供应器320产生第一电压V11以及第二电压V12以分别作为反向器311的操作电压。电压供应器330则产生第三电压V21以及第四电压V22以分别作为反向器312的参考接地电压。
其中，当等于逻辑高电平的位数据DI要被写入至数据闩锁电路310中时，电压供应器320及330可分别调低电压V12及调高电压V21的电压值以使位数据DI可更快速地被写入数据闩锁电路310中，相对的，当等于逻辑低电平的位数据DI要被写入至数据闩锁电路310中时，电压供应器320及330可分别调低电压V11及调高电压V22的电压值以使位数据DI可更快速地被写入数据闩锁电路310中。
以下请参照图4A，图4A绘示本发明一实施例的电压产生器410的实施方式的示意图。电压产生器410包括三态反向器411、412、开关SW11、开关SW12以及逻辑运算电路413及414。三态反向器411包括晶体管MP11、MN11以及MN12。晶体管MP11、MN11的控制端相互耦接并形成三态反向器411的输入端，晶体管MP11的第二端与晶体管MN11的第一端相耦接以形成三态反向器411的输出端。晶体管MN12的控制端则形成三态反向器411的控制端。并请注意，三态反向器411的输入端与输出端是相互耦接的，三态反向器411的输入端与输出端并连接至第一输出端O1。其中，第一输出端O1用来提供第一电压V1。
三态反向器412包括晶体管MP12、MN13以及MN14。晶体管MP12、MN13的控制端相互耦接并形成三态反向器412的输入端，晶体管MP12的第二端与晶体管MN13的第一端相耦接以形成三态反向器412的输出端。晶体管MN14的控制端则形成三态反向器412的控制端。与三态反向器411相类似，三态反向器412的输入端与输出端相互耦接，三态反向器412的输入端与输出端并连接至第二输出端O2。其中，第二输出端O2用来提供第二电压V2。
此外，晶体管MN12的第一端耦接至晶体管MN11的第二端，晶体管MN12的第二端耦接至电源接地电压VSS。晶体管MN14的第一端耦接至晶体管MN13的第二端，晶体管MN14的第二端耦接至电源接地电压VSS。
在本实施方式中，开关SW11及SW12为上拉(pull high)开关，开关SW11耦接在第一输出端O1及作为参考电压的电源操作电压VDD间，开关SW12则耦接在第二输出端O2及电源参考电压间。开关SW11以及开关SW12分别依据逻辑运算电路413及414所产生的逻辑运算结果以导通或断开。其中，开关SW11由P型晶体管MP13所建构，开关SW12则由P型晶体管MP14所建构。
逻辑运算电路413包括或非门NOR1，或非门NOR1接收写入信号WR的反向信号及位数据DI，并针对反向写入信号WRB及位数据DI进行反或(NOR)的逻辑运算，藉以产生逻辑运算结果以控制开关SW11。逻辑运算电路414则包括或非门NOR2，或非门NOR2接收写入信号WR及反向的位数据DIB，并针对写入信号WR及反向的位数据DIB进行反或(NOR)的逻辑运算，藉以产生逻辑运算结果以控制开关SW12。反向写入信号WRB是通过反向器INV1来产生。
在整体操作方面，当未有位数据DI的写入操作进行时，写入信号WR例如为逻辑低电平。此时，开关SW11以及SW12分别依据逻辑运算电路413及414的逻辑运算结果而导通，并使第一电压V1以及第二电压V2都被拉高至等于电源操作电压VDD。当发生位数据DI的写入操作时，写入信号WR例如为逻辑高电平，以位数据DI等于逻辑高电平为例，开关SW11维持导通状态，而开关SW12变更为断开的状态，并在此同时，三态反向器412被致能，并使第二电压V2产生变化。请注意，随着开关SW12被断开而三态反向器412被致能的操作，第二输出端O2上所产生的第二电压V2的电压值转换由三态反向器412所主导。此时第二电压V2会依据晶体管MP12及MN13的通道导通状态所决定，也就是说，第二电压V2的电压值可以是针对电源操作电压VDD依据晶体管MP12及MN13的等效二极管进行分压的结果。
在另一方面，当发生位数据DI的写入操作时，以位数据DI等于逻辑低电平为例，开关SW12维持导通状态，而开关SW11变更为断开的状态，并在此同时，三态反向器411被致能，并使第一电压V1产生变化。请注意，随着开关SW11被断开而三态反向器411被致能的操作，第一输出端O1上所产生的第一电压V1的电压值转换由三态反向器411所主导。此时第一电压V1会依据晶体管MP11及MN11的通道导通状态所决定，也就是说，第一电压V1的电压值可以是针对电源操作电压VDD依据晶体管MP11及MN11的等效二极管进行分压的结果。
上述的晶体管MP11及MN11的型态相反，而晶体管MP12及MN13的型态相反。
更值得注意的是，本发明实施例的三态反向器411及412中，晶体管MP11、MN11、MP12以及MN12可以不限定其电气特性，但也可以对应第一电压V1以及V2所连接的数据闩锁电路的第一反向器及第二反向器中的晶体管来进行设计。举例来说，晶体管MP11、MN11可分别设计为与图1中的晶体管M1及M2具有相同的电气特性，而晶体管MP12、MN13则可分别设计为与图1中的晶体管M3及M4具有相同的电气特性。在这样的设计前提下，当制程参数发生变化时，分别依据三态反向器411及412所调整并产生的第一电压V1以及第二电压V2的电压值也会适应性地进行调整。如此一来，即便发生制程飘移的现象，本发明实施例的电压供应器410也可以产生合适的第一电压V1或第二电压V2来维持静态存储单元的数据写入操作的有效性。
以下请参照图4B，图4B绘示本发明另一实施例的电压产生器420的实施方式的示意图。电压产生器420包括三态反向器421、422、开关SW21、开关SW22以及逻辑运算电路423及424。与前述实施例不同的，电压产生器420所产生的第一电压V1以及第二电压V2分别用来提供数据闩锁电路的反向器的参考接地电压。
三态反向器421包括晶体管MP21、MP22以及MN21。晶体管MP22的第一端及第二端分别耦接至电源操作电压VDD以及晶体管MP21的第一端，晶体管MP22的控制端耦接至逻辑运算电路423的输出端。晶体管MP21的第二端与晶体管MN21的第一端相耦接并形成三态反向器421的输出端，晶体管MP21的控制端与晶体管MN21的控制端相耦接并形成三态反向器421的输入端。其中，三态反向器421的输入端耦接至三态反向器421的输出端以及第一输出端O1。另外，晶体管MN21的第二端耦接至电源参考接地电压VSS。
三态反向器422包括晶体管MP23、MP24以及MN22。晶体管MP24的第一端及第二端分别耦接至电源操作电压VDD以及晶体管MP23的第一端，晶体管MP24的控制端耦接至逻辑运算电路424的输出端。晶体管MP23的第二端与晶体管MN22的第一端相耦接并形成三态反向器422的输出端，晶体管MP23的控制端与晶体管MN22的控制端相耦接并形成三态反向器422的输入端。其中，三态反向器422的输入端耦接至三态反向器422的输出端以及第二输出端O2。另外，晶体管MN22的第二端耦接至电源参考接地电压VSS。
开关SW21及SW22为下拉开关，分别由晶体管MN25以及MN26所建构。开关SW21及SW22分别依据逻辑运算电路423及424所产生的逻辑运算结果以导通或断开，当开关SW21被导通时，第一输出端O1上的第一电压V1被拉低至等于电源参考接地电压VSS，而当开关SW22被导通时，第一输出端O2上的第二电压V1被拉低至等于电源参考接地电压VSS。
逻辑运算电路423及424分别包括与非门NAND3及NAND4，逻辑运算电路423针对写入信号WR以及位数据DI进行与非(NAND)运算，逻辑运算电路424则针对写入信号WR以及反向位数据DIB进行与非(NAND)运算。
电压产生器420的操作方式与前述实施方式的电压产生器410相类似，以下恕不多赘述。值得一提的是，晶体管MP21、MN21可分别设计为与图1中的晶体管M1及M2具有相同的电气特性，而晶体管MP23、MN22则可分别设计为与图1中的晶体管M3及M4具有相同的电气特性。
接着请参照图5A，图5A绘示本发明再一实施例的电压产生器510的实施方式的示意图。电压产生器510包括三态反向器511、512以及开关SW31～SW34。三态反向器511包括晶体管MP31以及MN31～MN33。晶体管MP31与MN31的控制端相互耦接形成三态反向器511的输入端，晶体管MP31的第二端与MN31的第一端耦接以形成三态反向器511的输出端。三态反向器511的输入端与输出端相互耦接，并耦接至第一输出端O1，其中，第一输出端O1用以提供第一电压V1以作为对应的数据闩锁电路的其中一反向器的操作电压。另外，晶体管MP31的第一端耦接至电源操作电压VDD。并且，晶体管MN32及MN33串接于晶体管MN31的第二端与电源参考接地电压VSS间。晶体管MN32及MN33分别受控于写入信号WR以及反向位数据DIB。
此外，分别由晶体管MP32以及MP33所建构的开关SW31以及SW32为上拉开关，开关SW31以及SW32串接于电源操作电压VDD以及第一输出端O1间，并分别受控于反向位数据DIB以及写入信号WR以导通或断开。
三态反向器512包括晶体管MP34以及MN34～MN36。晶体管MP34与MN34的控制端相互耦接形成三态反向器512的输入端，晶体管MP34的第二端与MN34的第一端耦接以形成三态反向器512的输出端。三态反向器512的输入端与输出端相互耦接，并耦接至第二输出端O2，其中，第二输出端O2用以提供第二电压V2以作为对应的数据闩锁电路的其中一反向器的操作电压。另外，晶体管MP34的第一端耦接至电源操作电压VDD。并且，晶体管MN35及MN36串接于晶体管MN34的第二端与电源参考接地电压VSS间。晶体管MN35及MN36分别受控于写入信号WR以及位数据DI。
分别由晶体管MP35以及MP36所建构的开关SW33以及SW34为上拉开关，开关SW33以及SW34串接于电源操作电压VDD以及第二输出端O2间，并分别受控于写入信号WR以及位数据DI以导通或断开。
在整体动作上，当写入信号WR指示静态存储单元非进行位数据的写入状态时，开关SW32、SW33被导通并使第一及第二输出端O1、O2上的第一电压V1及第二电压V2被上拉至电源操作电压VDD。当写入信号WR指示静态存储单元进行位数据的写入状态时，写入信号WR例如为逻辑高电平，开关SW32及SW33被断开，且在写入的位数据DI为逻辑高电平时，开关SW31被导通并使第一输出端O1上的第一电压V1维持等于电源操作电压VDD，而开关SW34则被断开，并使第二输出电压V2由三态反向器512来控制。在此同时，晶体管MN35及MN36被导通，并使三态反向器512的输出端产生一个低于电源操作电压VDD的电压，也就是说，此时的第二电压V2可被适度地调降。
相对地，若且写入的位数据DI为逻辑低电平时，开关SW31被断开，且此时的第一电压V1由三态反向器511所控制。并且，晶体管MN32及MN33被导通，并使三态反向器511的输出端产生一个低于电源操作电压VDD的电压，也就是说，此时的第一电压V1可被适度地调降。
以下并请参照图5B，图5B绘示本发明更一实施例的电压产生器520的实施方式的示意图。电压产生器520包括三态反向器521、522以及开关SW41～SW44。三态反向器521包括晶体管MN41以及MP41～MP43。晶体管MP41与MN41的控制端相互耦接形成三态反向器521的输入端，晶体管MP41的第二端与MN41的第一端耦接以形成三态反向器521的输出端。三态反向器521的输入端与输出端相互耦接，并耦接至第一输出端O1，其中，第一输出端O1用以提供第一电压V1以作为对应的数据闩锁电路的其中一反向器的参考接地电压。另外，晶体管MN41的第二端耦接至电源参考接地电压VSS。并且，晶体管MP41～MP43串接于晶体管MN41的第一端与电源操作电压VDD间。晶体管MP42及MP43分别受控于反向写入信号WRB以及反向位数据DIB。
此外，分别由晶体管MN42以及MN43所建构的开关SW41以及SW42为下拉开关，开关SW41以及SW42串接于电源参考接地电压VSS以及第一输出端O1间，并分别受控于反向位数据DIB以及反向写入信号WRB以导通或断开。
三态反向器522包括晶体管MN44以及MP44～MP46。晶体管MN44与MP44的控制端相互耦接形成三态反向器522的输入端，晶体管MP44的第二端与MN44的第一端耦接以形成三态反向器522的输出端。三态反向器522的输入端与输出端相互耦接，并耦接至第二输出端O2，其中，第二输出端O2用以提供第二电压V2以作为对应的数据闩锁电路的其中一反向器的参考接地电压。另外，晶体管MN44的第二端耦接至电源参考接地电压VSS。并且，晶体管MP44～MP46串接于晶体管MN44的第一端与电源操作电压VDD间。晶体管MP45及MP46分别受控于反向写入信号WRB以及位数据DI。
分别由晶体管MN45以及MN46所建构的开关SW43以及SW44为下拉开关，开关SW43以及SW44串接于电源参考接地电压VSS以及第二输出端O2间，并分别受控于反向写入信号WRB以及位数据DI以导通或断开。
图5B的电压产生器520为图5A的电压产生器510的互补形态，其动作细节与电压产生器510相类似，在此恕不多赘述。
请参照图6A，图6A绘示本发明更一实施例的电压产生器610的实施方式的示意图。电压产生器610包括三态反向器611、由晶体管MP52～MP54所分别构成的多个开关、反向器INV2～INV5以及或非门NOR3～NOR4。三态反向器611包括晶体管MP51、MN51以及MN52。晶体管MP51的第一端接收电源操作电压VDD，晶体管MP51的第二端与晶体管MN51的第一端耦接并形成三态反向器611的输出端，晶体管MP51与晶体管MN51的控制端耦接以形成三态反向器611的输入端。此外，三态反向器611的输出端与输入端相耦接。晶体管MN52的控制端形成三态反向器611的控制端，并接收写入信号WR。晶体管MN52串接在晶体管MN51的第二端以及电源参考接地电压VSS间。
晶体管MP53所形成的开关耦接在三态反向器611的输入端与第一输出端O1间，并依据反向器INV2的输出以导通或断开。晶体管MP55所形成的开关耦接在三态反向器611的输出端与第二输出端O2间，并依据反向器INV3的输出以导通或断开。另外，晶体管MP52及MP54所形成的开关为上拉开关，晶体管MP52耦接在第一输出端O1以及电源操作电压VDD间，晶体管MP54则耦接在第二输出端O2以及电源操作电压VDD间。第一及第二输出端O1及O2分别提供第一电压V1及第二电压V2以作为数据闩锁电路的反向器的操作电压。
或非门NOR3的二输入端分别耦接至反向器INV4的输出端以及位数据DI，或非门NOR3的输出端则耦接至晶体管MP52的控制端以及反向器INV2的输入端。或非门NOR4的二输入端分别耦接至反向器INV5的输出端以及反向位数据DIB，或非门NOR4的输出端则耦接至晶体管MP54的控制端以及反向器INV3的输入端。反向器INV4、INV5的输入端接收写入信号WR。
在整体操作上，当写入信号WR指示静态存储单元非进行位数据的写入状态时，写入信号WR例如为逻辑低电平。晶体管MP52以及MP54被导通并使第一及第二输出端O1、O2上的第一电压V1及第二电压V2被上拉至电源操作电压VDD，而晶体管MP53及MP55被断开。当写入信号WR指示静态存储单元进行位数据的写入状态，写入信号WR例如为逻辑高电平，位数据DI为逻辑高电平时，晶体管MP52及MP55被导通，且晶体管MP53及MP54被断开。第一输出端O1上的第一电压V1维持等于电源操作电压VDD，而第二输出端O2上的第二电压V2则由三态反向器611所产生，是一个低于电源操作电压VDD的电压。
相对的，当写入信号WR指示静态存储单元进行位数据的写入状态且位数据DI为逻辑低电平时，晶体管MP53及MP54被导通，且晶体管MP52及MP55被断开。第二输出端O2上的第二电压V2等于电源操作电压VDD，而第一输出端O1上的第一电压V1则由三态反向器611所产生，是一个低于电源操作电压VDD的电压。
请参照图6B，图6B绘示本发明更一实施例的电压产生器620的实施方式的示意图。电压产生器620包括由晶体管MP61、MP62及MN61所构成的三态反向器621、由晶体管MN62～MN65所分别构成的多个开关、反向器INV6～INV9以及与非门NAND5～NAND6。电压产生器620为电压产生器610的互补形态，电压产生器620的电路耦接方式以及操作与电压产生器610的电路耦接方式及操作是互补的，相关细节恕不多赘述。
请参照图7A以及图7B，图7A以及图7B分别绘示本发明实施例的数据闩锁电路的不同实施方式的示意图。图7A绘示的数据闩锁电路710为一种单端写入的5T(5个晶体管)的电路。数据闩锁电路710包括晶体管M71～M75，其中，晶体管M71及M72形成第一反向器，晶体管M73及M74形成第二反向器，而晶体管M75则为开关。晶体管M75的第一端耦接至位线BL，晶体管M75的第二端耦接至第一反向器的输出端，并且，晶体管M75的控制端耦接至字线WL以依据字线WL上的字线信号以导通或断开。
图7B绘示的数据闩锁电路720则为一种双端写入的6T(6个晶体管)的电路。与数据闩锁电路710不同的，数据闩锁电路720还包括晶体管M76。晶体管M75的第一端耦接至第一位线BL，晶体管M75的第二端耦接至晶体管M71及M72形成的第一反向器的输出端，晶体管M75的控制端耦接至字线WL以依据字线WL上的字线信号以导通或断开。晶体管M76的第一端耦接至第二位线BLB，晶体管M76的第二端耦接至晶体管M73及M74形成的第二反向器的输出端，晶体管M76的控制端耦接至字线WL以依据字线WL上的字线信号以导通或断开。
值得一提的，本发明实施例的数据闩锁电路还可以通过具有两个反向器相互耦接的各种不同电路来实施，并不限于上述的数据闩锁电路710及720。
以下请参照图8，图8绘示本发明更一实施例的静态存储单元800的实施例的示意图。静态存储单元800包括数据闩锁电路810以及电压供应器820。数据闩锁电路810耦接电压供应器820，其中，数据闩锁电路810用以储存位数据。数据闩锁电路810具有由晶体管M81及M82所构成的第一反向器，及由晶体管M83及M84所构成的第二反向器。第一与第二反向器相互耦接。第一及第二反向器并接收输出电压(即第一电压V1)以为操作电压。数据闩锁电路810还包括晶体管M85以及M86，并分别通过晶体管M85以及M86耦接至位线BL以及BLB。晶体管M85以及M86的控制端耦接至字线WL。
电压供应器，耦接该数据闩锁电路并提供该输出电压，该电压供应器包括三态反向器以及开关。三态反向器由晶体管MP81、MP82、MN81及MN82所构成。三态反向器的输出端耦接至三态反向器的输入端以耦接至输出端OT。输出端OT提供第一电压V1至数据闩锁电路810。上述的三态反向器受控于电压供应致能信号VTP。
开关由晶体管MP83以及传输门X1构成。晶体管MP83的第一端接收电源操作电压VDD，晶体管MP83的控制端接收控制信号VCTR。传输门X1串接在晶体管MP83的第二端与数据闩锁电路810间，依据数据闩锁电路810是否进行数据写入操作以断开或导通。
在本实施例中，数据闩锁电路810是否进行数据写入操作可以电压供应致能信号VTP以及控制信号VCTR来表示。其中，当数据闩锁电路810进行数据写入动作时，电压供应致能信号VTP以及控制信号VCTR可以分别为逻辑高电平及逻辑低电平。也就是说，当数据闩锁电路810进行数据写入操作时，传输门X1被断开，而由晶体管MP81、MP82、MN81及MN82所构成所构成的三态反向器会动作。通过串接的晶体管MP82以及MN81，三态反向器可以提供一个小于电源操作电压VDD的输出电压V1以作为数据闩锁电路810的操作电压。
在另一方面，当数据闩锁电路810未进行数据写入操作时，电压供应致能信号VTP以及控制信号VCTR可以皆为逻辑低电平。并且，三态反向器被禁能，且电源操作电压VDD通过被导通的传输门X1而传送至数据闩锁电路810以作为操作电压。
请参照图9A～图9C，图9A～图9C分别绘示三态反向器不同的实施方式的示意图。以图4A绘示的三态反向器411作为参考，图9A的三态反向器910还包括晶体管MN91。其中，晶体管MN91的第一端与控制端耦接，并耦接至晶体管MN11的第二端。晶体管MN91的第二端则耦接至晶体管MN12的第一端。
图9B的三态反向器920则还包括晶体管MP91。其中，晶体管MP91的第一端与控制端耦接，并耦接至晶体管MP11的第一端。晶体管MP91的第二端则耦接电源操作电压VDD。
图9C的三态反向器920则同时包括晶体管MN91以及MP91，晶体管MN91以及MP91的耦接方式与图9A、9B的相同，不多赘述。由图9A～图9C可以得知，本发明实施例可以通过建构与数据闩锁电路相类似的电路架构来设计三态反向器。而藉此，在可能发生制程漂移的情况下，三态反向器所提供的输出电压可以根据数据闩锁电路的组件的电气参数的变化来加以调整。如此一来，本发明实施例的电压供应器可以适应性提供更适切的输出电压以做为数据闩锁电路的操作电压。
综上所述，本发明依据静态存储单元所要写入的位数据，来针对静态存储单元中的数据闩锁电路的第一及第二反向器的其中之一所接收的电源电压进行调整。通过电源电压的调整，可有效地加快位数据写入静态存储单元的速度。并且，本发明实施例的静态存储单元可以在发生制程飘移的情况下，维持其数据写入的效率。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附的权利要求范围所界定者为准。
Claims (24)
1.一种静态存储单元，包括：
一数据闩锁电路，用以储存一位数据，该数据闩锁电路具有相互耦接的一第一及一第二反向器，该第一及第二反向器分别接收一第一电压以及一第二电压以作为电源电压；以及
一电压供应器，耦接该数据闩锁电路以提供该第一电压及该第二电压至该数据闩锁电路，
其中，当一位数据写入该数据闩锁电路时，该电压供应器依据该位数据以调整该第一电压或该第二电压的电压值。
2.根据权利要求1所述的静态存储单元，其中该电压供应器包括：
一第一三态反向器，该第一三态反向器的输出端耦接至该第一三态反向器的输入端以耦接至一第一输出端，该第一输出端提供该第一电压至该第一反向器；以及
一第二三态反向器，该第二三态反向器的输出端耦接至该第二三态反向器的输入端以耦接至一第二输出端，该第二输出端提供该第二电压至该第二反向器，
其中，当该位数据写入该数据闩锁电路时，该第一三态反向器以及该第二三态反向器的其中之一依据该位数据被致能。
3.根据权利要求2所述的静态存储单元，其中该电压供应器还包括：
一第一开关，耦接在该第一输出端以及一参考电压间，依据该位数据以及一写入信号以导通或断开；以及
一第二开关，耦接在该第二输出端以及该参考电压间，依据该位数据以及该写入信号以导通或断开。
4.根据权利要求3所述的静态存储单元，其中该第一电压及该第二电压分别为该第一反向器以及该第二反向器的操作电压，且该参考电压为一电源操作电压，其中当该第一三态反向器被致能时，该第一电压的电压值被调降，当该第二三态反向器被致能时，该第二电压的电压值被调降。
5.根据权利要求3所述的静态存储单元，其中该第一电压及该第二电压分别为该第一反向器以及该第二反向器的参考接地电压，该参考电压为一电源接地电压，其中当该第一三态反向器被致能时，该第一电压的电压值被调升，当该第二三态反向器被致能时，该第二电压的电压值被调升。
6.根据权利要求2所述的静态存储单元，其中各该第一及第二三态反向器包括：
一第一晶体管，具有第一端、第二端以及控制端，该第一晶体管的第一端耦接至一第一参考电压，该第一晶体管的控制端与第二端相互耦接；
一第二晶体管，具有第一端、第二端以及控制端，该第二晶体管的第一端耦接至该第一晶体管的第二端，该第二晶体管的控制端耦接至该第二晶体管的第一端；以及
一第三晶体管，具有第一端、第二端以及控制端，该第三晶体管的第一端耦接至该第二晶体管的第二端，该第三晶体管的第二端耦接至一第二参考电压，该第三晶体管的控制端耦接至一逻辑运算结果，
其中，该逻辑运算结果依据该一写入信号以及该位数据进行逻辑运算所产生，该第一晶体管与该第二晶体管的型态互补。
7.根据权利要求6所述的静态存储单元，其中各该第一及第二三态反向器还包括：
一第四晶体管，具有第一端、第二端以及控制端，其中该第四晶体管的第一端与控制端相耦接，该第四晶体管串接在该第一参考电压及该第一晶体管的第一端间，或该第四晶体管串接在该第二晶体管的第二端及该第三晶体管的第一端间。
8.根据权利要求6所述的静态存储单元，其中各该第一及第二三态反向器还包括：
一第四晶体管，具有第一端、第二端以及控制端，其中该第四晶体管的第一端与控制端相耦接，该第四晶体管串接在该第一参考电压及该第一晶体管的第一端间；以及
一第五晶体管，该第五晶体管具有第一端、第二端以及控制端，其中该第五晶体管的第一端与控制端相耦接，该第五晶体管串接在该第二晶体管的第二端及该第三晶体管的第一端间。
9.根据权利要求6所述的静态存储单元，其中该电压供应器还包括：
一逻辑运算电路，针对该写入信号以及该位数据进行逻辑运算，以及，针对该写入信号以及该位数据的反向进行逻辑运算以产生该逻辑运算结果。
10.根据权利要求2所述的静态存储单元，其中该第一三态反向器包括：
一第一晶体管，具有第一端、第二端以及控制端，该第一晶体管的第一端耦接至一第一参考电压，该第一晶体管的控制端与第二端相互耦接；
一第二晶体管，具有第一端、第二端以及控制端，该第二晶体管的第一端耦接至该第一晶体管的第二端，该第二晶体管的控制端耦接至该第二晶体管的第一端；
一第三晶体管，具有第一端、第二端以及控制端，该第三晶体管的第一端耦接至该第二晶体管的第二端，该第三晶体管的控制端接收一写入信号；以及
一第四晶体管，有第一端、第二端以及控制端，该第四晶体管的第一端耦接至该第三晶体管的第二端，该第四晶体管的第二端耦接至一第二参考电压，该第四晶体管的控制端接收该位数据的反向；
该第二三态反向器包括：
一第五晶体管，具有第一端、第二端以及控制端，该第五晶体管的第一端耦接至该第一参考电压，该第五晶体管的控制端与第二端相互耦接；
一第六晶体管，具有第一端、第二端以及控制端，该第六晶体管的第一端耦接至该第五晶体管的第二端，该第六晶体管的控制端耦接至该第六晶体管的第一端；
一第七晶体管，具有第一端、第二端以及控制端，该第七晶体管的第一端耦接至该第六晶体管的第二端，该第七晶体管的控制端接收该写入信号；以及
一第八晶体管，有第一端、第二端以及控制端，该第八晶体管的第一端耦接至该第七晶体管的第二端，该第八晶体管的第二端耦接至该第二参考电压，该第八晶体管的控制端接收该位数据，
其中，该第一参考电压与该第二参考电压的其中之一为电源操作电压，该第一参考电压与该第二参考电压的其中的另一为电源接地电压，该第一晶体管与该第二晶体管的型态互补，该第五晶体管与该第六晶体管的型态互补。
11.根据权利要求1所述的静态存储单元，其中该电压供应器包括：
一三态反向器，其输入端耦接至其输出端，该三态反向器并依据一写入信号以及该位数据以禁能或致能；
一第一开关，串接在该三态反向器的输出端与一第一输出端间，受控于一第一逻辑运算结果以导通或断开；以及
一第二开关，串接在该三态反向器的输出端与一第二输出端间，受控于一第二逻辑运算结果以导通或断开，
其中，该第一开关及该第二开关不同时被导通，该第一及该第二逻辑运算结果依据该写入信号以及该位数据而产生。
12.根据权利要求11所述的静态存储单元，其中该电压供应器还包括：
一第三开关，耦接在该第一输出端以及一参考电压，依据该位数据以及该写入信号以导通或断开；以及
一第四开关，耦接在该第二输出端以及该参考电压，依据该位数据以及该写入信号以导通或断开。
13.根据权利要求11所述的静态存储单元，其中该第一电压及该第二电压分别为该第一反向器以及该第二反向器的操作电压，且该参考电压为一电源操作电压，其中当该第一开关被导通时，该第一电压的电压值被调降，当该第二开关被导通时，该第二电压的电压值被调降。
14.根据权利要求11所述的静态存储单元，其中该第一电压及该第二电压分别为该第一反向器以及该第二反向器的参考接地电压，该参考电压为一电源接地电压，其中当该第一开关被导通时，该第一电压的电压值被调升，当该第二开关被导通时，该第二电压的电压值被调升。
15.根据权利要求1所述的静态存储单元，其中该第一反向器的输入端耦接至该第二反向器的输出端，该第一反向器的输出端耦接至该第二反向器的输入端。
16.根据权利要求15所述的静态存储单元，其中该数据闩锁电路还包括：
一第一开关，耦接在一第一位线以及该第一反向器的输出端间，依据一字线信号以导通或断开。
17.根据权利要求16所述的静态存储单元，其中该数据闩锁电路还包括：
一第二开关，耦接在一第二位线以及该第二反向器的输出端间，依据该字线信号以导通或断开。
18.一种静态存储单元，包括：
一数据闩锁电路，用以储存一位数据，该数据闩锁电路具有相互耦接的一第一及一第二反向器，该第一及第二反向器分别接收一第一电压以及一第二电压以作为操作电压，该第一及第二反向器并分别接收一第三电压以及一第四电压以作为参考接地电压；
一第一电压供应器，耦接该数据闩锁电路以提供该第一电压及该第二电压至该数据闩锁电路；以及
一第二电压供应器，耦接该数据闩锁电路以提供该第三电压及该第四电压至该数据闩锁电路，
其中，当一位数据写入该数据闩锁电路时，该电压供应器依据该位数据以调整该第一及第四电压或该第二及第三电压的电压值。
19.根据权利要求18所述的静态存储单元，其中该第一电压供应器依据一写入信号以及该位数据来调低该第一电压或该第二电压。
20.根据权利要求19所述的静态存储单元，其中该第二电压供应器依据该写入信号以及该位数据来调高该第三电压或该第四电压。
21.根据权利要求20所述的静态存储单元，其中当该第一电压供应器依据该写入信号以及该位数据来调低该第一电压时，该第二电压供应器依据该写入信号以及该位数据来调高该第四电压，当该第一电压供应器依据该写入信号以及该位数据来调低该第二电压时，该第二电压供应器依据该写入信号以及该位数据来调高该第三电压。
22.一种静态存储单元，包括：
一数据闩锁电路，用以储存一位数据，该数据闩锁电路具有相互耦接的一第一及一第二反向器，该第一及第二反向器接收一输出电压以作为操作电压；以及
一电压供应器，耦接该数据闩锁电路并提供该输出电压，该电压供应器包括：
一三态反向器，该三态反向器的输出端耦接至该三态反向器的输入端以耦接至一输出端，该输出端提供该输出电压至该数据闩锁电路，该三态反向器受控于一电压供应致能信号；以及
一开关，串接在该数据闩锁电路与一电源操作电压间，依据该数据闩锁电路是否进行数据写入操作以断开或导通。
23.根据权利要求22所述的静态存储单元，其中该开关包括：
一第一晶体管，具有第一端、第二端以及控制端，该第一晶体管的第一端接收该电源操作电压，该第一晶体管的控制端接收一控制信号；以及
一传输门，串接在该晶体管的第二端以及该数据闩锁电路间，依据该电压供应致能信号以导通或断开。
24.根据权利要求23所述的静态存储单元，其中该三态反向器包括：
一第二晶体管，具有第一端、第二端以及控制端，其第一端耦接至该电源操作电压，其控制端接收该电压供应致能信号的反向；
一第三晶体管，具有第一端、第二端以及控制端，其第一端耦接该第二晶体管的第二端，该第二晶体管的控制端与其第二端相耦接，并产生该输出电压；
一第四晶体管，具有第一端、第二端以及控制端，其第一端及控制端耦接该第三晶体管的第二端；以及
一第五晶体管，具有第一端、第二端以及控制端，该第五晶体管的第一端接至该第四晶体管的第二端，该第五晶体管的控制端接收该电压供应致能信号，该第五晶体管的第二端耦接至一电源接地电压。
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