CN101178926A - 半导体动态电源装置 - Google Patents

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CN101178926A CNA2007101042124A CN200710104212A CN101178926A CN 101178926 A CN101178926 A CN 101178926A CN A2007101042124 A CNA2007101042124 A CN A2007101042124A CN 200710104212 A CN200710104212 A CN 200710104212A CN 101178926 A CN101178926 A CN 101178926A
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Abstract

本发明公开一种半导体动态电源装置，该装置包括至少一切换电路和至少一电压推进电路，其中所述切换电路耦接于一电源与一电力接受电路之间，所述电压推进电路耦接于一控制电路与所述电力接受电路之间，其中所述控制电路用于开启或关闭所述切换电路，并且使能或禁能所述电压推进电路。该半导体动态电源装置能够提供较低的电压状态，有利于降低电力接受电路的备用损漏量。

Description

半导体动态电源装置
技术领域
本发明涉及一种集成电路(IC)设计，特别涉及一种用于IC存储器装置的电源管理。
背景技术
由于可携式应用、IC的封装密度以及能源管理的需求，迫切地需要低电力电子学。降低电源的电压是减少IC电力消耗的有效方法。另一方面，即使缩小半导体装置的尺寸也需要低供给电压的操作，但是小的装置体积以及低供给电压会造成装置操作的高损漏量以及高度不稳定性。
以一静态随机存取存储器(SRAM)的单元操作作为一个例子。图1展示多个SRAM单元102[0:n]中的一行100，其中n为一整数。图1中的SRAM单元102[0]有六个晶体管。两个P型金属氧化半导体(PMOS)晶体管110与120以及两个N型金属氧化半导体(NMOS)晶体管115与125形成两个跨接触发器用以储存节点C或节点D两者之一的状态。两个NMOS晶体管130与135当作一互补位线(BLs)对140与145以及节点C与D的传送栅(pass-gate)。NMOS晶体管130与135两者的栅极耦接于一字符线(WL)150。一高电压电源(Vcc)线160耦接于所述行100中每一单元102的PMOS晶体管110与120的源极，且一低电压供给(Vss)线170耦接于单元102[0:n]的NMOS晶体管115与125的源极。当写入单元102[0]，所述互补位线140与145被拉升至一电压以复制储存在节点C与D的先前状态，因此，较低的Vcc将使所述写入更容易。当读取单元102[0]、位线140以及145变成由所述节点C与D驱动，显然地，较高的Vcc将使得所述读取更容易。写入与读取造成Vcc需求的冲突。当Vcc随着装置体积减小，并且程序变化随着装置大小等比例的增加，对一固定电源电压而言，要满足所述冲突的需求更增加其难度。
发明内容
有鉴于此，可依照需求增加或降低其电压的动态电源是必须的。
本发明公开一种电源管理电路。根据本发明的一实施例，所述电源管理电路包括至少一切换电路以及至少一电压推进电路。所述切换电路耦接于一电源与一电力接受电路之间。所述电压推进电路耦接于一控制电路与所述电力接受电路之间。所述控制电路用于开启或关闭所述切换电路，并且使能或禁能所述电压推进电路。
本发明上述的电源管理电路，其中所述切换电路包括至少一P型金属氧化物半导体晶体管，所述P型金属氧化物半导体晶体管的一源极、一漏极、一栅极以及一基体分别耦接于所述电源、所述电力接受电路、所述控制电路以及所述电源。
本发明上述的电源管理电路，其中所述切换电路包括至少一PMOS晶体管，所述PMOS晶体管以一源极、一漏极、一栅极以及一基体分别耦接于所述电源、所述电力接受电路、所述控制电路以及所述电力接受电路。
本发明上述的电源管理电路，其中所述电压推进电路包括至少一电容器，所述电容器的一第一端点与一第二端点分别耦接于所述电力接受电路与所述控制电路。
本发明上述的电源管理电路，其中所述第二端点耦接于一晶体管的源极或所述控制电路的漏极。
本发明上述的电源管理电路，其中所述电压推进电路是一电容器，该电容器的一第一端点与一第二端点分别耦接于所述电力接受电路与所述控制电路，并且其中所述电容器具有一电容值，所述电容值位于所述多个SRAM单元的一位线的电容值的10％至40％之间。
本发明还公开一种电源管理电路，该电路包括：至少一切换电路，耦接于一电源与一电力接受电路之间；至少一电容器，耦接于一控制电路与所述电力接受电路之间；其中，所述控制电路用于开启或关闭所述切换电路，并且使所述电容器充电或放电。
本发明上述的电源管理电路，其中所述切换电路包括至少一P型金属氧化物半导体晶体管，所述P型金属氧化物半导体晶体管的一源极、一漏极、一栅极以及一基体分别耦接于所述电源、所述电力接受电路、所述控制电路以及所述电源。
本发明上述的电源管理电路，其中所述切换电路包括至少一PMOS晶体管，所述PMOS晶体管的一源极、一漏极、一栅极以及一基体分别耦接于所述电源、所述电力接受电路、所述控制电路以及所述电力接受电路。
本发明上述的电源管理电路，其中所述电容器耦接于一晶体管的源极或所述控制电路的漏极。
本发明上述的电源管理电路，其中所述电容器具有一电容值，所述电容值位于所述多个SRAM单元的一位线的电容值的10％至40％之间。
本发明又公开一种电源管理电路，其包括至少一PMOS晶体管，所述PMOS晶体管的一源极、一漏极、一栅极以及一基体分别耦接于所述电源、所述电力接受电路、所述控制电路以及所述电力接受电路，其中所述控制电路用于经由切换所述PMOS晶体管以开启或关闭所述电源至所述电力接受电路。
本发明上述的电源管理电路，还包括至少一电容器，所述电容器的一第一端点与一第二端点分别耦接于所述电力接受电路与所述控制电路。
本发明上述的电源管理电路，还包括至少一电容器，所述电容器的一第一端点与一第二端点分别耦接于所述电力接受电路与所述控制电路，其中所述电容器具有一电容值，所述电容值位于所述多个SRAM单元的一位线的电容值的10％至40％之间。
附图说明
图1为一传统六个晶体管(6T)SRAM单元中一行的示意图。
图2A～2C为本发明实施例的三种动态电源的示意图。
具体实施方式
为让本发明的所述和其它目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合附图，作详细说明如下：
本发明公开用于半导体装置的多种动态电源。
图1已在本发明的现有技术中阐述与讨论，因此不在此赘述。
图2A～2C为本发明实施例的三种动态电源的示意图。存储器单元102[0:n]在此对图1中的六晶体管(6T)SRAM单元进行说明。系统高电压电源(Vdd)与单元高电压电源Vcc线160之间耦接区块202。
参考图2A，在本发明的第一实施例中，区块202可以通过PMOS晶体管212与电容器214来实现。PMOS晶体管212的漏极、源极、栅极以及基体分别耦接于Vdd、Vcc线160、控制电路204的节点216以及Vdd。电容器214耦接于Vcc线160与控制电路204的节点218之间，且电容器214具有一电容值位于SRAM单元102的位线的电容值的10％至40％之间。在非存取或预备周期期间，节点216位于一逻辑低(LOW)状态，并且PMOS晶体管212位于开启状态，因此Vcc近乎等于Vdd。在写入SRAM单元102周期期间，节点216暂时开启至一高(HIGH)逻辑状态，接着关闭PMOS晶体管212。因此在短暂写入周期期间，Vcc线160变成浮接状态。先前储存于Vcc线160的电荷开始放电过程，因此，浮接的Vcc线160的电压开始往下掉，这对写入而言是有利的状态。另外，在写入周期之前，节点218维持在Vdd，因此电容器214没有储存电荷。每当进入写入周期，节点218会暂时降低至一比Vdd更低的电压，例如Vss。相对于只利用PMOS晶体管212降低Vcc线160的电压，将节点218降低至较低的电压将更快地降低Vcc线160的电压。
在读取SRAM单元102周期期间，节点216维持在所述逻辑低(LOW)状态，开启PMOS晶体管212，因此Vdd提供电压给Vcc线160。但是在实际读取之前，节点21维持在一较Vdd更低的电压，因此电容器214将被充电。在开始读取后，节点218自低电压被切换至Vdd，因此电容器214提供一电压推进至Vcc线160。如先前的讨论，较高的Vcc电压有利于读取SRAM单元120。
参考图2B，在本发明的第二实施例中，区块202可以使PMOS晶体管222的源极、漏极、栅极以及基体分别耦接于Vdd、Vcc线160、控制电路204的节点226以及Vcc线160。类似于第一实施例，控制电路204在读取SRAM单元102期间开启PMOS晶体管222，并且在读取SRAM单元102期间关闭PMOS晶体管222。当PMOS晶体管222开启时，Vcc线160由Vdd驱动，这对读取而言是有利的状态。当PMOS晶体管222关闭时，Vcc线160是浮接的，这对写入而言是有利的状态。在第二实施例中除了没有如图2A中的推进电容器214，第二实施例与第一实施例不同在于PMOS晶体管222的基体耦接于Vcc线160或耦接于其自身的漏极。于是，当PMOS晶体管222开启时，其源极到漏极之间的电压会下降。而该电压下降的量近乎等于其临界电压。这种较低的Vcc电压状态有利于降低SRAM单元102的备用损漏量。
参考图2C，在本发明第三实施例中，区块202可以通过PMOS晶体管232与电容器234来实现。PMOS晶体管232的源极、漏极、栅极以及基体分别耦接于Vdd、Vcc线160、控制电路204的节点236以及Vcc线160。明显地，PMOS晶体管232的连接方式与第二实施例中的PMOS晶体管相同。根据第三实施例，PMOS晶体管232的功能与PMOS晶体管222相同，即控制电路204在读取SRAM单元102期间开启PMOS晶体管232，并且在读取SRAM单元102期间关闭PMOS晶体管232。当PMOS晶体管232开启时，Vcc线160由Vdd驱动，这对读取而言是有利的状态。当PMOS晶体管232关闭时，Vcc线160是浮接的，这对写入而言是有利的状态。PMOS晶体管232的基体耦接于Vcc线160或耦接于其自身的漏极。于是，当PMOS晶体管232开启时，其源极到漏极之间的电压会下降。而该电压下降的量近乎等于其临界电压。这种较低的Vcc电压状态有利于降低SRAM单元102的备用损漏量。
而推进电容器234的连接方式与第一实施例中的电容器214相同，且电容器234具有一电容值位于SRAM单元102的位线的电容值的10％至40％之间。根据第三实施例，电容器234的功能与电容器214相同。即在写入期间，电容器234帮助拉低浮接的Vcc线160的电压，在读取期间，先前储存于电容器234的电荷提供一推进电压给Vcc线160，在读取状态下这种推进是通过Vdd驱动。
参考图2A～2C，由于对熟知本技术领域的人而言，设置电路以提供信号给这些区块的对应节点216、218、226、236与238应该没有困难，因此没有详细提供控制电路204的实现方式。这些信号的功能已在先前的段落阐述。典型的控制电路204可包括触发器、NOR以及NAND栅极等等。
电容器214或234可由一晶粒中任何适合利用的半导体材料形成，例如金属-层间介电层-金属(MiM)、金属氧化物半导体(MOS)或多晶硅-层间介电层-多晶硅(PiP)。
通过切换PMOS晶体管以及电容器电压推进电容，SRAM单元的电源可动态管理以符合读取与写入操作的冲突需求。
虽然本发明的多种实施例仅显示SRAM单元为动态电源的一接受器并且仅切换Vdd，然而本技术领域的普通技术人员可应用本发明于其它在不同操作下有冲突的电压状态的存储器或逻辑电路，以及其它可以被相似地切换Vss电源的存储器或逻辑电路。
本发明虽然公开优选实施例如上，然而并非用以限定本发明的保护范围，本领域的普通技术人员在不脱离本发明的精神和范围内可以做出变动与修改，因此本发明的保护范围应以所附的权利要求书的范围为准。

Claims (14)

1.一种电源管理电路，该电路包括：
至少一切换电路，耦接于一电源与一电力接受电路之间；以及
至少一电压推进电路，耦接于一控制电路与所述电力接受电路之间；
其中，所述控制电路用于开启或关闭所述切换电路，并且使能或禁能所述电压推进电路。
2.如权利要求1所述的电源管理电路，其中所述切换电路包括至少一P型金属氧化物半导体晶体管，所述P型金属氧化物半导体晶体管的一源极、一漏极、一栅极以及一基体分别耦接于所述电源、所述电力接受电路、所述控制电路以及所述电源。
3.如权利要求1所述的电源管理电路，其中所述切换电路包括至少一P型金属氧化物半导体晶体管，所述P型金属氧化物半导体晶体管以一源极、一漏极、一栅极以及一基体分别耦接于所述电源、所述电力接受电路、所述控制电路以及所述电力接受电路。
4.如权利要求1所述的电源管理电路，其中所述电压推进电路包括至少一电容器，所述电容器的一第一端点与一第二端点分别耦接于所述电力接受电路与所述控制电路。
5.如权利要求4所述的电源管理电路，其中所述第二端点耦接于一晶体管的源极或所述控制电路的漏极。
6.如权利要求1所述的电源管理电路，其中所述电压推进电路是一电容器，该电容器的一第一端点与一第二端点分别耦接于所述电力接受电路与所述控制电路，并且其中所述电容器具有一电容值，所述电容值位于所述多个SRAM单元的一位线的电容值的10％至40％之间。
7.一种电源管理电路，该电路包括：
至少一切换电路，耦接于一电源与一电力接受电路之间；
至少一电容器，耦接于一控制电路与所述电力接受电路之间；
其中，所述控制电路用于开启或关闭所述切换电路，并且使所述电容器充电或放电。
8.如权利要求7所述的电源管理电路，其中所述切换电路包括至少一P型金属氧化物半导体晶体管，所述P型金属氧化物半导体晶体管的一源极、一漏极、一栅极以及一基体分别耦接于所述电源、所述电力接受电路、所述控制电路以及所述电源。
9.如权利要求7所述的电源管理电路，其中所述切换电路包括至少一P型金属氧化物半导体晶体管，所述P型金属氧化物半导体晶体管的一源极、一漏极、一栅极以及一基体分别耦接于所述电源、所述电力接受电路、所述控制电路以及所述电力接受电路。
10.如权利要求7所述的电源管理电路，其中所述电容器耦接于一晶体管的源极或所述控制电路的漏极。
11.如权利要求7所述的电源管理电路，其中所述电容器具有一电容值，所述电容值位于所述多个SRAM单元的一位线的电容值的10％至40％之间。
12.一种电源管理电路，其包括至少一P型金属氧化物半导体晶体管，所述P型金属氧化物半导体晶体管的一源极、一漏极、一栅极以及一基体分别耦接于所述电源、所述电力接受电路、所述控制电路以及所述电力接受电路，其中所述控制电路用于经由切换所述P型金属氧化物半导体晶体管以开启或关闭所述电源至所述电力接受电路。
13.如权利要求12所述的电源管理电路，还包括至少一电容器，所述电容器的一第一端点与一第二端点分别耦接于所述电力接受电路与所述控制电路。
14.如权利要求12所述的电源管理电路，还包括至少一电容器，所述电容器的一第一端点与一第二端点分别耦接于所述电力接受电路与所述控制电路，其中所述电容器具有一电容值，所述电容值位于所述多个SRAM单元的一位线的电容值的10％至40％之间。
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C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20080514