CN103201797B - 使用独立栅极鳍式场效应晶体管的稳定静态随机存取存储器位单元设计 - Google Patents

使用独立栅极鳍式场效应晶体管的稳定静态随机存取存储器位单元设计 Download PDF

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Abstract

使用独立栅极鳍式场效应晶体管FinFET架构的稳定SRAM单元在例如读取静态噪声容限RSNM和写入噪声容限WNM等装置参数方面提供优于常规SRAM单元的改进。示范性SRAM单元包括一对存储节点、一对位线、一对上拉装置、一对下拉装置和一对通过门装置。第一控制信号和第二控制信号经配置以调整所述通过门装置的驱动强度，且第三控制信号经配置以调整所述上拉装置的驱动强度，其中所述第一控制信号是以与位线方向正交的方式投送，且所述第二和第三控制信号是在与所述位线方向相同的方向上投送。通过在读取和写入操作期间调整所述上拉装置和通过门装置的驱动强度来改进RSNM和WNM。

Description

使用独立栅极鳍式场效应晶体管的稳定静态随机存取存储器位单 元设计
技术领域
所揭示实施例涉及静态随机存取存储器(SRAM)位单元。更明确来说，示范性实施例涉及使用独立栅极鳍式场效应晶体管(FinFET)(IG-FinFET)架构的高度稳定SRAM单元。
背景技术
SRAM通常用于速度和低功率为考虑因素的应用中。SRAM单元快速且不需要动态更新，如在动态随机存取存储器(DRAM)单元的状况下。常规SRAM单元的结构包括通常由四个互补金属氧化物半导体场效应晶体管(互补MOSFET或CMOS晶体管)形成的两个交叉耦合的反相器。交叉耦合的反相器形成基本存储元件，其具有表示互补二进制值“0”和“1”的两个稳定状态。两个额外晶体管(称为“存取晶体管”)用以在读取和写入操作期间控制对存储元件的存取。因此，常规SRAM单元架构涉及六个晶体管，且通常被称作6T SRAM单元。
图1说明常规6T SRAM单元100。存储元件包括晶体管M1到M4。节点Q和QC保持互补二进制值。通过将字线WL驱动到正电源供应电压VDD而起始单元100上的写入操作。存取晶体管M5和M6将互补位线BL和BLC上的值传送到存储元件中。在读取操作中，BL与BLC两者经预先充电到预定义的值或处于浮动。一旦激活了字线，存储于存储元件中的互补值便用以使位线中的一者放电。感测放大器(未图示)将放电的位线上的值快速驱动到负电源供应电压VSS且相应地将互补位线快速驱动到VDD。
在使装置大小缩小的情况下，在常规SRAM架构中使用的MOSFET遭受短信道效应，例如增加的亚阈值漏电流。另外，当降低供应电压和阈值电压以将功率消耗保持为低时，存储于SRAM单元中的数据的稳定性受到影响。为了抵抗常规MOSFET结构的缺点，过去已探讨了多栅极场效应晶体管(MuGFET)。MuGFET在单一装置中并有一个以上栅极，使得多个栅极可由单一栅电极来控制。此多栅极装置中的信道由若干个栅极环绕，从而导致漏电流的抑制和功率消耗的对应减少。虽然常规MOSFET平坦，但多栅极装置为非平坦结构。
FinFET为多栅极装置，其中信道缠绕薄硅“鳍”，鳍形成装置的主体(而非平坦Si表面)。鳍的尺寸确定装置的有效信道长度。通过使鳍非常窄而抑制短信道效应。独立栅极(IG)FinFET类似共享共同主体的并联连接的两个单一栅极MOSFET。
若干参数与研究SRAM单元的稳定性有关。虽然最初关于图1的常规SRAM单元解释这些参数，但其可容易地扩展到IG-FinFET SRAM结构。晶体管M2和M4包括上拉(PU)逻辑，其使存储节点Q和QC能够被上拉到正供应电压VDD。类似地，晶体管M1和M3包括下拉(PD)逻辑以将节点Q和QC连接到负电源供应电压VSS(VSS可连接到接地电压)。存取晶体管M5和M6也被称作通过门(PG)晶体管。SRAM单元的PU、PD和PG组件的相对强度确定例如单元的可写入性和数据稳定性等因数。一般来说，晶体管的强度指代流经装置的电流的量值，且与晶体管大小和晶体管的栅极电压成比例。
漏电流、电压扰动、相邻单元上的切换活动和此其它系统噪声对SRAM单元中的数据的稳定性具有影响。有时噪声可能足够高以致使存储于单元中的数据“翻转”到错误状态，即使所述特定单元未经选择用于读取或写入操作也如此。用以倒转或翻转单元的状态所需的最小DC电压扰动被称为静态噪声容限(SNM)。保持静态噪声容限(HSNM)指代在保持或待用模式下的单元的SNM。参看图1，增加VDD单元电压通常具有增加HSNM的效应。
参数“α”指示PG与PU的强度的比率(表示为“PG/PU”)。可见，减小PU强度和增加PG强度允许容易地将BL和BLC上的值写入到存储节点中。写入静态噪声容限(WNM)指代在写入模式下的单元的SNM。因此，SRAM电路的WNM随α成比例变化。如通过α(＝PG/PU)指示，可通过增加PG和/或减小PU来改进WNM。
参数“β”指示PD与PG的强度的比率(表示为“PD/PG”)。可见，减小PG强度和增加PD强度允许容易地将Q和QC上的值读取到位线中。读取静态噪声容限(RSNM)指代在读取模式下的单元的SNM。SRAM电路的RSNM随β成比例变化。如通过β(＝PD/PG)指示，可通过增加PD和/或减小PG来改进RSNM。
从前述论述，应理解，使PU、PD和PG组件的强度变化涉及在单元的HSNM、RSNM与WNM之间的复杂取舍。图2A说明常规系结栅极SRAM(TG-SRAM)单元。TG-SRAM单元具有双栅极SRAM(DG-SRAM)单元的基本结构。TG-SRAM中的每一晶体管的双栅极中的两个栅极系结在一起，且因此TG-SRAM单元的操作类似于图1中的常规6TSRAM的操作。
在郭(Guo)等人的“基于鳍式场效应晶体管的静态随机存取存储器设计(FinFET-Based SRAM Design)”(低功耗电子与设计国际会议专题(Symp.ISLPED)，2005，第2页到第7页)(下文中为“郭”)中提议用以通过到PG装置的后栅极的反馈机制增加单元稳定性的技术，所述文献以引用的方式并入本文中。郭使用基于FinFET的SRAM单元以便获得对栅极的较好控制和较低亚阈值漏电流，如上文所指出。郭试图通过控制PG装置的后栅极来改进单元β比率。通过将存储节点连接到后栅极(如图2B中所说明)来控制PG装置的后栅极，以便改进RSNM。然而，将存储节点连接到后栅极由于减小了单元α比率而使得WNM恶化。为了改进WNM，郭提议降低电压VDD单元。
图3说明根据郭的由单元形成的SRAM阵列的示意图。位线BL和BLB在图3中展示为设置在垂直方向上，而字线WL设置在水平方向上。在写入操作期间，降低连接到“选定”BL和BLB的单元的VDD单元，进而减小PU驱动强度。因此，选定单元的α比率(PG/PU)得以改进。
然而，图3中的半选定单元②(水平选定且垂直未选定)的VDD单元也减小，其具有降低用于半选定单元②的HSNM的效应。因此，虽然郭试图改进SRAM单元的RSNM，但HSNM恶化。因此，在郭的设计中存在两个缺点。首先，控制VDD单元非常难，且经受SRAM阵列中的大量变化。其次，降低VDD单元具有降低HSNM的效应，如上文所指出。
图7说明用于常规TG-SRAM单元和郭的SRAM单元的RSNM值的蝶形转移曲线(BTC)。BTC为在“0”和“1”的写入操作期间的存储节点电压的曲线。SNM通过配合于BTC内部的最大正方形来测量。如由图7指示，与常规TG-SRAM电路相比，郭的电路提供85.4mv的RSNM的改进。图8类似地说明用于常规TG-SRAM电路和郭的电路的WNM的BTC。可观察到，归因于VDD单元电压的降低，WNM改进达34.1mv。图9说明用于常规TG-SRAM和用于郭的电路的HSNM值的BTC。观察到，郭的半选定单元的HSNM比常规TG-SRAM单元的HSNM低41.4mv。
已在刘(Liu)等人的“用于高数据稳定性和增强集成密度的独立栅极鳍式场效应晶体管静态随机存取存储器单元(An Independent-Gate FinFET SRAM Cell for High DataStability and Enhanced Integration Density)”(电气和电子工程师学会系统级芯片会议(IEEE SOC Conference)，2007，第68页到第69页)(下文中为“刘”)中提议用以解决常规TG-SRAM和郭的问题的替代方案，所述文献以引用的方式并入本文中。刘的SRAM单元说明于图4中。刘使用基于FinFET的结构，其中PU、PD和PG组件中的每一者使用具有可独立控制的栅极的两个晶体管。此情形提供对其相应强度的改进控制。
刘使用控制信号“RW”和“W”(如图4中所示)而非常规字线控制信号(例如，图1中的WL)来控制读取和写入操作。在读取操作与写入操作两者期间将信号RW保持为高，而信号W仅在写入操作期间高。因此，在读取期间，RW高且W低。因此，在读取期间，PG1和PG2传导，但通过每一对中的两个晶体管中的仅一者(前晶体管)的强度，使得PG能够维持于低值。将PD和PU(即，PD1、PD2、PU1和PU2)维持于恒定值，且因此致使β(＝PD/PG)增加，且所述单元的RSNM对应地高。
在刘中，在写入操作期间，RW与W两者高，从而致使每一对PG1和PG2中的两个晶体管传导。将可见，在此模式下，所述单元的PU、PD和PG组件的相对强度类似于常规SRAM的相对强度，这是由于与常规SRAM中的单一晶体管相比，刘中的每一组件基本上由一对晶体管替换。因此，比率α(＝PG/PU)与常规TG-SRAM的α相当，且对应地，在刘的WNM中不存在改进。在待用模式下，RW信号与W信号两者保持为低，且进而刘的HSNM与常规TG-SRAM的HSNM相同。
虽然所述技术提供这些参数中的一者或两者的改进，但其代价为剩余参数的恶化和/或缺乏改进。因此，在此项技术中存在对于用以改进在读取、写入操作模式下的SRAM电路的SNM而不使在待用操作模式下的稳定性降级的技术的需要。
发明内容
示范性实施例涉及用于使用独立栅极FinFET(IG-FinFET)架构的高度稳定SRAM单元的系统和方法。所述SRAM单元的示范性实施例提供优于常规SRAM单元的改进的稳定性(如通过例如RSNM和WNM等参数证实)而不使HSNM降级。
举例来说，示范性实施例涉及一种SRAM单元，其包括：一对存储节点，其经配置以存储互补二进制值；一对位线，其经配置以将所述互补二进制值发射到所述存储节点/从所述存储节点发射所述互补二进制值；一对上拉装置，其经配置以将所述存储节点耦合到正电源供应电压；一对下拉装置，其经配置以将所述存储节点耦合到负电源供应电压；一对通过门装置，其经配置以将所述存储节点耦合到所述位线；第一控制信号和第二控制信号，其经配置以调整所述通过门装置的驱动强度，其中所述第一控制信号是在与位线方向正交的方向上投送，且所述第二控制信号是在与所述位线方向相同的方向上投送；以及第三控制信号，其用以调整所述上拉装置的驱动强度，其中所述第三控制信号是在与所述位线方向相同的方向上投送。
另一示范性实施例涉及一种形成SRAM单元的方法，其包括：配置一对存储节点以存储互补二进制值；将一对位线耦合到所述存储节点以将所述互补二进制值发射到所述存储节点/从所述存储节点发射所述互补二进制值；将一对上拉装置耦合到所述存储节点以便将所述存储节点连接到正电源供应电压；将一对下拉装置耦合到所述存储节点以便将所述存储节点连接到负电源供应电压；将一对通过门装置耦合到所述存储节点以便将所述存储节点连接到所述位线；将第一控制信号和第二控制信号耦合到所述通过门装置以便调整所述通过门装置的驱动强度，其中所述第一控制信号是在与位线方向正交的方向上投送，且所述第二控制信号是在与所述位线方向相同的方向上投送；以及将第三控制信号耦合到所述上拉装置以便调整所述上拉装置的驱动强度，其中所述第三控制信号是在与所述位线方向相同的方向上投送。
又一示范性实施例涉及一种SRAM单元，其包括：存储装置，其用于存储互补二进制值；位线存取装置，其用于将所述互补二进制值发射到所述存储装置/从所述存储装置发射所述互补二进制值；上拉装置，其用于将所述存储装置耦合到正电源供应电压；下拉装置，其用于将所述存储装置耦合到负电源供应电压；通过门装置，其用于将所述存储装置耦合到所述位线存取装置；第一控制装置和第二控制装置，其用于调整所述通过门装置的驱动强度，其中所述第一控制装置是在与位线方向正交的方向上投送，且所述第二控制装置是在与所述位线方向相同的方向上投送；以及第三控制装置，其用于调整所述上拉装置的驱动强度，其中所述第三控制装置是在与所述位线方向相同的方向上投送。
另一示范性实施例涉及一种形成SRAM单元的方法，其包括：用于配置一对存储节点以存储互补二进制值的步骤；用于将一对位线耦合到所述存储节点以将所述互补二进制值发射到所述存储节点/从所述存储节点发射所述互补二进制值的步骤；用于将一对上拉装置耦合到所述存储节点以便将所述存储节点连接到正电源供应电压的步骤；用于将一对下拉装置耦合到所述存储节点以便将所述存储节点连接到负电源供应电压的步骤；用于将一对通过门装置耦合到所述存储节点以便将所述存储节点连接到所述位线的步骤；用于将第一控制信号和第二控制信号耦合到所述通过门装置以便调整所述通过门装置的驱动强度的步骤，其中所述第一控制信号是在与位线方向正交的方向上投送，且所述第二控制信号是在与所述位线方向相同的方向上投送；以及用于将第三控制信号耦合到所述上拉装置以便调整所述上拉装置的驱动强度的步骤，其中所述第三控制信号是在与所述位线方向相同的方向上投送。
附图说明
呈现附图以辅助描述实施例，且提供附图仅用于说明所述实施例且并非限制所述实施例。
图1说明常规SRAM单元。
图2A说明常规TG-SRAM单元。
图2B说明根据现有技术郭的SRAM单元。
图3说明根据现有技术郭的SRAM阵列。
图4说明根据现有技术刘的IG-FinFET SRAM单元设计。
图5说明根据示范性实施例的IG-FinFET SRAM单元。
图6说明根据示范性实施例的包括单元的SRAM阵列，其中避免了半选择问题。
图7说明用于比较常规TG-SRAM与根据郭的SRAM单元的RSNM值的BTC。
图8说明用于比较常规TG-SRAM与根据郭的SRAM单元的WNM值的BTC。
图9说明用于比较常规TG-SRAM与根据郭的SRAM单元的HSNM值的BTC。
图10说明比较常规TG-SRAM、根据刘的现有技术设计与示范性实施例的RSNM、WNM和HSNM值的图表。
图11说明图10的表格中所展示的值的条形图。
图12为说明根据示范性实施例的形成SRAM单元的方法的流程图。
具体实施方式
在针对特定实施例的以下描述和有关图式中揭示本发明的方面。可在不脱离本发明的范围的情况下设计替代实施例。另外，将不详细描述各种实施例的众所周知的元件，或将省略所述众所周知的元件，以免混淆各种实施例的相关细节。
词“示范性”在本文中用以意指“充当实例、例子或说明”。本文中描述为“示范性”的任一实施例未必被解释为较其它实施例优选或有利。同样，术语“实施例”并不要求所有实施例包含所论述的特征、优点或操作模式。
本文中使用的术语仅用于达成描述特定实施例的目的，且并不希望限制实施例。如本文中所使用，除非上下文另外清楚地指示，否则单数形式“一”和“所述”希望也包含复数形式。应进一步理解，当术语“包括”和/或“包含”在本文中使用时，其指定所陈述的特征、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或一个以上其它特征、整体、步骤、操作、元件、组件和/或其群组的存在或添加。
另外，许多实施例是依据待由(例如)计算装置的元件执行的动作序列来描述。将认识到，可通过特定电路(例如，专用集成电路(ASIC))、通过正由一个或一个以上处理器执行的程序指令或通过两者的组合来执行本文描述的各种动作。另外，可将本文中描述的这些动作序列视为完全体现于任何形式的计算机可读存储媒体内，所述计算机可读存储媒体具有存储于其中的对应计算机指令集合，所述指令在被执行后将即刻致使相关联的处理器执行本文中描述的功能性。因此，各种实施例的各种方面可以许多不同形式来体现，已预期所有所述形式皆在所主张标的物的范围内。此外，对于本文中描述的实施例中的每一者来说，任何这些实施例的对应形式可在本文中被描述为(例如)“经配置以执行所描述的动作的逻辑”。
如先前所描述，例如郭的现有技术设法通过控制SRAM单元中的PG电路的后栅极来改进RSNM，但其代价为减小了HSNM，这归因于用以使WNM免于恶化的降低的VDD单元电压。另一方面，刘改进了读取操作期间的RSNM，但未改进WNM。因此，示范性实施例涉及改进的RSNM和WNM，同时大体上保护HSNM使其免于降级。
图5说明示范性实施例。如图5中所示，SRAM单元50包括可独立控制的PU、PD和PG电路。这些电路中的每一者包括由具有可独立控制的栅极的IG-FinFET形成的晶体管对。控制信号“SW”控制PU装置PU51和PU52中的IG-FinFET的后栅极电位。信号SW在待用和写入操作模式期间高。
控制信号“RW”控制PG装置PG51和PG52中的IG-FinFET的前栅极电位。控制信号“W”控制所述两对的其它晶体管(后栅极)。信号RW在读取和写入操作期间高，而信号W仅在写入操作期间高。
SRAM50中的写入操作通过将所有三个信号SW、RW和W驱动为高来继续进行。将SW驱动为高具有断开PU51和PU52的IG-FinFET晶体管的后栅极的效应。因此，前栅极在写入操作期间传导，且单元的PU强度对应地减小。另一方面，PG装置PG51和PG52的两个晶体管在写入期间传导。因此，在PG强度维持在高值且PU强度降低的情况下，所述电路的比率α(＝PG/PU)和对应的WNM增加。因此，SRAM51在写入模式下实现了高WNM和改进的可写入性。
在读取操作期间，信号RW高，同时将SW与W两者驱动为低。因此，仅PG51和PG52的前栅极“接通”，进而减小PG的强度，而不改变PD和PU的强度。因此，β(＝PD/PG)增加，且对应地，SRAM单元的RSNM也增加。
在待用模式下，SW高，而RW和W维持在低。因此，使PU51和PU52的后栅极断开，进而减小PU的强度。因为RW和W低，所以PG装置PG51和PG52不传导，且使SRAM存储元件与位线隔离。由于PU的驱动强度仅稍微减小，因此HSNM降级不显著。
图6说明根据前述章节中描述的示范性实施例的包括单元的SRAM阵列。如所说明的位线BL和BLB设置在垂直方向上。在与位线相同的方向(下文被称作“垂直”方向)上投送控制信号SW和W。在与位线正交的方向(下文被称作“水平”方向)上投送控制信号RW。SRAM单元60为在示范性写入操作期间的选定单元。单元62是水平选择且垂直未选择，且单元64是垂直选择且水平未选择。单元62和64被称为“半选定单元”。单元62在读取操作模式下操作，且单元处于保持情形下。在读取和写入操作期间指示二进制值“0”和“1”。值“f1”指代浮动电压值“1”，且“D、D′”用以指示互补数据值。示范性实施例通过垂直投送控制信号SW和W而有利地避免与半选定单元相关联的问题。
在聚焦于单元62的情况下，位线浮动，这是由于未选择所述单元所属于的列。如先前所描述水平投送信号RW，且因此在写入操作期间对于选定单元60与半选定单元62两者将RW驱动为高。然而，对于单元62，将信号SW和W维持在低，这是因为所述单元未处于选定列中。虽然现有技术将使单元62经受半选择读取问题，但示范性实施例避免了此问题。因为SW和W低且仅RW高，所以单元62的PG装置的强度减小。因此，α低且因此单元62的RSNM为高值。换句话说，所述单元在读取操作期间稳定，且防止了错误读取操作。
对于单元64，SW和W高，这是由于其被垂直驱动且所述单元处于选定列中，但RW低。因此，仅每一PG装置的后栅极稍微传导，且p沟道PU装置也稍微变弱。然而，流经PG装置的电流在此状况下可忽略，且稍微变弱的PU装置对HSNM没有显著影响。因此，防止未选定单元64受到示范性实施例中的半选择问题影响。
总之，上文所描述的示范性实施例改进WNM和RSNM，而电路的HSNM不遭受恶化。在图10的表格中说明刘的SRAM电路与SRAM单元50的示范性实施例之间的所有三个SNM参数RSNM、WNM和HSNM的比较。
在图10中，刘具有用于RSNM的两个不同条目(RSNM1和RSNM2)，而单元50具有用于HSNM的三个不同条目(HSNM1、HSNM2和HSNM3)。信号“SW”在待用模式与写入操作两者中高。因此，在写入操作期间，断开PU的后栅极，同时完全接通PG。归因于PU的变弱的驱动强度，α比率增加且因此与常规TG-SRAM和刘的WNM相比，单元50的WNM得以改进。
在读取操作期间，PG以与刘相同的方式操作。另一方面，SW低且因此两个PU的后栅极接通，从而造成通过仅后栅极接通的一个PU的漏电流。然而，漏电流可忽略，其并不干扰正常读取操作。因此，单元50的RSNM与刘的RSNM1相当。
在待用模式期间，SW高，且因此PU的后栅极断开。归因于PU的变弱的驱动强度，单元50的保持静态噪声容限(HSNM)与常规TG-SRAM的HSNM相比稍微降级。然而，如下所述，HSNM降级可忽略。
将所有单元分类成4个不同状况：选定单元(SLC)、水平选定且垂直半选定单元(HSLC1)、垂直选定且水平半选定单元(HSLC2)和未选定单元(USLC)，如图10中所示。与刘形成对比，W是垂直设置且仅在BL经选择的情况下高。由于对于HSLC1(单元62)来说W低，因此在写入操作期间的用于HSLC1(单元62)的RSNM与在读取操作期间的RSNM相同。因此，在写入操作期间，对于HSLC1，单元50并不遭受RSNM降级。在读取和写入操作期间，HSLC2和USLC的稳定性通过HSNM来评估，这是由于PG是通过后栅极完全断开或半接通。在读取和写入操作期间的用于USLC的HSNM2和在写入操作期间的用于HSLC2的HSNM3几乎与在待用模式期间的HSNM1相同。这些结果也说明于图11的图表中。因此，示范性实施例实现在读取、写入和待用操作模式期间的稳定性和高噪声容限。
应了解，实施例包含用于执行本文中所揭示的过程、功能和/或算法的各种方法。举例来说，如图12中所说明，一实施例可包含一种形成SRAM单元的方法，其包括配置一对存储节点以存储互补二进制值(方框1202)。接下来，在方框1204处，将一对位线耦合到存储节点以将互补二进制值发射到存储节点/从存储节点发射互补二进制值。在方框1206处，将一对上拉装置耦合到存储节点以便将存储节点连接到正电源供应电压。继续进行到方框1208，将一对下拉装置耦合到存储节点以便将存储节点连接到负电源供应电压，且在方框1210处，将一对通过门装置耦合到存储节点以便将存储节点连接到位线。接下来，在方框1212处，将第一控制信号和第二控制信号耦合到通过门装置以便调整通过门装置的驱动强度，其中所述第一控制信号是水平投送，且所述第二控制信号是垂直投送。最后，在方框1214处，将第三控制信号耦合到上拉装置以便调整上拉装置的驱动强度，其中所述第三控制信号是垂直投送。
所属领域的技术人员将了解，可使用各种各样的不同技术和技艺中的任一者来表示信息和信号。举例来说，贯穿以上描述可能提及的数据、指令、命令、信息、信号、位、符号和码片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或者其任何组合来表示。
另外，所属领域的技术人员将了解，结合本文所揭示的实施例所描述的各种说明性逻辑块、模块、电路和算法步骤可实施为电子硬件、计算机软件或两者的组合。为了清楚地说明硬件与软件的此可互换性，已在上文大体按其功能性描述了各种说明性组件、块、模块、电路和步骤。将此功能性实施为硬件还是软件取决于特定应用和强加于整个系统上的设计约束。所属领域的技术人员可以变化的方式针对每一特定应用实施所描述的功能性，但这些实施决策不应被解释为会导致脱离本发明的范围。
结合本文中所揭示的实施例所描述的方法、序列和/或算法可直接体现于硬件中、由处理器执行的软件模块中或两者的组合中。软件模块可驻留于RAM存储器、快闪存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可装卸式磁盘、CD-ROM或此项技术中已知的任何其它形式的存储媒体中。将示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息和将信息写入到存储媒体。在替代方案中，存储媒体可集成到处理器。
因此，一实施例可包含体现用于在高度稳定SRAM架构中使用(IG-FinFET)架构的方法的计算机可读媒体。因此，各种实施例不限于所说明的实例，且用于执行本文中描述的功能性的任何装置包含于实施例中。
本发明的实施例可合适地用于任何装置中，所述任何装置包含主动式集成电路(包含存储器)和用于测试和特性化的芯片上电路。
前文揭示的装置和方法通常经设计和配置成存储于计算机可读媒体上的GDSII和GERBER计算机文件。这些文件又被提供到基于这些文件而制造装置的制造处置者。所得产品为接着被切割成半导体裸片且封装到半导体芯片内的半导体晶片。所述芯片接着用于上文所描述的装置中。
虽然前述揭示内容展示说明性实施例，但应注意，在不脱离如附加权利要求书界定的本发明的范围的情况下，可在本文中作出各种改变和修改。无需以任何特定次序执行根据本文中描述的实施例的方法权利要求的功能、步骤和/或动作。此外，虽然可能以单数形式描述或主张各种实施例的元件，但除非明确陈述限于单数形式，否则也预期复数形式。

Claims (17)

1.一种静态随机存取存储器SRAM单元，其包括：
下拉装置，其经配置以将存储节点耦合到负电源电压，其中所述下拉装置中的第一下拉装置的后栅极和所述第一下拉装置的前栅极经配置以接收共同输入；
通过门装置，其经配置以将所述存储节点耦合到位线，其中所述通过门装置中的每一通过门装置的前栅极经配置以接收第一控制信号，其中所述通过门装置中的每一通过门装置的后栅极经配置以接收第二控制信号，且其中所述通过门装置的第一驱动强度是基于所述第一控制信号和所述第二控制信号的；及
上拉装置，其经配置以将所述存储节点耦合到正电源电压，其中所述上拉装置中的每一上拉装置的后栅极经配置以接收第三控制信号，其中所述上拉装置的第二驱动强度是基于所述第三控制信号的，且其中所述共同输入、所述第一控制信号、所述第二控制信号以及所述第三控制信号是不同的信号。
2.根据权利要求1所述的SRAM单元，其中所述通过门装置包括第一对IG-FinFET装置，其中所述上拉装置包括第二对IG-FinFET装置，且其中所述下拉装置包括第三对IG-FinFET装置。
3.根据权利要求1所述的SRAM单元，其中所述第一控制信号在与所述存储节点相关联的读取操作和写入操作期间维持在第一高电压状态；其中所述第二控制信号在所述写入操作期间维持在第二高电压状态；且其中所述第三控制信号在待用模式和所述写入操作期间维持在第三高电压状态。
4.根据权利要求1所述的SRAM单元，其中在与所述存储节点相关联的读取操作期间，所述第一驱动强度从初始第一驱动强度值减小，且其中读取静态噪声容限参数基于所减小的第一驱动强度而增加。
5.根据权利要求1所述的SRAM单元，其中在与所述存储节点相关联的写入操作期间，所述第二驱动强度从初始第二驱动强度值减小，且其中写入噪声容限参数基于所减小的第二驱动强度而增加。
6.根据权利要求1所述的SRAM单元，其中所述上拉装置、所述下拉装置以及所述通过门装置集成于至少一个半导体裸片中。
7.根据权利要求1所述的SRAM单元，其中所述存储节点、所述位线、所述上拉装置、所述下拉装置以及所述通过门装置包含于计算机、通信装置、机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、个人数字助理PDA、固定位置数据单元或其组合中。
8.一种形成静态随机存取存储器SRAM单元的方法，其包括：
将第一控制信号和第二控制信号提供到通过门装置，所述通过门装置将存储节点耦合到位线，其中所述第一控制信号被提供到所述通过门装置中的每一通过门装置的前栅极，且其中所述第二控制信号被提供到所述通过门装置中的每一通过门装置的后栅极；以及
将第三控制信号提供到上拉装置，所述上拉装置将所述存储节点耦合到正电源电压，其中所述第三控制信号被提供到所述上拉装置中的每一者的后栅极，其中经配置以将所述存储节点中的第一存储节点耦合到负电源电压的上拉装置的前栅极和后栅极经配置以接收共同输入，且其中所述共同输入、所述第一控制信号、所述第二控制信号、所述第三控制信号是不同的信号。
9.根据权利要求8所述的方法，其中所述通过门装置包括第一对IG-FinFET装置，且其中所述上拉装置包括第二对IG-FinFET装置。
10.根据权利要求8所述的方法，其进一步包括，在所述存储节点的读取操作期间，将所述第一控制信号维持在第一高电压状态，将所述第二控制信号维持在第一低电压状态，以及将所述第三控制信号维持在第二低电压状态。
11.根据权利要求8所述的方法，其中所述通过门装置的第一驱动强度是基于所述第一控制信号和所述第二控制信号的，所述方法进一步包括在所述存储节点的读取操作期间，减小所述第一驱动强度，其中读取静态噪声容限参数基于所减小的第一驱动强度而增加。
12.根据权利要求8所述的方法，其中所述上拉装置的第二驱动强度是基于所述第三控制信号的，所述方法进一步包括在所述存储节点的写入操作期间，减小所述第二驱动强度，其中写入噪声容限参数基于所减小的第二驱动强度而增加。
13.一种静态随机存取存储器SRAM单元，其包括：
用于存储数据的装置；
用于将所述用于存储数据的装置耦合到负电源电压的装置，其中所述用于将所述用于存储数据的装置耦合到负电源电压的装置包括用于门控的第一装置和用于门控的第二装置，所述第一装置和所述第二装置经配置以接收共同输入；
用于存取所述用于存储数据的装置的装置，其中所述用于存取的装置包括用于门控的第三装置和用于门控的第四装置，其中所述用于门控的第三装置经配置以接收第一控制信号，其中所述用于门控的第四装置经配置以接收第二控制信号，且其中所述用于存取的装置的第一驱动强度是基于所述第一控制信号和所述第二控制信号的；以及
用于将所述用于存储数据的装置耦合到正电源电压的装置，其中所述用于将所述用于存储数据的装置耦合到正电源电压的装置包括用于门控的第五装置，其中所述用于门控的第五装置经配置以接收第三控制信号，其中所述用于将所述用于存储数据的装置耦合到正电源电压的装置的第二驱动强度是基于所述第三控制信号的，且其中所述共同输入、所述第一控制信号、所述第二控制信号以及所述第三控制信号是不同的信号。
14.根据权利要求13所述的SRAM单元，其中，在所述用于存储数据的装置的写入操作期间，所述第一控制信号维持在第一高态有效状态下，所述第二控制信号维持在第二高态有效状态下，且所述第三控制信号维持在第三高态有效状态下。
15.根据权利要求13所述的SRAM单元，其中在所述用于存储数据的装置的读取操作期间，所述第一驱动强度从初始第一驱动强度值减小，其中读取静态噪声容限参数基于在所述读取操作期间所减小的第一驱动强度而增加，其中在写入操作期间，所述第二驱动强度从初始第二驱动强度值减小，且其中写入噪声容限参数基于在所述写入操作期间所减小的第二驱动强度而增加。
16.根据权利要求13所述的SRAM单元，其中所述用于将所述用于存储数据的装置耦合到正电源电压的装置、所述用于将所述用于存储数据的装置耦合到负电源电压的装置以及所述用于存取所述用于存储数据的装置的装置包含于计算机、通信设备、机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、个人数字助理PDA、固定位置数据单元或其组合中。
17.一种形成静态随机存取存储器SRAM单元的方法，其包括：
用于将上拉装置耦合到存储器阵列的存储器单元的存储节点的第一步骤，其中所述上拉装置经配置以将所述存储节点耦合到正电源电压；
用于将下拉装置耦合到所述存储节点的第二步骤，其中所述下拉装置经配置以将所述存储节点耦合到负电源电压，且其中所述下拉装置中的第一下拉装置的后栅极和所述第一下拉装置的前栅极经配置以接收共同输入线，所述共同输入线经配置以接收共同信号；
用于将通过门装置耦合到所述存储节点的第三步骤，其中所述通过门装置经配置以将所述存储节点耦合到位线；
用于将与第一控制信号相关联的第一线和与第二控制信号相关联的第二线耦合到所述通过门装置的第四步骤，其中所述第一线被耦合到所述通过门装置中的每一通过门装置的前栅极，其中所述第二线被耦合到所述通过门装置中的每一通过门装置的后栅极，且其中所述通过门装置的第一驱动强度是基于所述第一控制信号和所述第二控制信号的；以及
用于将与第三控制信号相关联的第三线耦合到所述上拉装置中的每一上拉装置的后栅极的第五步骤，其中所述共同输入、所述第一控制信号、所述第二控制信号以及所述第三控制信号是不同的信号，且其中所述上拉装置的第二驱动强度是基于所述第三控制信号的。
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