CN102122528A - 将相变存储器并入cmos工艺的非易失性sram单元 - Google Patents

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Abstract

一种SRAM单元，该SRAM单元具有由CMOS技术形成的两个交叉耦合反相器以及第一和第二硫族化物元件，该第一和第二硫族化物元件与SRAM单元相集成，以将非易失性性质添加到存储单元。PCM阻抗被编程为SET状态和RESET状态，并且当加电时，SRAM单元加载包含在PCM单元中的数据。

Description

将相变存储器并入CMOS工艺的非易失性SRAM单元
背景技术
对增加功能和减少整体系统成本的需求给消费类电子设备设置了系统限制。易失性和非易失性存储器已经在诸如汽车导航系统、智能电话、数码相机、PDA和MP3播放器以及无数的其他便携应用之类的消费类设备中使用。新的非易失性技术正计划用于在数码消费类设备中的越来越多的功能。这些新的非易失性存储具有在这些消费类设备中提供改进性能的特性。
发明内容
本发明提供了一种存储单元，该存储单元包括：静态随机存取存储器单元，该静态随机存取存储器单元具有两个通道晶体管和四个连接在两个交叉耦合的反相器中的逻辑晶体管，该静态随机存取存储器单元由互补金属氧化物半导体技术形成；以及相变存储器部分，该相变存储器部分层叠在所述静态随机存取存储器单元上，以给该静态随机存取存储器单元提供非易失性。
本发明提供了一种存储单元，该存储单元包括：处于静态随机存取存储器单元中的第一和第二通道门晶体管，该第一和第二通道门晶体管耦合到位线，用于对两个交叉耦合的反相器进行编程；以及耦合到所述位线的第三和第四通道门晶体管，用于将第一相变存储器元件编程为设置状态，并将第二相变存储器元件编程为复位状态，其中所述两个交叉耦合的反相器加载所述第一和第二相变存储器元件的数据。
本发明提供了一种存储单元，该存储单元包括：处于静态随机存取存储器单元中的第一和第二通道门晶体管，该第一和第二通道门晶体管耦合到位线，用于对两个交叉耦合的反相器进行编程；以及第一和第二导体，所述第一和第二导体分别将第一相变存储器元件编程为设置状态，并将第二相变存储器元件编程为复位状态，其中所述两个交叉耦合的反相器加载所述第一和第二相变存储器元件的数据。
本发明提供了一种存储单元，该存储单元包括：互补金属氧化物半导体逻辑，该互补金属氧化物半导体逻辑形成易失性存储器元件；以及相变存储器，该相变存储器被添加到所述互补金属氧化物半导体逻辑，以将非易失性特征给予所述存储单元。
本发明利用了PCM容易与传统CMOS工艺结合的特有能力，PCM材料可以被加到依靠锁存器的CMOS应用中的电路，以提供非易失性存储功能。
附图说明
在说明书的总结部分特别指出并且单独要求保护了本发明的主题。然而，对于本发明的组织、操作方法、目的、特征以及益处，当阅读以下附图时，参考下面的详细描述可以更好地加以理解。
图1和图2示出了一合并有相变存储器材料以提供非易失性质的静态随机存取存储器(SRAM)单元的实施例；
图3示出了与PCM部分结合的SRAM单元的实施例，其中通道门(passgate)专用于对PCM进行编程；以及
图4示出了使用存储在SRAM单元和PCM的组合中的数据来控制交叉点应用中的开关。
需要理解的是，图中示出的元件是为了简单清楚的说明而不必要作为限制。例如，为清楚起见，一些元件的尺寸可以相对于其他的元件被夸大。进一步地，在被认为是恰当的地方，参考标号在图中被重复来指示相应或类似的元件。
具体实施方式
在下面的详细描述中，大量的特定细节被提出以便提供对本发明的全面理解。然而，本领域技术人员可以理解的是，本发明可以在没有这些特定细节的情况下实施。在其他实例下，已知方法、程序、组件和电路并未被详细描述，以便不会使本发明难以理解。
可以使用术语“耦合”、“连接”以及其他派生词。需要理解的是，这些术语彼此并不同义。相反，在一些特定实施例中，“连接”可以被用于指示两个或更多个元件彼此直接物理或者电接触。“耦合”可以被用作指示两个或更多个元件彼此直接或间接(利用它们之间的介入元件)物理或者电接触，和/或两个或更多个元件彼此合作或者交互(例如，以因果关系)。
图1示出了增强型SRAM(e-SRAM)单元阵列100，每个e-SRAM单元阵列100具有与相变存储器(PCM)部分130结合以提供非易失性存储性质的静态随机访问存储器(SRAM)单元102。PCM可以与SRAM单元结合，基本上是使用标准CMOS工艺集成到一起，所述标准CMOS工艺将处理后的层添加在“前端”设备层之后。PCM基本上位于SRAM逻辑的顶部，并且在提供非易失性时，在标准SRAM施加很小的附加区域损耗。PCM材料可以被集成在SRAM单元中NMOS源极或者漏极触点的顶部。这一SRAM和PCM存储器组合消除了对单独的集成PCM、集成闪存或者片下非易失性存储器的需要。
PCM单元材料包括周期表第Ⅵ族的诸如Te或Se等元素的合金，这些合金被称作硫族化合物(chalcogenide)和硫族化物材料(chalcogenicmaterial)。硫族化合物可以在电源从易失性SRAM存储器上移除之后被有利地用来提供数据保留并保持稳定。将相变材料如Ge2Sb2Te5作为例子，两种或更多种的相位被表现为具有对存储器存储有用的不同电气特性。在本实施例中，硫族材料可以在两种状态间电切换，即非结晶状态和结晶状态，从而引起用于增强型SRAM(e-SRAM)单元100的非易失性存储能力。
这一图显示出了六个晶体管的CMOS SRAM单元，该单元具有存储一位信息的两个交叉耦合的CMOS反相器。NMOS晶体管104和PMOS晶体管106形成锁存器的一个反相器，并且NMOS晶体管114和PMOS晶体管116形成锁存器的另一个反相器。两个NMOS通道晶体管120、122由读/写线(R/W)来控制，以便将位线(B)和位线’(B’)信息传递到单元中。相变存储器材料层叠在CMOS设备的顶端，以便e-SRAM单元100具有由PCM阻抗元件132和134提供的非易失性质。该图显示出了与阻抗元件132耦合的通道门晶体管(pass gate transistor)136以及与阻抗元件134耦合的通道门晶体管138。晶体管136和138由编程线(PGM)启用来将通过位线电压提供的电流供应到选定的阻抗元件，使局部的温度高于硫族化合物的熔化温度。注意PMOS设备140和142可以被分摊到许多单元中，并且在一些实施例下可能从阵列中被除去。
只要PCM部分130未被编程，e-SRAM单元100便可以作为易失性存储器用传统方式进行读写。例如，在读模式下，读/写线可以被激活来在位线B和B’上读取CMOS锁存器的存储值。SRAM单元102中的两个交叉耦合的反相器驱动该位线，该位线的值可以被读出。SRAM单元102的一个优点是数据读取几乎可以与传统的SRAM单元一样快。
为了在e-SRAM单元100中写入新的数据，读/写线被激活来启用晶体管120、122，以便用在位线B和B’上提供的数据来覆盖交叉耦合的反相器的先前状态。后续的命令可以被发布给e-SRAM单元102以激活编程线PGM，并且将SRAM单元102的锁存值载入PCM部分130。在装载PCM部分130后，e-SRAM单元100可以随后被断电，并且电源随后被重新接通，其中PCM的非易失性质保留了所存储的数据。
在替代的使用方式下，数据可以被直接地写入PCM部分130中。所装载的数据设置PCM阻抗，该PCM阻抗可使SRAM“不平衡”偏置，以便当e-SRAM单元100加电时，SRAM单元102中的锁存器加载(take on)包含于成对的PCM电阻上的数据。通过使用这种方法，与PCM单元结合的SRAM单元对于在维持传统SRAM的高速读写同时需要非易失性质的应用而言是有好处的。在同一存储器单元中混合易失性和非易失性存储器提供了相当低的密度，这在嵌入式逻辑电路中是有价值的。
图2示出了另一种实施例，在该实施例中，PCM材料层叠在SRAM单元中，其表现为增强型SRAM(e-SRAM)单元阵列200，每个e-SRAM单元阵列200具有与相变存储器(PCM)部分230结合来提供非易失存储性质的静态随机存取存储器(SRAM)单元202。在该实施例中，PCM阻抗元件132连接在NMOS晶体管104的源极和标记为SRC1的单独的源极线路之间；并且阻抗元件134连接在NMOS晶体管114的源极和标记为SRC2的单独的源极线路之间。
假定阻抗元件132和134被编程为设置(SET)状态，也就是，两阻抗均被编程到低阻抗状态。当SRC1和SRC2源极线路处于接地电位(GND)时，读/写线和B/B’线以常规方式操作来读写SRAM单元202。e-SRAM单元200是易失性的，并且读写速度与最新型的SRAM相似。
为了使e-SRAM单元200存储数据不易丢失，PCM部分230可以被写入。举例来说，通过例如将SRC1源极线路上的电位提升到4伏的“抑制”电压，PCM阻抗元件132可以保持在SET状态，并且保持原状。另一方面，通过将SRC2源极线路保持在接地电位，PCM阻抗元件134可以被给予复位(RESET)脉冲。
通道晶体管120和122可以随后利用例如R/W线上的5伏电压而被激活，所述R/W线可驱动直通晶体管120内的抑制电压。电源供应和N井(N-well)也可以被提升到4伏的抑制电压来阻止PMOS晶体管106、116内的正向偏置。由于NMOS晶体管104和PMOS晶体管106均被偏置到4伏的抑制电压，NMOS晶体管104和PMOS晶体管106会阻断电流。NMOS晶体管114和PMOS晶体管116的栅极也接收到4伏电压。通道晶体管122传递例如B’上所接收的3伏的编程电压，该电压将被发送通过NMOS晶体管114和PCM阻抗元件134。这一高电流编程电流足以将PCM阻抗元件134转换至RESET状况。在这一编程脉冲的结束处，偏置电压被快速移除，以允许单元结束(quench)进入RESET状态。利用在RESET高阻抗状态中的PCM阻抗元件134和在SET低阻抗状态的PCM阻抗元件132，e-SRAM单元200可以被断电。
一旦加电，SRC1和SRC2源极线上的电位被保持接地，而对e-SRAM单元200的供应电压斜线上升。当NMOS和PMOS设备导通并且位于NMOS晶体管114的源极处的PCM阻抗元件134的高阻抗两端出现上升电位时，小电流导通。随着晶体管114的栅源电压(Vg)相对于NMOS晶体管104的Vg下降，NMOS晶体管114的漏极电压上升。当加电时，数据被获取，晶体管114、116之间的公共节点获取逻辑1，而晶体管104、106之间的公共节点获取逻辑0。由此，SRAM的对称性是“不平衡”的，并且在加电时会因PCM单元的两个不同阻抗引发而转换至正确状态。
图3是与PCM部分330结合来提供非易失性存储性质的SRAM单元302的再一个实施例。在这个实施例中，PCM阻抗元件132和134都被连到地(GND)。通道门332和334专用于对PCM进行编程，并且可以是NMOS或PMOS晶体管。这个实施例由于编程只通过一个通道门设备，所以具有简化线路选择的优点，并减少了功率及电压损耗。
图4是如图1所示的与PCM部分结合的SRAM单元的实施例，其中附加了由SRAM中存储的数据进行控制的开关440。在这个配置下，使用者可以写入SRAM或该单元的非易失性部分。通过对SRAM单元402或PCM部分430进行编程，开关440可以被打开来对两个线路一起进行分流(shunt)。开关440在现场可编程门阵列(FPGA)和诸如可编程逻辑设备(PLD)和可编程逻辑阵列(PLA)之类的其它类型的可编程逻辑设备中存在应用。在FPGA实施例中，可能仅需要对单元的非易失性部分进行写入。在PCM部分430内存储有数据的情况下，通过单元加电或切换PMOS晶体管140，SRAM锁存器中的数据可反映PCM状态。
至此，显而易见的是，本发明的实施例利用了PCM容易与传统CMOS工艺结合的特有能力。因此，PCM材料可以被加到依靠锁存器的CMOS应用中的电路，除个别的以外诸如可编程逻辑阵列(PLA)、SRAM阵列、现场可编程逻辑门阵列(FPGA)、交叉点交换机，以提供非易失性存储功能。只要一个PCM电阻被编程为SET状态，且另一个PCM电阻被编程为RESET状态，则SRAM单元变成非易失性的。加电后，SRAM单元可加载包含在PCM单元中的数据，并且在一些实施例中，该SRAM可以以传统方式进行读/写。
虽然发明的特定的特征在这里被举例说明和描述，本领域技术人员可以理解的是，许多修改、代替、变化和等价方式均是可行的。因此，需要理解的是，附加的权利要求是意在覆盖所有这样的修改和变换，这些修改和变换落入本发明的实质精神中。

Claims (20)

1.一种存储单元，该存储单元包括：
静态随机存取存储器单元，该静态随机存取存储器单元具有两个通道晶体管和四个连接在两个交叉耦合的反相器中的逻辑晶体管，该静态随机存取存储器单元由互补金属氧化物半导体技术形成；以及
相变存储器部分，该相变存储器部分层叠在所述静态随机存取存储器单元上，以给该静态随机存取存储器单元提供非易失性。
2.根据权利要求1所述的存储单元，其中所述四个逻辑晶体管中的两个逻辑晶体管为NMOS晶体管，每个NMOS晶体管的源极耦合到所述相变存储器部分中的硫族化物材料的第一节点。
3.根据权利要求2所述的存储单元，其中所述硫族化物材料的第二节点耦合到接地电位。
4.根据权利要求2所述的存储单元，该存储单元还包括将位线耦合到第一NMOS晶体管源极的第一通道门晶体管以及将互补位线耦合到第二NMOS晶体管的第二通道门晶体管。
5.根据权利要求4所述的存储单元，其中所述第一通道门晶体管和第二通道门晶体管的栅极被共同激活，以将所述硫族化物材料中的一个硫族化物材料编程为设置状态，将另一硫族化物材料编程为复位状态。
6.根据权利要求5所述的存储单元，其中所述静态随机存取存储器单元加载包含在所述相变存储器部分中的数据。
7.根据权利要求1所述的存储单元，该存储单元被排列到非易失性存储器设备中。
8.根据权利要求1所述的存储单元，该存储单元形成用于交叉点交换机的存储设备。
9.一种存储单元，该存储单元包括：
处于静态随机存取存储器单元中的第一通道门晶体管和第二通道门晶体管，该第一通道门晶体管和第二通道门晶体管耦合到位线，用于对两个交叉耦合的反相器进行编程；以及
耦合到所述位线的第三通道门晶体管和第四通道门晶体管，用于将第一相变存储器元件编程为设置状态，并将第二相变存储器元件编程为复位状态，其中所述两个交叉耦合的反相器加载所述第一相变存储器元件和第二相变存储器元件的数据。
10.根据权利要求9所述的存储单元，其中所述第一相变存储器元件和第二相变存储器元件从所述两个交叉耦合的反相器中的NMOS晶体管的两个源极节点耦合到处于接地电位的导体。
11.根据权利要求9所述的存储单元，该存储单元还包括耦合在电源导体和所述两个交叉耦合的反相器中的PMOS晶体管之间的晶体管。
12.根据权利要求9所述的存储单元，该存储单元被排列到非易失性存储器设备中。
13.根据权利要求9所述的存储单元，该存储单元形成用于交叉点交换机的存储设备。
14.一种存储单元，该存储单元包括：
处于静态随机存取存储器单元中的第一通道门晶体管和第二通道门晶体管，该第一通道门晶体管和第二通道门晶体管耦合到位线，用于对两个交叉耦合的反相器进行编程；以及
第一导体和第二导体，所述第一导体和第二导体分别将第一相变存储器元件编程为设置状态，并将第二相变存储器元件编程为复位状态，其中所述两个交叉耦合的反相器加载所述第一相变存储器元件和第二相变存储器元件的数据。
15.根据权利要求14所述的存储单元，其中所述第一相变存储器元件从所述两个交叉耦合的反相器中的NMOS晶体管的源极耦合到所述第一导体，并且所述第二相变存储器元件从所述两个交叉耦合的反相器中的另一个NMOS晶体管的源极耦合到所述第二导体。
16.根据权利要求14所述的存储单元，其中所述第一相变存储器元件和第二相变存储器元件集成在所述静态随机存取存储器单元中的NMOS源极触点上。
17.一种存储单元，该存储单元包括：
互补金属氧化物半导体逻辑，该互补金属氧化物半导体逻辑形成易失性存储器元件；以及
相变存储器，该相变存储器被添加到所述互补金属氧化物半导体逻辑，以将非易失性特征给予所述存储单元。
18.根据权利要求17所述的存储单元，其中所述互补金属氧化物半导体逻辑为静态随机存取存储器单元，该静态随机存取存储器单元具有两个交叉耦合的反相器，且所述相变存储器为与所述两个交叉耦合的反相器相集成的硫族化物元件。
19.根据权利要求18所述的存储单元，该存储单元还包括读/写线，用于使通道门晶体管能够覆盖所述交叉耦合的反相器的先前状态。
20.根据权利要求18所述的存储单元，其中所述硫族化物元件的阻抗对所述静态随机存取存储器单元进行偏置，以加载包含在所述硫族化物元件中的数据。
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