DE102010047933A1

DE102010047933A1 - Speicherzelle

Info

Publication number: DE102010047933A1
Application number: DE102010047933A
Authority: DE
Inventors: Richard Carmichael Fackenthal
Original assignee: Numonyx BV Amsterdam Rolle Branch
Current assignee: Micron Technology Inc
Priority date: 2009-10-12
Filing date: 2010-10-08
Publication date: 2011-04-14
Also published as: TW201131564A; TWI445002B; KR101626345B1; US8605490B2; JP5588823B2; JP2011081896A; KR20110055381A; CN102122528A; US20110085372A1; CN102122528B

Abstract

Eine SRAM-Zelle weist zwei kreuzgekoppelte Inverter auf, die durch CMOS-Technologie gebildet sind, und erste und zweite chalcogenische Elemente auf, die mit der SRAM-Zelle integriert sind, um der Speicherzelle nicht flüchtige Eigenschaften hinzuzufügen. Die PCM-Widerstände werden auf den SETZ-Zustand und den RÜCKSETZ-Zustand programmiert und nach dem Einschalten nimmt die SRAM Zelle die Daten auf, die in den PCM-Zellen enthalten sind.

Description

Hintergrund der Erfindung
Die Anforderungen an die Vergrößerung der Funktionalität und die Verringerung der Gesamtsystemkosten kann Systemrandbedingungen für Elektronikeinrichtungen für Endverbraucher setzen. Flüchtige und nicht flüchtige Speicher wurden bei Endverbrauchereinrichtungen, wie beispielsweise Autonavigationssystemen, Smartphones, digitalen Kameras, PDA und MP3-Abspielern verwendet und bei unzähligen anderen tragbaren Anwendungen. Neue, nicht flüchtige Technologien werden für eine steigende Anzahl von Funktionen bei digitalen Endverbrauchereinrichtungen geplant. Diese neuen nicht flüchtigen Speicher haben Eigenschaften, die Einsatzmöglichkeiten für Verbesserungen bei diesen Endverbrauchereinrichtungen bereitstellen.
Kurzbeschreibung der Zeichnungen
Der Gegenstand, der als die Erfindung betrachtet wird, ist insbesondere in dem Schlussbereich der Unterlagen dargelegt und eindeutig beansprucht. Die Erfindung wird allerdings am Besten sowohl hinsichtlich Organisation als auch Betriebsverfahren zusammen mit Aufgaben, Merkmalen und Vorteilen davon unter Bezugnahme auf die folgende detaillierte Beschreibung verstanden, wenn sie zusammen mit den Zeichnungen gelesen wird, in denen:
1 und 2 Ausführungsbeispiele einer statischen Schreib-Lese-Speicher (SRAM, engl.: Static Random Access Memory)-Zelle veranschaulichen, die Phasenwechselspeicher-(engl.: phase change memory)-Materialien enthält, um nicht flüchtige Eigenschaften bereitzustellen;
3 ein Ausführungsbeispiel einer SRAM-Zelle veranschaulicht, die mit einem PCM (engl.: phase change memory)-Bereich kombiniert ist, wo Pass-Gatter bzw. Pass-Gates (engl. Pass Gates) zum Programmieren des PCM zugeordnet sind; und
4 die Verwendung von Daten veranschaulicht, die in der Kombination aus SRAM-Zelle und PCM-gespeichert sind, um einen Schalter bei einer Kreuzungspunktanwendung zu steuern.
Es wird begrüßt werden, dass zur Vereinfachung und Klarheit der Veranschaulichung in den Figuren veranschaulichte Elemente nicht notwendigerweise maßstabsgetreu gezeichnet sind. Zum Beispiel können die Dimensionen von manchen Elementen bezüglich anderer Elemente zur Klarheit überhöht dargestellt sein. Weiterhin wurden Bezugszeichen, wo es als geeignet erachtet wurde, innerhalb der Figuren wiederholt, um entsprechende oder analoge Elemente anzugeben.
Detaillierte Beschreibung
Bei der folgenden detaillierten Beschreibung sind zahlreiche spezifische Details dargelegt, um ein gründliches Verständnis der Erfindung zu ermöglichen. Allerdings wird von dem Fachmann verstanden werden, dass die vorliegende Erfindung ohne diese spezifischen Details ausgeführt werden kann. An anderen Stellen werden wohlbekannte Verfahren, Prozeduren, Komponenten und Schaltkreise nicht im Detail beschrieben, um nicht die vorliegende Erfindung zu verschleiern.
Es kann Gebrauch von den Ausdrücken ”gekoppelt” und ”verbunden” zusammen mit deren Abwandlungen gemacht werden. Es sollte verstanden werden, dass diese Ausdrücke nicht als Synonyme für einander gedacht sind. Stattdessen kann bei bestimmten Ausführungsbeispielen ”verbunden” verwendet werden, um anzugeben, dass zwei oder mehr Elemente in direktem physikalischen oder elektrischen Kontakt miteinander stehen. ”Gekoppelt” kann verwendet werden, um anzugeben, dass zwei oder mehr Elemente entweder in direktem oder indirektem (mit anderen dazwischen liegenden Elementen zwischen ihnen) physikalischen oder elektrischen Kontakt miteinander stehen und/oder, dass zwei oder mehr Elemente kooperieren oder miteinander interagieren (z. B. wie in einer Ursache-Wirkungs-Beziehung).
1 veranschaulicht eine Matrix von erweiterten SRAM (e-SRAM (Enhanced Static Random Access Memory) Zellen 100, die jeweils eine statische Schreib-Lese-Speicher (SRAM, engl. Static Random Access Memory)-Zelle 102 haben, die mit einem Phasenwechselspeicher-(PCM, engl.: Phase Change Memory)-Bereich 130 kombiniert ist, um nicht flüchtige Speichereigenschaften bereitzustellen. Der PCM kann mit einer SRAM-Zelle kombiniert sein, die im Wesentlichen unter Verwendung eines Standard-CMOS-Prozesses integriert ist, der Schichten nach den ”Front-End”-Einrichtungsschichten hinzufügt. Der PCM sitzt im Wesentlichen oben auf der SRAM-Logik und führt nur zu einer geringen zusätzlichen Bereichseinbuße auf einem Standard-SRAM, während er Nichtflüchtigkeit bereitstellt. Das PCM-Material kann oben auf den NMOS-Quell- und Abflusskontakten (engl.: NMOS Source or Drain Contacts) in der SRAM-Zelle integriert sein. Diese SRAM und PCM Speicherkombination beseitigt den Bedarf nach einem separat integrierten PCM, einem integrierten Flash oder einem nicht flüchtigen Off-Chip Speicher.
Die Materialien der PCM-Zelle weisen eine Legierung aus Elementen der Gruppe VI des Periodensystems auf, Elemente, wie beispielsweise Te oder Se, die auch als Chalcogenide oder chalcogenische Materialien bezeichnet werden. Chalcogenide können vorteilhafterweise zum Bereitstellen von Datenerhalt verwendet werden und sie bleiben sogar dann stabil, wenn ein Strom von dem flüchtigen SRAM-Speicher getrennt wird. Nimmt man als Beispiel das Phasenwechselmaterial Ge₂Sb₂Te₅, treten zwei oder mehr Phasen auf, die unterschiedliche elektrische Eigenschaften haben, die nützlich für die Speicherung sind. Bei diesem Ausführungsbeispiel kann das chalcogenische Material elektrisch zwischen zwei Zuständen geschaltet werden, d. h. zwischen dem amorphen und dem kristallinen Zustand, was zu einer nicht flüchtigen Speicherfähigkeit für die erweiterte SRAM(e-SRAM)-Zelle 100 führt.
Die Figur zeigt die sechs Transistor CMOS SRAM Zelle mit zwei kreuzgekoppelten CMOS-Invertern, die ein Bit an Information speichern. Der NMOS Transistor 104 und der PMOS Transistor 106 bilden einen Inverter des Latch (engl.: Latch, zu Deutsch auch Verriegelung) und der NMOS Transistor 114 und der PMOS Transistor 116 bilden den anderen Inverter des Latch. Zwei NMOS Pass Transistoren 120, 122 werden von der Lese-/Schreib-Leitung (R/W) gesteuert, um Bitleitungs-(B) und Bitleitungs'-(B')-Information in die Zelle weiterzuleiten. Die Phasenwechselspeichermaterialien sind oben auf den CMOS Einrichtungen geschichtet, so dass die e-SRAM-Zelle 100 nicht flüchtige Eigenschaften hat, die von den PCM Widerstandselementen 132 und 134 bereitgestellt werden. Die Figur zeigt, dass der Pass-Gate-Transistor 136 mit dem Widerstandselement 132 gekoppelt ist und der Pass-Gate-Transistor 138 mit dem Widerstandselement 134 gekoppelt ist. Die Transistoren 136 und 138 werden von einer Programmierleitung (PGM, engl.: Program Line) freigegeben, um einen Strom zu liefern, der durch eine Bitleitungsspannung an dem gewählten Widerstandselement geliefert wird, der eine lokale Temperatur über eine Schmelztemperatur des Chalcogenidmaterials erhöht. Man beachte, dass sich die PMOS-Einrichtungen 140 und 141 über viele Zellen amortisiert werden können oder bei manchen Ausführungsbeispielen bei der Matrix weggelassen werden können.
Solange der PCM-Bereich 130 nicht programmiert ist, kann die e-SRAM-Zelle 100 auf herkömmliche Art und Weise wie bei einem flüchtigen Speicher gelesen und geschrieben werden. Zum Beispiel kann in einem Lesemodus die R/W-Leitung zum Lesen des gespeicherten Wertes des CMOS-Latches auf den Bitleitungen B und B' aktiviert werden. Die kreuzgekoppelten Inverter innerhalb der SRAM-Zelle 102 treiben die Bitleitungen, deren Werte ausgelesen werden können. Ein Vorteil der SRAM-Zelle 102 ist, dass Daten fast genau so schnell wie bei einer herkömmlichen SRAM-Zelle gelesen werden können.
Um neue Daten in die e-SRAM Zelle 100 zu schreiben, wird die R/W Leitung aktiviert, um die Transistoren 120, 122 zum Aufheben des vorherigen Zustandes der kreuzgekoppelten Inverter mit den Daten freizugeben, die auf den Bitleitungen B und B' bereitgestellt sind. Ein nachfolgender Befehl kann an die e-SRAM Zelle 100 ausgestellt werden, um die Programmierleitung PGM zu aktivieren und den gelatchten bzw. verriegelten Wert der SRAM-Zelle 102 in den PCM Bereich 130 zu laden. Nach dem Laden des PCM-Bereiches 130 kann die e-SRAM-Zelle 100 dann abgeschaltet werden und der Strom kann nachfolgend wieder angelegt werden, wobei die nicht flüchtigen Eigenschaften des PCM die gespeicherten Daten erhalten.
Bei einer alternativen Verwendung können die Daten direkt in den PCM-Bereich 130 geschrieben werden. Die geladenen Daten setzen die PCM Widerstände, die den SRAM ”Off Balance” bzw. ”aus dem Gleichgewicht” vorspannen, so dass, wenn eine e-SRAM Zelle 100 eingeschaltet wird, der Latch in der SRAM Zelle 102 die Daten aufnimmt, die in dem Paar von PCM Widerstanden enthalten sind. Bei Verwendung dieses Verfahrens ist die SRAM-Zelle, die mit der PCM-Zelle kombiniert ist, bei Anwendungen nützlich, die nicht flüchtige Eigenschaften benötigen, während hohe Lese- und Schreibgeschwindigkeiten beibehalten werden, die mit herkömmlichen SRAM verknüpft sind. Das Mischen von flüchtigen und nicht flüchtigen Speichern in derselben Speicherzelle stellt ziemlich niedrige Dichten bereit, die bei eingebetteter Logik wertvoll sind.
2 veranschaulicht ein weiteres Ausführungsbeispiel, bei dem PCM-Material in einer SRAM-Zelle geschichtet ist, wie mit einer Matrix von erweiterten SRAM (e-SRAM) Zellen 200 gezeigt ist, die jeweils eine statische Schreib-Lese-Speicher-(SRAM)-Zelle 202 aufweisen, die mit einem Phasenwechselspeicher-(PCM)-Bereich 230 kombiniert ist, um nicht flüchtige Speichereigenschaften bereitzustellen. Bei diesem Ausführungsbeispiel ist das PCM-Widerstandselement 132 zwischen einer Quelle eines NMOS-Transistors 104 und einer separaten Quellleitung, die mit SRC1 bezeichnet ist, verbunden; und das Widerstandselement 134 ist zwischen einer Quelle eines NMOS-Transistors 114 und einer separaten Quellleitung verbunden, die mit SRC2 bezeichnet ist.
Es wird angenommen, dass die Widerstandselemente 132 und 134 auf den Zustand SETZEN (engl.: SET) programmiert werden, d. h., dass die Widerstände beide auf den Niedrigwiderstandszustand programmiert sind. Dadurch, dass die SRC1 und SRC2-Quellleitungen auf Erdpotential (GND) sind, werden die R/W Leitungen und B/B', Leitungen auf herkömmliche Art und Weise zum Lesen und Schreiben der SRAM-Zelle 202 betrieben. Die e-SRAM Zelle 200 ist flüchtig und die Lese-/Schreib-Geschwindigkeiten sind ähnlich zum Stand der Technik SRAM.
Um die Inhalte einer e-SRAM Zelle 200 nicht flüchtig zu machen, kann der PCM-Bereich 230 geschrieben werden. Zum Beispiel kann das PCM Widerstandselement 132 in der SETZEN Bedingung verbleiben und kann ungestört bleiben, indem das Potential auf der SRC1-Quellleitung zum Beispiel auf eine Sperr-Spannung (engl.: Inhibit-Voltage) von 4 Volt erhöht wird. Andererseits kann das PCM Widerstandselement 134 einem RÜCKSETZ(-(engl.: RESET)-Puls ausgesetzt werden, indem die SRC2-Quellleitung auf Erdpotential gehalten wird.
Pass-Transistoren 120, 122 können dann z. B. mit 5 Volt auf der R/W Leitung aktiviert werden, die die Sperrspannung im Durchgangspass-Transistor 120 (engl.: Pass-Through Transistor) treibt. Die Versorgungs- und die N-Wannen (engl.: wells) können auch auf die Sperr-Spannung von 4 Volt gehoben werden, um eine Vorwärts-Vorspannung (engl.: Forward Biasing) in den PMOS Transistoren 106, 116 zu verhindern. Der NMOS-Transistor 104 und der PMOS-Transistor 106 leiten keinen Strom, da beide Transistoren auf die Sperr-Spannung von 4 Volt vorgespannt sind. Die Gatter bzw. Gates des NMOS-Transistors 114 und des PMOS Transistors 116 empfangen auch die 4 Volt. Der Pass-Transistor 122 leitet eine Programmierspannung von z. B. 3 Volt weiter, die auf B' empfangen wird, um durch den NMOS Transistor 114 und das PCM Widerstandselement 134 geleitet zu werden. Dieser Hochstrom-Programmierstrom ist ausreichend, um das PCM Widerstandselement 134 in den RÜCKSETZ-Zustand übergehen zu lassen. An dem Ende dieses Programmierpulses werden die Vorspannspannungen schnell getrennt, um es der Zelle zu ermöglichen, in den RÜCKSETZ-Zustand abzukühlen (engl: quench). Dadurch, dass das PCM Widerstandselement 134 in dem RÜCKSETZ-Hochwiderstandszustand ist und das PCM Widerstandselement 132 in dem SETZ Niedrigwiderstandszustand ist, kann die e-SRAM Zelle 200 abgeschaltet werden.
Nach dem Einschalten wird das Potential sowohl auf der SRC1 als auch auf der SRC2 Leitung auf Erde gehalten, während die Versorgungsspannung an einer e-SRAM-Zelle 200 hochläuft. Es fließt ein kleiner Strom, wenn die NMOS- und PMOS-Einrichtungen einschalten und es entwickelt sich ein steigendes Potential über den hohen Widerstand des PCM-Widerstandselements 134 an der Quelle des NMOS Transistors 114. So wie sich die Gate-zu-Quell-Spannung (Vgs, engl.: Gate-to-Source Voltage) des Transistors 114 relativ zu der Vgs des NMOS-Transistors 104 verringert, steigt die Drain-Spannung des NMOS Transistors 114. Die Daten werden nach dem Einschalten aufgenommen, da der gemeinsame Knoten zwischen den Transistoren 114, 116 eine logische ”1” aufnimmt und der gemeinsame Knoten zwischen den Transistoren 104, 106 eine logische ”0” aufnimmt. Folglich ist die Symmetrie des SRAM Off-Balance und geht auf den korrekten Zustand nach dem Einschalten über, so wie es von den zwei unterschiedlichen Widerständen der PCM-Zellen bewirkt wird.
3 ist ein weiteres Ausführungsbeispiel für eine SRAM-Zelle 302, die mit einem PCM-Bereich 330 kombiniert ist, um nicht flüchtige Speichereigenschaften bereitzustellen. Beide PCM Widerstandselemente 132 und 134 sind mit der Erde (GND) bei diesem Ausführungsbeispiel verbunden. Pass-Gatter 332 und 334 sind für die Programmierung des PCM zugeordnet und können entweder NMOS oder PMOS Transistoren sein. Dieses Ausführungsbeispiel hat einen Vorteil hinsichtlich verringerten Routings, reduzierter Leistung und Spannungsdissipation, da die Programmierung nur durch eine Pass-Gate-Einrichtung erfolgt.
4 ist ein Ausführungsbeispiel für eine SRAM Zelle, die mit einem PCM Bereich kombiniert ist, wie in 1 veranschaulicht ist, mit dem Zusatz eines Schalters 440, der von den Daten gesteuert wird, die in dem SRAM gespeichert sind. Bei dieser Ausgestaltung kann der Benutzer in den SRAM schreiben oder in den nicht flüchtigen Bereich der Zelle. Der Schalter 440 kann ”EIN”-geschaltet werden, um zwei Drähte durch die Programmierung der SRAM Zelle 404 oder des PCM Bereiches 430 zusammen zu schalten bzw. parallel zu schalten (engl.: shunt together). Der Schalter 440 hat Anwendungen bei Feldprogrammierbaren Gatteranordnungen (FPGA, engl.: Field Progammable Gate Arrays) und anderen Arten von programmierbaren Logikeinrichtungen, wie beispielsweise programmierbare Logikeinrichtungen (PLD, Programmable Logic Devices) und programmierbare Logikmatrizen (PLA; engl.: Programmable Logic Arrays). Bei dem FPGA-Ausführungsbeispiel kann es wünschenswert sein, nur in den nicht flüchtigen Bereich der Zelle zu schreiben. Mit den in dem PCM-Bereich 430 gespeicherten Daten geben die Daten in dem SRAM-Latch die PCM-Zustände wieder, indem entweder die Zelle eingeschaltet wird oder der PMOS Transistor 140 umgeschaltet wird.
Bisher sollte offenkundig sein, dass Ausführungsbeispiele der vorliegenden Erfindung von dem Vorteil einer besonderen Fähigkeit des PCM hinsichtlich des einfachen Integrierens mit Standard-CMOS Prozessen Gebrauch machen. Daher kann PCM-Material zu den Schaltungen bei CMOS-Anwendungen hinzugefügt werden, die auf Latch beruhen, wie beispielsweise programmierbare Logikanordnungen (PLA, engl.: Programmable Logik Arrays), SRAM-Matrizen, Feld-programmierbare Gatteranordnungen (FPGA, engl.: Field Programmable Gate Arrays); Kreuzungspunktschaltern, neben anderen, um eine nicht flüchtige Speicherfunktionalität bereitzustellen. Die SRAM-Zelle wird nicht flüchtig, vorausgesetzt, dass einer der PCM Widerstände in den SETZ-Zustand programmiert ist und der andere PCM-Widerstand in den RÜCKSETZ-Zustand programmiert ist. Nach dem Einschalten nimmt die SRAM-Zelle die Daten, die in den PCM-Zellen enthalten sind, auf und bei manchen Ausführungsbeispielen kann der SRAM auf herkömmliche Weise gelesen/geschrieben werden.
Während bestimmte Merkmale der Erfindung hierin veranschaulicht und beschrieben wurden, werden dem Fachmann nun viele Modifikationen, Substitutionen, Veränderungen und Äquivalente in den Sinn kommen. Es sollte daher verstanden werden, dass die beigefügten Ansprüche alle diese Modifikationen und Abänderungen abdecken sollen, so wie sie in den wahren Geist der Erfindung fallen.

Claims

Speicherzelle, umfassend: eine statische Schreib-Lese-Speicher (SRAM)-Zelle mit zwei Pass-Transistoren und vier logischen Transistoren, die in zwei kreuzgekoppelten Invertern verbunden sind, wobei die SRAM-Zelle durch die Komplementär-Metalloxyd-Halbleiter-(CMOS)-Technologie gebildet ist; und einen Phasenwechselspeicher-(PCM)-Bereich, der auf der SRAM-Zelle geschichtet ist, um die SRAM-Zelle mit Nichtflüchtigkeit auszustatten.
Speicherzelle nach Anspruch 1, bei welcher zwei der vier logischen Transistoren NMOS-Transistoren sind, die jeweils eine Quelle aufweisen, die mit einem ersten Knoten eines chalcogenischen Materials in dem PCM-Bereich gekoppelt sind.
Speicherzelle nach Anspruch 2, bei welcher ein zweiter Knoten des chalcogenischen Materials mit einem Erdpotential gekoppelt ist.
Speicherzelle nach Anspruch 2, weiter einen ersten Pass-Gate-Transistor aufweisend, der eine Bitleitung mit der Quelle des ersten NMOS-Transistors koppelt und einen zweiten Pass-Gate-Transistor, der eine Komplement-Bitleitung mit der Quelle des zweiten NMOS-Transistors koppelt.
Speicherzelle nach Anspruch 4, bei welcher Gates des ersten und zweiten Pass-Gate-Transistors gemeinsam aktiviert werden, um eines der chalcogenischen Materialien in einen SETZ-Zustand zu programmieren und das andere in einen RÜCKSETZ-Zustand.
Speicherzelle nach Anspruch 5, bei welcher die SRAM Zelle die Daten, die in dem PCM-Bereich enthalten sind, aufnimmt.
Speicherzelle nach Anspruch 1, die in einer nicht flüchtigen Speichereinrichtung angeordnet ist.
Speicherzelle nach Anspruch 1 zum Bilden eines Speichers für einen Kreuzpunktschalter.
Speicherzelle, umfassend: einen ersten und einen zweiten Pass-Gate-Transistor in einer statischen Schreib-Lese-Speicher (SRAM) Zelle, die mit Bitleitungen gekoppelt sind, um zwei kreuzgekoppelte Inverter zu programmieren, und dritte und vierte Pass-Gate-Transistoren, die mit den Bitleitungen gekoppelt sind, um ein erstes Phasenwechselspeicher-(PCM)Element in einen SETZ-Zustand zu programmieren und ein zweites PCM-Element in einen RÜCKSETZ-Zustand, wobei die zwei kreuzgekoppelten Inverter die Daten des ersten und zweiten PCM Elements aufnehmen.
Speicherzelle nach Anspruch 9, bei welcher das erste und zweite PCM-Element mit zwei Quellknoten der NMOS-Transistoren in den zwei kreuzgekoppelten Invertern mit einer Leitung auf Erdpotential gekoppelt sind.
Speicherzelle nach Anspruch 9, weiter einen Transistor aufweisend, der zwischen einer Stromleitung und PMOS-Transistoren in den zwei kreuzgekoppelten Invertern gekoppelt ist.
Speicherzelle nach Anspruch 9, die in einer nicht flüchtigen Speichereinrichtung angeordnet ist.
Speicherzelle nach Anspruch 9 zum Bilden eines Speichers für einen Kreuzpunktschalter.
Speicherzelle, umfassend: einen ersten und einen zweiten Pass-Gate-Transistor in einer statischen Schreib-Lese-Speicher (SRAM) Zelle, die mit Bitleitungen gekoppelt sind, um zwei kreuzgekoppelte Inverter zu programmieren; und eine erste und eine zweite Leitung, um entsprechend ein erstes Phasenwechselspeicher (PCM) Element in einen SETZ-Zustand zu programmieren und ein zweites PCM Element in einen RÜCKSETZ-Zustand, wobei die zwei kreuzgekoppelten Inverter die Daten der PCM-Elemente aufnehmen.
Speicherzelle nach Anspruch 14, bei welcher das erste PCM Element von einer Quelle eines NMOS-Transistors in den zwei kreuzgekoppelten Invertern mit der ersten Leitung gekoppelt ist und das zweite PCM Element von einer Quelle eines anderen NMOS Transistors in den zwei kreuzgekoppelten Invertern mit der zweiten Leitung gekoppelt ist.
Speicherzelle nach Anspruch 14, bei welcher das erste und zweite PCM-Element über die NMOS-Quellkontakte in der SRAM-Zelle integriert ist.
Speicherzelle, umfassend: eine Komplementär-Metall-Oxyd-Halbleiter (CMOS) Logik zum Bilden eines flüchtigen Speicherelementes; und einen Phasenwechselspeicher (PCM), der zu der CMOS Logik zum Einführen von nicht flüchtigen Eigenschaften in die Speicherzelle hinzugefügt ist.
Speicherzelle nach Anspruch 17, bei welcher die CMOS-Logik eine statische Schreib-Lese-Speicher (SRAM) Zelle mit zwei kreuzgekoppelten Invertern ist und der PCM chalcogenische Elemente aufweist, die in den zwei kreuzgekoppelten Invertern integriert sind.
Speicherzelle nach Anspruch 18, weiter eine Lese-/Schreib-Leitung aufweisend, um Pass-Gate-Transistoren freizugeben, um einen vorherigen Zustand der kreuzgekoppelten Inverter aufzuheben.
Speicherzelle nach Anspruch 18, bei welcher die Widerstände der chalcogenischen Elemente die SRAM Zelle vorspannen, um Daten, die in den chalcogenischen Elementen enthalten sind, aufzunehmen.