CN103928053A - 低功耗单栅非挥发性存储器 - Google Patents

Abstract

本发明是一种与标准CMOS工艺兼容的低功耗单栅非挥发性存储器。它由多个存储单元和电平预置单元电路组成。每个存储单元包括：电荷注入晶体管(N1)、电荷泄放晶体管(P1)、隧穿选择晶体管(P2)以及输出控制晶体管(N2)；每个电平预置单元包括：三个反相器(INV1)(INV2)(INV3)和电平预置晶体管(P3)。采用NMOS作为读取管，使得存储器控制端少，所需控制电压种类也少，无需负电压，因而控制简单。因为与CMOS工艺兼容，所以本发明具有功耗低、成本低的优点。

Description

低功耗单栅非挥发性存储器

技术领域

本发明属于微电子技术领域，涉及半导体集成电路与标准CMOS工艺兼容的低功耗非挥发性存储技术。

背景技术

信息化时代离不开计算机或集成电路的广泛应用，计算机的两大核心部件是中央处理器和数据存储器。半导体集成电路存储器主要分为随机存储器RAM和只读存储器ROM。只读存储器在掉电后数据仍能被长期保存，一般用于存放不经常更改的信息，而且便于携带。

目前，公知的非挥发性只读存储器主要有：紫外线可擦除可编程只读存储器UVEPROM、电可擦除可编程只读存储器EEPROM和快闪存储器Flash Memory。这些存储器的理论和应用已经相当成熟，但他们都存在一些缺点。紫外线可擦除可编程只读存储器UVEPROM，擦除信息时需要将存储芯片从机箱内取出用紫外线照射较长时间，使用不方便。电可擦除可编程只读存储器EEPROM，利用量子隧穿效应，虽然实现了无需从机箱内取出存储器，即可通过电擦除信息，但其结构需要特殊的工艺来制造存储电荷的浮栅，与当前的标准CMOS工艺不兼容，制作工艺复杂，存储器的制造成本高。快闪存储器Flash Memory是现今最流行的便携式存储器，广泛应用于U盘、TF卡，手机内置存储器等领域，其电路结构与EEPROM类似，同样需要单独制作的浮栅，成本较高。并采用热电子注入来实现对数据的写入，需要很高的电压，因而功耗较大。数据存储技术的发展，需要新的与标准CMOS工艺兼容的单栅非挥发性存储器结构，解决现有存储器功耗大，控制电路复杂，占用面积大等缺点，而这些缺点极大影响了数据存储器在数字设备尤其是移动设备上的推广使用。

发明内容

为了克服现有非挥发性存储器的不足，本发明提供一种与标准CMOS工艺兼容的非挥发性存储器，该存储器制造成本低，控制电路简单，功耗低，电路占用面积小。

为了实现上述目的，本发明提供的存储器结构包括多个存储单元和多个电平预置单元，每个存储单元包括：电荷注入晶体管、电荷泄放晶体管、隧穿选择晶体管以及输出控制晶体管；每个电平预置单元包括：三个反相器和电平预置晶体管；隧穿选择晶体管的源极、漏极和衬底连接在一起，构成隧穿选择端子：电荷泄放晶体管的源极、漏极和衬底连接在一起，构成电荷泄放端子；电荷注入晶体管的源极接地，漏极和输出控制晶体管的源极相连接；输出控制晶体管的衬底与电荷注入晶体管的衬底相连接并接地，栅极作为字线，漏极和电平预置晶体管的漏极相连接；电平预置晶体管的源极与衬底相连并接工作电压，栅极作为电平预置端；两个环形连接的反相器的一端接电平预置晶体管的漏极，另一端作为第三个反相器的输入，该反相器的输出端输出电平数据；所述的电子注入晶体管、电子泄放晶体管、隧穿选择晶体管的栅极并接，共享浮栅。

所述的存储器属于不同字节相同比特位的存储单元输出控制晶体管的漏极并接，共享一个电平预置单元。

所有晶体管都是增强型单栅晶体管，且电荷注入晶体管和输出控制晶体管采用NMOS晶体管：电荷泄放晶体管、隧穿选择晶体管以及电平预置晶体管采用PMOS晶体管。

所述的电荷注入晶体管和电荷泄放晶体管的栅极区面积均小于隧穿选择晶体管的栅极区面积。

所述的存储器全部NMOS晶体管直接制作在同一衬底上，且衬底接地；每个存储单元的电荷泄放晶体管和隧穿选择晶体管分别制作在各自独立的第一和第二隔离阱中；所有电平预置单元中的所有PMOS晶体管都制作在独立的第三隔离阱中。

所述的电荷泄放端子、隧穿选择端子、输出控制端子以及电平预置端子在电子注入操作，电荷泄放操作和读取操作时分别施加不同的电压组合。

所有操作需要用到的电压包括：电源电压VDD、隧穿电压VFN、读取电压VRD，它们均为正电压，且读取电压VRD的选取应使得当浮栅上没有负电荷时，电荷注入晶体管的栅极和源极之间的电压高于其阈值电压，浮栅上有负电荷时，电荷注入晶体管的栅极和源极之间的电压低于其阈值电压，才能达到读取操作时，电荷注入晶体管的导通与否仅由浮栅上是否有负电荷决定。

由于本存储器结构全部采用单栅晶体管，与标准CMOS工艺兼容，因而存储器的制造成本低。

编程时实现注入电荷的电荷注入晶体管在读取操作时还可以充当读取管，兼具两种功能，可以节省电路面积，从而降低成本。

本发明电荷注入操作和电荷泄放操作都是通过隧穿效应实现的，所采用的电压低于热电子注入方式的闪存存储器(Flash Memory)，降低了功耗。

附图说明

图1是本发明的单一存储单元及其电平预置单元结构图；

图2是本发明的多个存储单元及电平预置单元的局部连接示意图；

具体实施方式

下面结合附图对本发明做进一步说明。

参照图1，存储单元由电荷注入晶体管N1，电荷泄放晶体管P1，隧穿选择晶体管P2和输出控制晶体管N2组成。这四个晶体管均为单栅增强型MOS晶体管，且栅氧化层厚度相同，因而与标准CMOS工艺兼容。其中电荷注入晶体管N1和输出控制晶体管N2均为NMOS管，二者直接制作在同一型衬底上，衬底接地；电荷注入晶体管N1的源极接地，漏极与输出控制晶体管N2的源极相连接；输出控制晶体管N2的栅极与字线WL0相连接，漏极为电平数据输出端，与电平预置单元中两个环形连接的反相器(INV1和INV2)相连。电荷泄放晶体管P1和隧穿选择晶体管P2均为PMOS管，二者分别安置在相互独立的N阱中；电荷泄放晶体管P1的源极，漏极和衬底连接在一起，作为电荷泄放端子Ctrl；隧穿选择晶体管P2的源极、漏极和衬底连接在一起，作为隧穿选择端子Sel，其栅极面积大于其他晶体管；电荷注入晶体管N1，电荷泄放晶体管P1以及隧穿选择晶体管P2的栅极并接，作为等效浮栅FG。电平预置单元由三个反相器INV1，INV2，INV3和电平预置晶体管P3组成，它们都与CMOS工艺兼容。其中，两个环形连接的反相器INV1和INV2的一端与电平预置晶体管P3的漏极和存储单元中的输出控制晶体管N2的漏极相连接，另一端接反相器INV3的输入，反相器INV3的输出接位线BL0。电平预置晶体管P3的源极与衬底相连，接电源电压VDD，栅极作为电平预置端子Pre。

表1给出了对图1所示的单个存储单元进行电荷注入，电荷泄放和读取操作时各个端子所应施加的电压。

表1存储器单元操作电压

表中“”表示低电平脉冲，低电平持续时间很短，读取操作时，在Pre恢复高电平后WL0才能置VDD。VDD为工作电压；VFN为高于VDD的隧穿电压；VRD位读取电压；0相当于接地。

以下给出存储单元的工作过程。

1.电荷注入操作

电荷注入操作是将电荷注入到浮栅上的过程。电荷注入操作时，各端子所施加电压如表1所示。因为更改数据时不应读取数据，所以输出控制端WL0置0，电平预置端Pre接VDD，使这两个管子都截止。电荷泄放晶体管P1与隧穿选择晶体管P2的并联电容远大于电荷注入晶体管N1的栅电容，因而隧穿电压大部分都降落在电荷注入晶体管N1的栅极和衬底之间。该电压高于FN隧穿所需最小电压时，电荷从电荷注入晶体管N1的源极隧穿至浮栅上，随着浮栅上电子的积累，电荷注入晶体管N1的栅极和衬底间的电势差逐渐降低，直至低于隧穿所需最小电压时，隧穿停止，电荷注入结束。

2.电荷泄放操作

电荷泄放操作是将电子从浮栅上移走的过程。电荷泄放操作时，各端子所施加电压如表1所示。因为更改数据时不应读取数据，所以输出控制端WL0置0，电平预置端Pre接VDD，使这两个管子都截止。电荷注入晶体管N1与隧穿选择晶体管P2的并联电容远大于电荷泄放晶体管P1的栅电容，因而隧穿电压VFN大部分都降落在电荷泄放晶体管P1的衬底和栅极之间。该电压高于FN隧穿所需最小电压时，电荷从浮栅上隧穿至电荷泄放晶体管P1的衬底，随着浮栅上电子的减少，电荷泄放晶体管的衬底和栅极之间的电势差逐渐降低，直至低于隧穿所需最小电压时，隧穿停止，电荷泄放结束。

3.读取操作

读取操作是将浮栅上有无电荷的状态以电平的形式输出的过程。电荷注入操作时，各端子所施加电压如表1所示。读取操作时，为了使读取管亦即电荷注入管N1的导通与否仅由浮栅上是否有电荷决定，必须给电荷泄放端和隧穿选择端加一个读取电压VRD。所加的VRD应当使浮栅上没有电荷时，读取管导通，有电荷时，读取管截止。对于该存储器结构，VRD通常可由工作电压VDD充当。读取管导通时可输出低电平，但截止时却输出的是高阻态，而非高电平。因此需要电平预置单元在每次输出前将位线预置为高电平，然后再使输出控制晶体管N2导通，这样高阻态也就被识别为高电平了，而输出低电平则不受影响。

参照图2，该图只画出了4个存储单元，实际中可按需要以相同的模式向右和向下拓展。图中将同一行的存储单元的字线并接，因而可同时读取多个位的信息；将同一列的存储单元的输出控制管N2的漏极并接共享一个电平预置单元；所有电平预置端Pre并接，使读取时同时被预置。各个存储单元的电荷泄放端子Ctrl和隧穿选择端子Sel相互独立，可实现按位编程。在对存储器没有任何操作时，所有存储单元的Ctrl和Sel端子应施加表1中读取操作所要求的电压，时刻处于“待读取”状态。在对某个存储单元编程时，应对该存储单元的Ctrl和Sel端子施加表1中电荷注入或电荷泄放操作所要求的电压，编程结束后恢复“待读取”状态。其余未进行编程的存储单元始终处于“待读取”状态。读取时，先给电平预置端子Pre加低电平脉冲，之后要读取哪行存储单元的数据就给该行的字线施加电源电压VDD，其他行的字线置0电压。

Claims (8)

1.一种低功耗单栅非挥发性存储器，包括多个存储单元和多个电平预置单元电路，其特征是，每个存储单元包括：电荷注入晶体管(N1)、电荷泄放晶体管(P1)、隧穿选择晶体管(P2)以及输出控制晶体管(N2)；每个电平预置单元包括：三个反相器(INV1)(INV2)(INV3)和电平预置晶体管(P3)；隧穿选择晶体管(P2)的源极、漏极和衬底连接在一起，构成隧穿选择端子(Se1)；电荷泄放晶体管(P1)的源极、漏极和衬底连接在一起，构成电荷泄放端子(Ctrl)；电荷注入晶体管(N1)的源极接地，漏极和输出控制晶体管(N2)的源极相连接；输出控制晶体管(N2)的衬底与电荷注入晶体管(N1)的衬底相连接并接地，栅极作为字线(WL0)，漏极和电平预置晶体管(P3)的漏极、反相器(INVl)的输出端以及反相器(INV2)的输入端相连接；电平预置晶体管(P3)的源极与衬底相连并与工作电压(VDD)连接，栅极作为电平预置端(Pre)：反相器(INV1)和(INV3)的输入端与反相器(INV2)的输出端连接，反相器(INV3)的输出端输出数据；所述的电子注入晶体管(N1)、电子泄放晶体管(P1)、隧穿选择晶体管(P2)的栅极并接，共享浮栅(FG)。

2.根据权利要求1所述的低功耗单栅非挥发性存储器，其特征是对应于不同字节相同比特位的存储单元输出控制晶体管(N2)的漏极并接，共享一个电平预置单元。

3.根据权利要求1所述的低功耗单栅非挥发性存储器，其特征是所有晶体管都是与CMOS工艺兼容的增强型单栅晶体管，且电荷注入晶体管(N1)和输出控制晶体管(N2)采用NMOS晶体管；电荷泄放晶体管(P1)、隧穿选择晶体管(P2)以及电平预置晶体管(P3)采用PMOS晶体管。

4.根据权利要求1所述的低功耗单栅非挥发性存储器，其特征是电平预置单元中的三个反相器(INV1)(INV2)(INV3)均采用CMOS结构。

5.根据权利要求1或4所述的低功耗单栅非挥发性存储器，其特征是电荷注入晶体管(N1)和电荷泄放晶体管(P1)的栅极区面积均小于隧穿选择晶体管(P2)的栅极区面积。

6.根据权利要求1或3或4所述的低功耗单栅非挥发性存储器，其特征是所有的NMOS晶体管直接制作在同一衬底上，且衬底接地；每个存储单元的电荷泄放晶体管(P1)和隧穿选择晶体管(P2)分别制作在各自独立的第一和第二隔离阱中；电平预置单元中的所有PMOS晶体管都制作在独立的第三隔离阱中。

7.根据权利要求1所述的低功耗单栅非挥发性存储器，其特征是电荷泄放晶体管(P1)的电荷泄放端子(Ctrl)、隧穿选择晶体管(P2)的隧穿选择端子(Sel)、输出控制晶体管(N2)的输出控制端子(WL0)以及电平预置晶体管(P3)的电平预置端子(Pre)在电子注入操作，电子泄放操作和读取操作时分别施加不同的电压组合，即：

电荷注入操作时，电荷泄放端子(Ctrl)与隧穿选择端子(Sel)均施加一个高于电源电压VDD的隧穿电压VFN，输出控制端子(WL0)接地，电平预置端子(Pre)接电源电压VDD；

电荷泄放操作时，电荷泄放端子(Ctrl)施加隧穿电压VFN，隧穿选择端子(Sel)和输出控制端子(WL0)均接地，电平预置端子(Pre)接电源电压VDD；

读取操作时，电荷泄放端子(Ctrl)与隧穿选择端子(Sel)均施加一个读取电压VRD，同时给电平预置端子(Pre)施加一低电平脉冲，电平预置端子(Pre)恢复高电平后，再给输出控制端子(WL0)施加电源电压VDD。

8.根据权利要求1或7所述的低功耗单栅非挥发性存储器，其特征是工作电压VDD、隧穿电压VFN、读取电压VRD均为正电压，且读取电压VRD的选取应使得当浮栅(FG)上没有负电荷时，电荷注入晶体管(N1)的栅极和源极之间的电压高于其阈值电压，浮栅(FG)上有负电荷时，电荷注入晶体管(N1)的栅极和源极之间的电压低于其阈值电压，读取电压VRD通常可由电源电压VDD充当。