CN101847432A - 存储器的供电结构 - Google Patents

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Abstract

本发明的存储器的供电结构包括电荷泵、读出电压调节器、一个去耦电容和MOS晶体管；所述电荷泵的输入端与外部芯片电源连接；所述读出电压调节器的输出端连接所述MOS晶体管的漏极；所述MOS晶体管的源极、所述电荷泵的输出端分别与所述去耦电容的一端连接，该去耦电容的另一端接地；所述电荷泵的输出端连接存储器；所述MOS晶体管的栅极连接一写入信号；所述写入信号控制所述MOS晶体管导通或者断开，从而切换所述去耦电容与所述电荷泵接通或者所述去耦电容与所述读出电压调节器接通。本发明的存储器的供电结构省去一个去耦电容，减小了该结构的面积。

Description

存储器的供电结构
技术领域
本发明涉及半导体技术，尤其涉及一种存储器的供电结构。
背景技术
存储器都具有编程/擦除(即写入)和读出两种工作模式。
如图1所示，快闪存储器的一个存储单元包括串联连接在源线SL(SourceLine)和位线BL(Bit Line)之间的存储晶体管101和选择晶体管102，所述存储晶体管101为分离式栅极，其控制栅CG在浮动栅FG之上，所述选择晶体管102的栅极与字线WL(Word Line)连接。当施加0伏电压给位线BL、1.5伏(晶体管的阈值电压)电压给字线WL、10伏电压(高电压VPP)给源线SL，以及体电压(bulk voltage)为0伏时，所述快闪存储单元处于写入模式；当施加0伏电压给位线BL、12伏电压(擦除电压)给字线WL、0伏电压给源线SL，以及体电压为0伏时，所述快闪存储单元处于擦除模式；当施加1伏电压给位线BL、3伏电压(读出电压，read voltage)给字线WL、0伏电压给源线SL，以及体电压为0伏时，所述快闪存储单元处于读出模式。
往存储器里写入数据时，需要给位线BL施加高电压VPP，该高电压VPP通常为8伏、10伏或更高，而芯片电源VDD通常为1.5伏、1.8伏、1.5伏、2.7伏或3伏，不能驱动存储器进入写入模式，因此，在芯片电源VDD与存储器之间增加一电荷泵(charge pump)，如图2所示，芯片电源VDD经电荷泵201的升压作用后转换为高电压VPP，为保证存储器203正常工作，输入所述存储器203的高电压VPP应该是稳定的电压，但是，所述电荷泵201输出的高电压VPP存在纹波(ripple)(即噪声)，影响高电压VPP的稳定性，因此，在所述电荷泵201的输出端增设一去耦电容204(decoupling capacitance)，该去耦电容204用于去除高电压VPP的纹波。芯片电源VDD经所述电荷泵201的升压作用转换为高电压VPP，所述去耦电容204对该高电压VPP进行去纹波处理，处理后的高电压再经解码器202输送至所述存储器203，使所述存储器203进入写入模式。
如图2所示，当所述存储器203处于读出模式时，读出电压调节器205(readvoltage regulator)输出的读出电压Vr经另一去耦电容206进行去纹波处理后，由所述解码器202输送至所述存储器203。
现有技术中，电荷泵输出的电压以及读出电压调节器输出的电压各有去耦电容进行去纹波处理。
在集成电路中，电容占用较大面积，电容越多意味着集成电路的面积越大，而集成电路的发展趋势是在不断扩大集成规模的同时，不断缩小集成电路面积。
发明内容
本发明的目的在于提供一种存储器的供电结构，使用同一个去耦电容对高电压和读出电压进行去纹波处理，减小了存储器供电结构占用的面积。
为了达到上述的目的，本发明提供一种存储器的供电结构，包括电荷泵、读出电压调节器、一个去耦电容和MOS晶体管；所述电荷泵的输入端与外部芯片电源连接；所述读出电压调节器的输出端连接所述MOS晶体管的漏极；所述MOS晶体管的源极、所述电荷泵的输出端分别与所述去耦电容的一端连接，该去耦电容的另一端接地；所述电荷泵的输出端连接存储器；所述MOS晶体管的栅极连接一写入信号；所述写入信号控制所述MOS晶体管导通或者断开，从而切换所述去耦电容与所述电荷泵接通或者所述去耦电容与所述读出电压调节器接通。
上述存储器的供电结构，其中，还包括一电平转换器；所述电平转换器的两个输入端分别与所述电荷泵的输出端、外部写入信号源连接，所述电平转换器的输出端与所述MOS晶体管的栅极连接，该电平转换器向所述MOS晶体管的栅极输入所述写入信号。
上述存储器的供电结构，其中，所述电平转换器输出的写入信号与所述外部写入信号源发送给所述电平转换器的写入信号同相位。
上述存储器的供电结构，其中，在写入模式，所述MOS晶体管的栅极接收的写入信号控制所述MOS晶体管处于断开状态，此时所述去耦电容与所述电荷泵接通，所述芯片电源经所述电荷泵的升压作用转换为高电压，所述去耦电容对该高电压进行去纹波处理，处理后的高电压发送给所述存储器；在读出模式，所述MOS晶体管的栅极接收的写入信号控制所述MOS晶体管处于导通状态，此时，所述去耦电容与所述读出电压调节器接通，所述去耦电容对所述读出电压调节器输出的读出电压进行去纹波处理，处理后的读出电压发送给所述存储器。
上述存储器的供电结构，其中，所述电荷泵包括多个泵单元，所述多个泵单元依次连接。
上述存储器的供电结构，其中，所述泵单元为四相电荷泵单元。
上述存储器的供电结构，其中，一个泵单元包括两个MOS晶体管以及两个电容；第一MOS晶体管的源极为该泵单元的输入端；所述第一MOS晶体管的漏极与第二MOS晶体管的源极连接；所述第二MOS晶体管的漏极为该泵单元的输出端；所述第一MOS晶体管的栅极为该泵单元的第一时钟端口；所述第二MOS晶体管的栅极为该泵单元的第二时钟端口；第一电容的一端与所述第一MOS晶体管的漏极连接，该电容的另一端为该泵单元的第三时钟端口；第二电容的一端与所述第二MOS晶体管的漏极连接，该电容的另一端为该泵单元的第四时钟端口。
上述存储器的供电结构，其中，所述MOS晶体管为P型MOS晶体管。
本发明的存储器的供电结构中电荷泵和读出电压调节器共同使用一个去耦电容，利用写入信号控制MOS晶体管切换去耦电容与电荷泵接通或者去耦电容与读出电压调节器接通，因此，在本发明存储器的供电结构中省去了一个去耦电容，减小了存储器供电结构的面积，使该存储器供电结构更符合集成电路的发展趋势。
附图说明
本发明的存储器的供电结构由以下的实施例及附图给出。
图1是现有技术中快闪存储器的一个存储单元的电路示意图。
图2是现有技术中存储器的供电结构的示意图。
图3是本发明存储器的供电结构的示意图(一)。
图4是本发明中电荷泵的示意图。
图5是本发明中泵单元的示意图。
图6是本发明存储器的供电结构的示意图(二)。
具体实施方式
以下将结合图3～图6对本发明的存储器的供电结构作进一步的详细描述。
本发明存储器的供电结构包括电荷泵、读出电压调节器，一个去耦电容和MOS晶体管；
所述电荷泵的输入端与外部芯片电源连接；
所述读出电压调节器的输出端连接所述MOS晶体管的漏极；
所述MOS晶体管的源极、所述电荷泵的输出端分别与所述去耦电容的一端连接，该去耦电容的另一端接地；
所述电荷泵的输出端连接存储器；
所述MOS晶体管的栅极连接一写入信号；
所述写入信号控制所述MOS晶体管导通或者断开，从而切换所述去耦电容与所述电荷泵接通或者所述去耦电容与所述读出电压调节器接通。
现以一具体实施例详细说明本发明存储器的供电结构：
参见图3，本发明存储器的供电结构包括电荷泵301、读出电压调节器305、去耦电容304和MOS晶体管307；
所述电荷泵301的输入端与外部芯片电源VDD连接；
所述读出电压调节器305的输入端连接一参考电压，该读出电压调节器305的输出端连接所述MOS晶体管307的漏极；
所述MOS晶体管307的源极、所述电荷泵301的输出端分别与所述去耦电容304的一端连接，该去耦电容304的另一端接地；
所述MOS晶体管307的栅极连接一写入信号WR_h；
所述电荷泵301的输出端与外部解码器302的输入端连接，该解码器302的输出端连接存储器303；
所述电荷泵301用于升高或降低所述芯片电源VDD的电压；
所述写入信号WR_h用于控制所述MOS晶体管307导通或断开；
在写入模式，所述写入信号WR_h控制所述MOS晶体管307处于断开状态，此时所述去耦电容304与所述电荷泵301接通，所述芯片电源VDD经所述电荷泵301的升压作用转换为高电压VPP，所述去耦电容304对该高电压VPP进行去纹波处理，处理后的高电压VPP经所述解码器302发送给所述存储器303；在读出模式，写入信号WR_h控制所述MOS晶体管307处于导通状态，此时，所述去耦电容304与所述读出电压调节器305接通，所述去耦电容304对所述读出电压调节器305输出的读出电压Vr进行去纹波处理，处理后的读出电压Vr经所述解码器302发送给所述存储器303。
参见图4，所述电荷泵301包括多个泵单元3011，所述多个泵单元3011依次连接，本实施例中，所述泵单元3011为四相电荷泵单元。
参见图5，一个泵单元3011包括两个MOS晶体管M1和M2，以及两个电容C1和C2；
所述MOS晶体管M1的源极为该泵单元3011的输入端；
所述MOS晶体管M1的漏极与所述MOS晶体管M2的源极连接；
所述MOS晶体管M2的漏极为该泵单元3011的输出端；
所述MOS晶体管M1的栅极为该泵单元3011的第一时钟端口CK1；
所述MOS晶体管M2的栅极为该泵单元3011的第二时钟端口CK2；
所述电容C1的一端与所述MOS晶体管M1的漏极连接，该电容C1的另一端为该泵单元3011的第三时钟端口CK3；
所述电容C2的一端与所述MOS晶体管M2的漏极连接，该电容C2的另一端为该泵单元3011的第四时钟端口CK4。
所述MOS晶体管307为P型MOS晶体管。
参见图6，本发明存储器的供电结构还包括一电平转换器306，所述电平转换器306的一个输入端与所述电荷泵301的输出端连接，该输入端接收所述电荷泵301输出的高电压VPP，所述电平转换器306的另一个输入端与外部写入信号源连接，该输入端接收所述外部写入信号源发送的写入信号WR，所述电平转换器306的输出端与所述MOS晶体管307的栅极连接，该电平转换器306的输出端发送控制所述MOS晶体管307的写入信号WR_h；
所述电平转换器306输出端输出的写入信号WR_h与所述外部写入信号源发送的写入信号WR同相位，即所述外部写入信号源发送的写入信号WR为高电平时，所述电平转换器306输出端输出的写入信号WR_h为高电平，所述外部写入信号源发送的写入信号WR为低电平时，所述电平转换器306输出端输出的写入信号WR_h为低电平；
所述外部写入信号源发送的写入信号WR的电压通常很低，无法启动所述MOS晶体管307，因此，不能直接使用所述外部写入信号源发送的写入信号WR控制所述MOS晶体管307，所述电平转换器306用于同相位升高所述外部写入信号源发送的写入信号WR的电压，使升高后的写入信号WR_h能控制所述MOS晶体管307。
结合图6介绍本发明存储器的供电结构的工作原理：要往所述存储器303里写入数据时，所述外部写入信号源发送一个写入信号WR，所述电荷泵301将所述芯片电源VDD转换为高电压VPP，所述写入信号WR、高电压VPP输入所述电平转换器306，所述电平转换器306对所述写入信号WR起放大作用，由所述电平转换器306输出放大的写入信号WR_h，所述写入信号WR_h控制所述MOS晶体管307处于断开状态，此时，所述去耦电容304与所述电荷泵301接通，该去耦电容304对所述电荷泵301输出的高电压VPP进行去纹波处理，处理后的高电压VPP经所述解码器302传输到所述存储器303，所述存储器303进入写入模式；要读取所述存储器303内的数据时，所述读出电压调节器306输出读出电压Vr，此时，写入信号WR的电压为0伏，所述电荷泵303输出的电压亦为0伏，即所述电平转换器306输出的写入信号WR_h的电压为0伏，所述MOS晶体管307导通，所述去耦电容304与所述读出电压调节器306接通，该去耦电容304对所述读出电压调节器306输出的读出电压Vr进行去纹波处理，处理后的读出电压Vr经所述解码器302传输到所述存储器303，所述存储器303进入读出模式。
本发明存储器的供电结构中电荷泵和读出电压调节器共同使用一个去耦电容，利用写入信号控制MOS晶体管切换去耦电容与电荷泵接通或者去耦电容与读出电压调节器接通，因此，在本发明存储器的供电结构中省去了一个去耦电容，减小了存储器供电结构的面积。

Claims (8)

1.一种存储器的供电结构，包括电荷泵和读出电压调节器，其特征在于，还包括一个去耦电容和MOS晶体管；
所述电荷泵的输入端与外部芯片电源连接；
所述读出电压调节器的输出端连接所述MOS晶体管的漏极；
所述MOS晶体管的源极、所述电荷泵的输出端分别与所述去耦电容的一端连接，该去耦电容的另一端接地；
所述电荷泵的输出端连接存储器；
所述MOS晶体管的栅极连接一写入信号；
所述写入信号控制所述MOS晶体管导通或者断开，从而切换所述去耦电容与所述电荷泵接通或者所述去耦电容与所述读出电压调节器接通。
2.如权利要求1所述的存储器的供电结构，其特征在于，还包括一电平转换器；
所述电平转换器的两个输入端分别与所述电荷泵的输出端、外部写入信号源连接，所述电平转换器的输出端与所述MOS晶体管的栅极连接，该电平转换器向所述MOS晶体管的栅极输入所述写入信号。
3.如权利要求2所述的存储器的供电结构，其特征在于，所述电平转换器输出的写入信号与所述外部写入信号源发送给所述电平转换器的写入信号同相位。
4.如权利要求1或2所述的存储器的供电结构，其特征在于，在写入模式，所述MOS晶体管的栅极接收的写入信号控制所述MOS晶体管处于断开状态，此时所述去耦电容与所述电荷泵接通，所述芯片电源经所述电荷泵的升压作用转换为高电压，所述去耦电容对该高电压进行去纹波处理，处理后的高电压发送给所述存储器；在读出模式，所述MOS晶体管的栅极接收的写入信号控制所述MOS晶体管处于导通状态，此时，所述去耦电容与所述读出电压调节器接通，所述去耦电容对所述读出电压调节器输出的读出电压进行去纹波处理，处理后的读出电压发送给所述存储器。
5.如权利要求1或2所述的存储器的供电结构，其特征在于，所述电荷泵包括多个泵单元，所述多个泵单元依次连接。
6.如权利要求5所述的存储器的供电结构，其特征在于，所述泵单元为四相电荷泵单元。
7.如权利要求5所述的存储器的供电结构，其特征在于，一个泵单元包括两个MOS晶体管以及两个电容；
第一MOS晶体管的源极为该泵单元的输入端；
所述第一MOS晶体管的漏极与第二MOS晶体管的源极连接；
所述第二MOS晶体管的漏极为该泵单元的输出端；
所述第一MOS晶体管的栅极为该泵单元的第一时钟端口；
所述第二MOS晶体管的栅极为该泵单元的第二时钟端口；
第一电容的一端与所述第一MOS晶体管的漏极连接，该电容的另一端为该泵单元的第三时钟端口；
第二电容的一端与所述第二MOS晶体管的漏极连接，该电容的另一端为该泵单元的第四时钟端口。
8.如权利要求1所述的存储器的供电结构，其特征在于，所述MOS晶体管为P型MOS晶体管。
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Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING

Free format text: FORMER OWNER: HONGLI SEMICONDUCTOR MANUFACTURE CO LTD, SHANGHAI

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Effective date of registration: 20140514

Address after: 201203 Shanghai Zhangjiang hi tech park Zuchongzhi Road No. 1399

Applicant after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation

Address before: 201203 Shanghai Guo Shou Jing Road, Zhangjiang hi tech Park No. 818

Applicant before: Hongli Semiconductor Manufacture Co., Ltd., Shanghai

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