JP5100780B2

JP5100780B2 - レベルシフタ、集積回路、システム、およびレベルシフタの動作方法

Info

Publication number: JP5100780B2
Application number: JP2010092457A
Authority: JP
Inventors: ティエン−チュン・ヤン; ユ−ウェン・スウェイ; チ−チャン・リン; チアン・プー
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2009-04-13
Filing date: 2010-04-13
Publication date: 2012-12-19
Anticipated expiration: 2030-04-13
Also published as: KR101153114B1; CN101860356A; CN101860356B; JP2010252330A; TWI430579B; KR20100113455A; US20140103967A1; TW201037976A; US20100259311A1; US8629704B2; US9071242B2

Description

本発明は、半導体回路分野に関し、特に、レベルシフタ、集積回路、システム、およびレベルシフタの動作方法に関するものである。

フラッシュメモリは、各種の電子アプリケーションに用いられている。フラッシュメモリは、例えばアプリケーションプログラムなどの保存されたデータに対するランダムアクセスを提供することができる。データは、何度もフラッシュメモリへの書き込みとフラッシュメモリセルからの読み出しをすることができる。典型的なフラッシュメモリセルは、スタックド（積層）ゲートを備えた変更MOSトランジスタである。スタックドゲートは、制御ゲートとフローティングゲートを含む。制御ゲートは、トランジスタのオンとオフを切り換えるのに用いられ、よってドレインからソースに流れる電流を制御する。フローティングゲートは、制御ゲートとデバイスチャネル（device channel）間に位置される。電荷は、フローティングゲートを囲む絶縁材料により捕捉されたフローティングゲートに注入するか、フローティングゲートから引き抜くことができる。フラッシュトランジスタセル（flash transistor cell）のしきい値は、フローティングゲートの充電状態に対して変化する。バイナリデータ値は、フローティングゲートの充電状態に基づいて各フラッシュセルに保存される。

フローティングゲートの充電または放電のプロセスは、消去またはプログラミングといわれる。フラッシュセルの消去またはプログラミングは、電子がフローティングゲート電極と充電ソース間の、例えば酸化物層によって生じたエネルギー障壁を克服することを必要とする。電子のエネルギーレベルは、障壁の両端に相対的に大きい電圧を強制印加することで、このエネルギー障壁値以上に上げられる。例えば、フラッシュセルは、フローティングゲートから制御ゲート内に電子を注入することで消去することができる。制御ゲートは、大きな正電圧が印加され、フローティングゲートは、低電圧または負電圧に容量結合される。同様に、デバイスのドレイン、ソース、またはチャネル領域は、プログラムおよび消去中に、電子を吹き出し（to source）または吸い込み（to sink）するのに用いることができる。

レベルシフタ、集積回路、システム、およびレベルシフタの動作方法を提供する。

本発明の一態様によれば、第１電圧状態から第２電圧状態への第１状態遷移を含む入力電圧信号を受けるように構成された入力端、第３電圧状態から入力電圧信号の第１状態遷移に対応した第２電圧状態への第２状態遷移を有する出力電圧信号を出力するように構成された出力端、入力端と出力端の間に結合され、第１トランジスタと第２トランジスタを備えたドライバ段、入力端に結合されたインバータ、インバータと結合され、ドレイン端とソース端を有する第３トランジスタであって、この第３トランジスタのドレイン端は昇圧された電圧を与えることができるラインに結合されること、出力端に結合され、ドレイン端とソース端を有する第４トランジスタであって、この第４トランジスタのソース端はラインに結合されること、出力端に結合され、ドレイン端とソース端を有する第５トランジスタであって、この第５トランジスタのソース端は第３及び第４トランジスタに結合されること、及び出力端に結合され、ドレイン端とソース端を有する第６トランジスタであって、この第６トランジスタのドレイン端は、第５トランジスタのドレイン端と、第１及び第２トランジスタのゲートに結合されることを含むレベルシフタを提供する。

模範的な集積回路を示している概略図である。入力電圧信号の状態遷移とドライバ段の第１トランジスタのゲートに印加される電圧状態を示しているシミュレーションの結果である。模範的なレベルシフタのリーク電流を示しているシミュレーションの結果である。模範的なレベルシフタを示す概略図である。模範的な集積回路を含むシステムを示す概略図である。

本発明についての目的、特徴、長所が一層明確に理解されるよう、以下に実施形態を例示し、図面を参照にしながら、詳細に説明する。
［実施例］

従来のフラッシュメモリ回路はレベルシフタを有する。従来のレベルシフタは、高電圧スイッチに使える。従来のレベルシフタは、ドライバ段、NMOSトランジスタN1、PMOSトランジスタP1と、インバータから構成される。NMOSトランジスタN1とPMOSトランジスタP1は、直列に結合され、ドライバ段と並列に配置される。インバータは、NMOSトランジスタN1とドライバ段の間に結合される。PMOSトランジスタP1のソース端は、高電圧HVに結合される。NMOSトランジスタN1のソース端は、低電圧VSSに結合される。入力電圧信号が高い場合、高電圧HVが、ドライバ段の出力端に出力される。入力電圧信号が低い場合、低電圧VSSが、ドライバ段の出力端に出力される。

従来のドライバ段は、NMOSトランジスタN2とPMOSトランジスタP2から構成される。PMOSトランジスタP2とNMOSトランジスタN2は、高電圧HVと低電圧VSSの間に直列に結合される。PMOSトランジスタP2のソース端は、高電圧HVと結合される。PMOSトランジスタのソース端は、低電圧VSSに結合される。NMOSトランジスタN2とPMOSトランジスタP2のドレイン端は、レベルシフタの出力端に使える。レベルシフタの出力端は、PMOSトランジスタP1のゲートに結合される。PMOSトランジスタP1のドレイン端は、PMOSトランジスタP2のゲートに結合される。

入力電圧信号が高い場合、NMOSトランジスタN1がオンにされる。インバータは、高電圧状態を低電圧状態に反転し、NMOSトランジスタN2をオフにする。オンにされたNMOSトランジスタN1は、PMOSトランジスタP1のドレインを低電圧VSSに結合する。低電圧VSSは、高電圧HVをレベルシフタの出力端に結合するPMOSトランジスタP2をオンにすることができる。

入力電圧信号が高電圧状態から低電圧状態に遷移した場合、NMOSトランジスタN1は、オフにされる。その後直ちに低電圧状態は、低電圧状態を高電圧状態に反転させるインバータに印加される。高電圧状態は、NMOSトランジスタN2のゲートに印加され、NMOSトランジスタN2をオンにする。高電圧状態がNMOSトランジスタN2のゲートに印加される間は、低電圧状態がまだPMOSトランジスタP2のゲートに印加される。NMOSトランジスタN2とPMOSトランジスタP2は、完全にオンにされていることがわかる。完全にオンにされたNMOSトランジスタN2とPMOSトランジスタP2は、高電圧HVから低電圧VSSに流れる高リーク電流となる。たとえ完全にオンにされた時間が短い可能性はあるとしても、完全にオンにされたPMOSトランジスタP2とNMOSトランジスタN2に流れる電荷は、大きいリーク電流のために望まれるものではない。電荷損失は、高電圧HVを引き下げ、フラッシュメモリの各種デバイス、トランジスタ及び／または回路の高電圧動作を妨げるおそれがある。

上述に基づいて、所望の電荷損失を有するレベルシフタ、集積回路、システムと、レベルシフタを動作する方法が求められる。

以下の内容は、本発明の異なる特徴を実施する、異なる実施例または範例を提供していることが分かるだろう。本発明を簡素化するために、組成と配置の特定例が以下に説明される。これらは、単に例であり、これらを限定するものではない。また、本実施例は、各種実施例の参照番号と、または文字を繰り返すことができる。この重複は、簡素化と明確化の目的のためであり、述べられる各種の実施例と、または構成間の関係自体を指定するものではない。また、本発明の素子(feature)に、もう１つの素子が接続、または接合される形成は、素子が直接接触（コンタクト）で形成される実施例を含むことができ、且つ追加の素子が直接接触していない素子に介在して形成される実施例を含むことができる。また、空間的に相対した語彙、例えば、下方(lower)、上方(upper)、水平、垂直、の上(above)、の下(below)、上、下、上部、底部など、またはその派生語（例えば、水平に、下向きに（downwardly）、上向きに（upwardly）など）も実施例の１つの素子ともう１つの素子の関係を述べるのに用いられる。空間的に相対的な用語は、素子を含むデバイスの異なる方向をカバーすることを目的としている。

図１は、模範的な集積回路を示している概略図である。図１では、集積回路１００は、チャージポンプ１１０、ライン１１５と、レベルシフタ１２０を含むことができる。チャージポンプ１１０は、ライン１１５に結合することができる。ライン１１５は、レベルシフタ１２０に結合することができる。集積回路１００は、例えば、FLASH、EPROM、E²PROMなどの不揮発性メモリ回路、スタティックランダムアクセスメモリ（SRAM）回路、内蔵したSRAM回路、ダイナミックランダムアクセスメモリ（DRAM）回路、内蔵したDRAM回路、フィールドプログラム可能ゲートアレイ（FPGA）回路、ロジック回路及び／または他の集積回路を含むことができる。

チャージポンプ１１０は、１つの電圧状態からもう１つの電圧状態に電圧を昇圧（pump）することができる。フラッシュメモリ回路を用いたいくつかの実施例では、チャージポンプ１１０は、例えば約１.８Vの内部動作電圧VDDを例えば約１０V〜約１３Vの昇圧された電圧VPPに昇圧することができる。ライン１１５は、昇圧された電圧VPPを高電圧動作のための集積回路１２０内の各種のデバイス、トランジスタ、ダイオード及び／または回路に伝送することができる。

図１を参照して、ライン１１５は、昇圧された電圧VPPを高電圧入力としてレベルシフタ１２０に結合することができる。レベルシフタ１２０は、入力端１２０a、出力端１２０bと、ドライバ段１３０を含むことができる。入力端１２０aは、入力電圧信号を受けることができる。入力電圧信号は、遷移期間中、例えば高電圧状態またはVDDの電圧状態から、例えば低電圧状態または０Vのもう１つの電圧状態に遷移することができる。出力端１２０bは、出力電圧信号を出力することができる。出力電圧信号は、例えばライン１１５の昇圧された電圧VPPの高電圧状態から、入力端１２０aで受けた入力電圧信号に対応したVSSまたは接地の電圧状態に遷移することができる。述べたように、いくつかの実施例では、入力端１２０aで受けた入力電圧信号が高い場合、レベルシフタ１２０は、出力端１２０bに昇圧された電圧VPPを出力することができる。入力端１２０aで受けた入力電圧信号が低い場合、レベルシフタ１２０は、出力端１２０bに低電圧状態VSSを出力することができる。

ドライバ段１３０は、入力端１２０aと出力端１２０bの間に結合することができる。ドライバ段１３０は、例えばトランジスタ１３１の第１トランジスタと例えばトランジスタ１３３の第２トランジスタを含むことができる。トランジスタ１３１と１３３のそれぞれは、ゲート、ソース端と、ドレイン端を有することができる。トランジスタ１３１のソース端は、昇圧された電圧VPPを提供するライン１１５に結合することができる。トランジスタ１３３のソース端は、例えば接地またはVSSの電圧源に結合することができる。トランジスタ１３１と１３３のドレイン端は、互いに結合し、且つレベルシフタ１２０の出力端１２０bに結合することができる。

第１電圧状態と第２電圧状態の電圧レベルの約平均値（図２に図示された例えば１／２VDD）に対応した時間t1からほぼ直ちに、第２電圧状態（例えば０V）がトランジスタ１３１のゲートに実質的に印加されることはなくなり(free from being applied)、トランジスタ１３１を実質的にオフにする。図２は、入力電圧信号の状態遷移とドライバ段の第１トランジスタのゲートに印加される電圧状態を示しているシミュレーションの結果である。図２では、入力電圧信号は、例えばVDDの高電圧状態から、例えば０Vの低電圧状態に遷移する。時間t₁では、入力電圧信号の電圧状態は、約１／２のVDDに遷移することができる。時間t₁からほぼ直ちに(substantially immediately)、トランジスタ１３１のゲートに印加された電圧状態は、例えば０Vの低電圧状態から、例えばVDDの高電圧状態の方へ上昇を始め、トランジスタ１３１をオフにする。いくつかの実施例にて、“時間t₁からほぼ直ちに”なる表現は、時間t₁後、約１ナノセカンド（ns）以下という意味である。いくつかの他の実施例では、“時間t₁からほぼ直ちに”なる表現は、時間t₁後、約０．５ナノセカンド（ns）以下という意味である。

述べたように、従来のレベルシフタは、PMOSトランジスタP2とNMOSトランジスタN2を含むドライバ段を有する。入力電圧が高い場合、PMOSトランジスタP2は、オンにされる。入力電圧信号がVDDから０Vに遷移した場合、電圧状態VDDがNMOSトランジスタN2のゲートに印加されているが、電圧状態０VがまだPMOSトランジスタP2のゲートに印加される。NMOSトランジスタN2とPMOSトランジスタP2は、よって、完全にオンにされる。たとえPMOSトランジスタP2とNMOSトランジスタN2を完全にオンにする時間が短くても、高電圧HVから低電圧VSSに流れるリーク電流は、例えば、約１.５ミリアンペア（mA）と大きい。０.１８μmのCMOSトランジスタと２.７Vの昇圧された電圧を用いたいくつかの実施例では、リーク電流は、約１ピコクーロン（pC）の電荷損失となる可能性がある。電荷損失は、実質的に高電圧HVを引き下げ、デバイス、トランジスタ及び／または回路の高電圧動作を妨げる可能性がある。

従来のレベルシフタとは逆に、レベルシフタ１２０は、約１／２のVDDの電圧状態に対応した時間t₁からほぼ直ちに、トランジスタ１３１のゲートへの低電圧状態０の実質的印加はなくすことができる。時間t₁のほぼ直後、トランジスタ１３１のゲートは、電圧状態０Vの認識(seeing)はなくなり(free from)、トランジスタ１３３のゲートは、電圧状態VDDの認識がある。時間t₁の後、トランジスタ１３１と１３３の両方は同時に完全にオンにされることはなくなるので、ライン１１５から低電圧VSSに流れるリーク電流は、小さいのが望ましい（例えば約０.８mA以下）。２.７Vの昇圧された電圧と０.１８μmのCMOS技術を用いたいくつかの実施例では、入力電圧信号の高低遷移に対応した電荷損失は、時間t₁の後、約０.５pCとすることができる（図３に図示）。注意するのは、約０.５pCの電荷損失は、単に模範例(exemplary)であることである。当業者は、昇圧される電圧及び／またはトランジスタ１３１と１３３のサイズを変更して電荷損失を望ましく低減することができる。本発明の範囲はこれを限定するものではない。

注意するのは、図１〜図３に関連した上述の入力と出力電圧信号の遷移状態は、単に模範例であることである。また注意することは、電圧状態VDD、VSS、VPPと、または０Vは、単に模範例であることである。当業者は、入力と出力電圧信号の遷移と、または電圧状態を変更して望ましいレベルシフタの動作を得ることができる。

図４は、模範的なレベルシフタを示す概略図である。図４では、レベルシフタ１２０は、入力端１２０aに結合したインバータ（例えば、インバータ４１０）を含むことができる。第３トランジスタ（例えばトランジスタ４１５）は、インバータ４１０に結合することができる。トランジスタ４１５は、ドレイン端とソース端を有することができる。トランジスタ４１５のドレイン端は、昇圧された電圧VPPを有するライン１１５（図１に図示）に結合することができる。

レベルシフタ１２０は、出力端１２０bに結合することができる第４トランジスタ（例えば、トランジスタ４２０）を含むことができる。トランジスタ４２０は、ドレイン端とソース端を有することができる。トランジスタ４２０のソース端は、昇圧された電圧VPPを有するライン１１５（図１に図示）に結合することができる。

レベルシフタ１２０は、第５トランジスタ（例えば、トランジスタ４２５）を含むことができる。トランジスタ４２５は、入力端１２０aに結合することができる。トランジスタ４２５は、ドレイン端とソース端を有することができる。トランジスタ４２５のソース端は、トランジスタ４１５と４２０に結合することができる。

レベルシフタ１２０は、入力端１２０aに結合することができる第６トランジスタ（例えば、トランジスタ４３０）を含むことができる。トランジスタ４３０は、ドレイン端とソース端を有することができる。トランジスタ４３０のドレイン端は、トランジスタ４２５のドレイン端とドライバ段１３０のトランジスタ１３１と１３３のゲートとに結合することができる。

下記は、レベルシフタ１２０の模範的な動作に関する説明である。入力端１２０aの入力電圧信号が例えば電圧状態VDDと高い場合、電圧状態VDDはトランジスタ４２５をオフにし、トランジスタ４３０をオンにすることができる。オンにされたトランジスタ４３０は、節点aを例えばVSSまたは接地の低電圧状態に結合することができる。図４に示されるように、節点aは、トランジスタ１３１と１３３のゲートに結合することができ、トランジスタ１３１と１３３のゲートは、互いに結合する。電圧状態VSSは、トランジスタ１３１と１３３のゲートに結合することができ、トランジスタ１３３をオフにし、トランジスタ１３１をオンにすることができる。オンにされたトランジスタ１３１は、昇圧された電圧VPPをレベルシフタ１２０の出力端１２０bに結合することができる。例えば約１０V〜１３Vの昇圧された電圧VPPは、出力端１２０bに出力することができる。

入力電圧信号が電圧状態VDDから例えば０Vの低電圧状態に遷移した場合、電圧状態０Vは、トランジスタ４３０をオフにし、トランジスタ４２５をオンにすることができる。述べたように、インバータ４１０は、電圧状態０Vを電圧状態VDDに反転することができる。電圧状態VDDは、トランジスタ４１５をオンにすることができる。オンにされたトランジスタ４１５と４２５は、昇圧された電圧VPPを節点aとトランジスタ１３１と１３３のゲートに望ましく結合することができる。昇圧された電圧VPPは、トランジスタ１３１をオフにし、トランジスタ１３３をオンにすることができる。オンにされたトランジスタ１３３は、出力端子１２０bとトランジスタ４２０のゲートをVSSに結合することができる。電圧状態VSSは、トランジスタ４２０をオンにすることができる。オンにされたトランジスタ４２０は、昇圧された電圧の方に節点aの電圧を引き上げるため役立つことができる。

図２と図４を参照して、入力電圧信号が電圧VDDから１／２VDDまたはそれ以下に遷移した時、トランジスタ４２５は、オンになり始めることができる。インバータ４１０から出力された電圧状態もトランジスタ４１５をオンになり始めることができる。時間t₁のほぼ直後、節点aの電圧状態は、昇圧された電圧VPPに向けた引き上げを始めることができる。節点aにて引き上げられた電圧状態は、トランジスタ１３３をオンにし、トランジスタ１３１をオフにし始めることができる。同一の引き上げられた電圧状態がトランジスタ１３１と１３３のゲートに印加されるため、トランジスタ１３１のゲートは、電圧状態VDDの認識がなくなり、トランジスタ１３３のゲートは、電圧状態０Vを認識する。トランジスタ１３１と１３３は、同時に完全にオンにされることはない。よって、昇圧された電圧VPPから電圧VSSに流れるリーク電流は、減少される。リーク電流から生じる電荷損失は、ライン１１５の昇圧された電圧状態を実質的に引き下げないことになるレベルまで低下することができる。

注意するのは、図４に関連した上述のトランジスタ４１５〜４３０とインバータ４１０のタイプと数は、単に模範例であることである。例えば、追加のインバータが加えられて電圧信号の状態を変えることができる。追加のトランジスタが加えられてドライバ段１３０に流れるリーク電流を望ましく制御することができる。当業者はトランジスタ４１５〜４３０とインバータ４１０のタイプと数を変更して所望のレベルシフタを得ることができる。

図５は、模範的なメモリ回路を含むシステムを示す概略図である。図５では、システム５００は、集積回路１００と結合されたプロセッサ５１０を含むことができる。いくつかの実施例では、プロセッサ５１０は、処理装置、中央処理装置、デジタルシグナルプロセッサ、またはメモリ回路のデータにアクセスするのに適する他のプロセッサであることができる。

いくつかの実施例では、プロセッサ５１０と集積回路１００は、プリント配線板またはプリント回路板（PCB）と物理的に電気的に結合され、電子アセンブリを形成しうるシステム内に形成することができる。電子アセンブリは、コンピュータ、無線通信デバイス、コンピュータ関連の周辺機器、娯楽機器などの電子システムの一部とすることができる。

いくつかの実施例では、集積回路１００を含むシステム５００は、１つのICに全てのシステムを提供する、いわゆるシステムオンチップ（SOC）またはSOIC（system on integrated circuit）デバイスを提供することができる。SOCデバイスは、例えば携帯電話、PDA、デジタルVCR、デジタルビデオカメラ、デジタルカメラ、MP3プレーヤーなどを単一集積回路において実施するため必要な回路の全てを提供することができる。

以上、本発明の好適な実施例を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することが可能である。従って、本発明が請求する保護範囲は、特許請求の範囲を基準とする。

１００集積回路
１１０チャージポンプ
１１５ライン
１２０レベルシフタ
１２０ａ入力端
１２０ｂ出力端
１３０ドライバ段
１３１トランジスタ
１３３トランジスタ
４１０インバータ
４１５、４２０、４２５、４３０トランジスタ
５００システム
５１０プロセッサ
ａ節点

Claims

第１電圧状態から第２電圧状態への第１状態遷移を含む入力電圧信号を受けるように構成された入力端、
第３電圧状態から前記入力電圧信号の前記第１状態遷移に対応した第２電圧状態への第２状態遷移を有する出力電圧信号を出力するように構成された出力端、
前記入力端と前記出力端の間に結合され、第１トランジスタと第２トランジスタを備えたドライバ段、
前記入力端に結合されたインバータ、
前記インバータに結合され、ドレイン端とソース端を有する第３トランジスタであって、この第３トランジスタのドレイン端は昇圧された電圧を与えることができるラインに結合されること、
前記出力端に結合され、ドレイン端とソース端を有する第４トランジスタであって、この第４トランジスタのソース端は前記ラインに結合されること、
前記出力端に結合され、ドレイン端とソース端を有する第５トランジスタであって、この第５トランジスタのソース端は前記第３及び第４トランジスタに結合されること、及び
前記出力端に結合され、ドレイン端とソース端を有する第６トランジスタであって、この第６トランジスタのドレイン端は、第５トランジスタのドレイン端と、前記第１及び第２トランジスタのゲートに結合されること、
を含むレベルシフタ。
前記第３及び第４トランジスタは、前記入力端が前記第１状態遷移中に前記第１電圧状態の電圧レベルの平均値に到達した後、前記第２電圧状態の前記第１トランジスタのゲートへの供給をやめるように構成する請求項１に記載のレベルシフタ。
入力段と第１及び第２トランジスタを有するドライバ段を備えたレベルシフタを動作する方法であって、前記方法は、
第１電圧状態から第２電圧状態への第１状態遷移を含む入力電圧信号を前記入力段によって受けるステップ、
入力電圧信号が、前記第１状態遷移中に前記第１電圧状態と前記第２電圧状態の平均値に到達した後、前記第２電圧状態の前記第１トランジスタのゲートへの供給をやめるように、前記入力電圧信号が前記第２電圧状態にあるなら、前記入力段と電源ライン間の第３トランジスタをオンにすることにより前記入力段を前記電源ラインに結合するステップ、
入力電圧信号が前記第１電圧状態にあるなら、第３トランジスタをオフにすることにより、前記入力段を第３電圧状態にある前記電源ラインから切り離す(decoupling)ステップ、及び
第３電圧状態から前記入力電圧信号の前記第１状態遷移に対応した前記第２電圧状態への第２状態遷移を有する出力電圧信号を前記ドライバ段によって出力するステップを含む方法。
前記第１電圧状態と前記第２電圧状態の電圧レベルの約平均値に対応した時間からのほぼ直ちには、約１ナノセカンド（ns）以下である請求項３に記載の方法。
動作電圧VDDよりも高い昇圧された電圧を与えるため配置されたチャージポンプ、
前記チャージポンプに結合されたライン、及び
前記ラインに結合されたレベルシフタを備えた集積回路において、
前記レベルシフタは、
入力電圧信号を受けることができる入力端であって、この入力電圧信号は、遷移期間中、第１電圧状態から第２電圧状態に遷移することができること、
前記入力電圧信号に対応した出力電圧信号を出力することができる出力端、及び
前記入力端と出力端の間に結合されたドライバ段を備え、
このドライバ段は、第１トランジスタと第２トランジスタ、
前記入力端に結合されたインバータ、
前記インバータに結合され、ドレイン端とソース端を有する第３トランジスタであって、この第３トランジスタのドレイン端は昇圧された電圧を与えることができるラインに結合されること、
前記出力端に結合され、ドレイン端とソース端を有する第４トランジスタであって、この第４トランジスタのソース端は前記ラインに結合されること、
前記出力端に結合され、ドレイン端とソース端を有する第５トランジスタであって、この第５トランジスタのソース端は前記第３及び第４トランジスタに結合されること、及び
前記出力端に結合され、ドレイン端とソース端を有する第６トランジスタであって、この第６トランジスタのドレイン端は、第５トランジスタのドレイン端と、前記第１及び第２トランジスタのゲートに結合されること、
を含む集積回路。