CN112837730A - 存储器单元、存储器阵列、sram器件及其方法 - Google Patents

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Abstract

SRAM包括多个存储器单元，每个存储器单元包括数据存储单元；数据I/O控件，用于将数据输入到数据线(BL)以及从数据线(BL)输出数据；以及多个存取控件，分别连接到至少两个存取控制线(WL)并且用于启用和禁用来自至少两个WL(WX和WY)的数据输入和输出。存取控件配置为仅当两个WL处于其相应的状态时允许数据输入。一种写入SRAM单元组的方法包括：经由第一WL向单元发送第一写入启用信号，向相应的单元发送相应的第二写入启用信号的组，以及对于每个单元，如果第一写入启用信号和相应的第二写入启用信号中的任何一个处于禁用状态，则防止将数据写入单元。本发明的实施例还涉及存储器单元、存储器阵列、SRAM器件及其方法。

Description

存储器单元、存储器阵列、SRAM器件及其方法
技术领域
本发明的实施例涉及存储器单元、存储器阵列、SRAM器件及其方法。
背景技术
本公开总体上涉及半导体存储器单元，诸如静态随机存取存储器(“SRAM”)单元以及这种单元的阵列。半导体存储器是在基于半导体的集成电路上实施的电子数据存储器件。半导体存储器采用许多不同的类型和技术制造。半导体存储器的存取时间比许多其他类型的数据存储技术要快得多。例如，一个字节的数据通常可以在几纳秒内写入半导体存储器或从半导体存储器中读取，而诸如硬盘的旋转存储的存取时间在毫秒范围内。由于这些原因等，除其他用途外，半导体存储器用作计算机存储器的主要存储器以保存计算机正在处理的数据。
发明内容
本发明的实施例提供了一种存储器单元，包括：数据存储器，具有输入和输出，并且用于在输出处将输出信号保持在与输入处的输入信号的状态相对应的状态；以及存取控件，用于向数据存储器输入和从数据存储器输出数据，存取控件包括：读取存取控件，用于从读取存取控制线接收在至少一个读取启用状态和至少一个读取禁用状态之间可选择的读取存取控制信号，并且当读取访问控制信号处于读取启用状态时输出与数据存储器的输出处的输出信号相对应的读取信号线的信号；第一写入存取控件，用于从第一写入存取控制线接收在至少一个写入启用状态和至少一个写入禁用状态之间可选择的第一写入存取控制信号；和第二写入存取控件，用于从第二写入存取控制线接收在至少一个写入启用状态与至少一个写入禁止状态之间可选择的第二写入存取控制信号，第一写入存取控件和第二写入存取控件协作地用于仅当第一写入存取控制信号和第二写入存取控制信号均处于其相应的写入启用状态时，允许将来自写入信号线的数据信号写入到数据存储器的输入。
本发明的另一实施例提供了一种存储器阵列，包括多个上述的存储器单元，多个存储器单元以多行和多列的阵列布置，其中，用于相应的多个存储器单元的第一写入存取控制线以在第一方向上延伸的线性阵列布置，用于相应的多个存储器单元的第一写入存取控件用于沿着第一方向以连续顺序接收相应的第一写入存取控制信号，以及多个存储器单元在第一方向上以交替的行排序。
本发明的又一实施例提供了一种静态随机存取存储器(SRAM)器件，包括：多个SRAM单元，以成多行和多列布置；多个第一写入存取控制线，分别用于向每行中的存储器单元传输至少在启用状态和禁用状态之间可选择的第一写入存取控制信号；多个第二写入存取控制线，分别用于向每列中的存储器单元传输至少在启用状态和禁用状态之间可选择的第二写入存取控制信号；以及多个读取存取控制线，分别用于向每行中的存储器单元传输至少在启用状态和禁用状态之间可选择的读取存取控制信号；SRAM器件中的多个存储器单元中的每个包括数据存储器和用于接收第一写入存取控制信号和第二写入存取控制信号的写入存取控件，并且，仅当接收的第一写入存取信号和第二写入存取信号处于其相应的启用状态时允许将数据写入到数据存储器中。
本发明的又一实施例提供了一种将数据写入SRAM器件的方法，方法包括：经由第一写入存取控制线向多个SRAM单元发送至少在启用状态和禁用状态之间可选择的第一写入存取信号；经由相应的第二多个写入存取控制线向多个存储器单元中的相应一个发送多个第二写入存取信号，多个第二写入存取信号分别至少在启用状态和禁用状态之间是可选的；对于多个存储器单元中的每个，如果第一写入存取信号或相应的第二写入存取信号处于其相应的禁用状态，则防止向存储器单元写入数据；和对于多个存储器单元中的每个，如果第一写入存取信号和相应的第二写入存取信号均处于其相应的启用状态，则向存储器单元写入数据。
附图说明
当结合附图进行阅读取时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的具有相关联的存取线的存储器阵列的示意图。
图2示出了根据一些实施例的静态随机存取存储器(“SRAM”)单元的示意图。
图3示出了根据一些实施例的另一SRAM单元的示意图。
图4示出了根据一些实施例的可以在SRAM单元中使用的晶体管的示例性结构，其中图4(a)示出了该晶体管的立体图，图4(b)示出了沿着多晶硅(“poly”)线的垂直截面，图4(c)显示了沿着多晶硅线的侧视图。
图5示出了根据一些实施例的图2的SRAM单元的示意物理布局。
图6示出了根据一些实施例的另一SRAM单元的示意图。
图7示出了根据一些实施例的图4的SRAM单元的示意物理布局。
图8示意性示出了根据一些实施例的具有交错的字线的存储器单元阵列的部分。
图9示意性示出了根据一些实施例的具有交错的字线和交错的位线的存储器单元阵列的一部分。
图10显示了根据一些实施例的写入存储器单元的过程。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例以简化本公开。当然这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本公开可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各种实施例和/或配置之间的关系。
静态随机存取存储器(SRAM)器件具有存储器单元阵列，每个存储器单元构成一个存储位并且包括多个晶体管。在一些示例中，每个SRAM单元可以包括数据存储器，诸如一对反相器，诸如以反馈回路连接的互补金属氧化物半导体(CMOS)反相器，即每个反相器的输出连接到另一个反相器的输入。因此，存储器单元可以具有彼此互补的两个输入/输出。SRAM单元可以还包括存取晶体管，存取晶体管用于切换从数据线(位线(BL))到输入/输出的通-断连接，从而启用和禁用到单元的输入和输出(I/O)和从单元的输入和输出。可以通过来自连接到控制端子的存取控制线(字线(WL))的信号来导通或截止存取晶体管，诸如场效应晶体管(FET)，或更具体地是金属氧化物半导体FET(MOSFET)。
在一些示例中，使用鳍式场效应晶体管(FinFET)架构形成晶体管。例如，可以将多晶硅结构连接到在隔离材料上方延伸的半导体鳍。多晶硅结构用作FinFET晶体管的栅极，使得施加到多晶硅结构的电压确定源/漏(S/D)接触件之间的电子流，S/D接触件在多晶硅结构相对侧上连接到鳍。FinFET晶体管的阈值电压是使得晶体管被认为是“导通”的最小电压，使得明显的电流可以在S/D接触件之间流动。用于形成一个SRAM单元的与鳍接触并且沿着鳍的长度的多晶硅结构的数量可被认为是SRAM单元沿一维的“节距”，通常称为“接触多晶硅节距(contacted poly pitch)”或CPP。CPP至少部分地确定SRAM器件的密度。
根据本公开的某些方面，SRAM器件包括多个存储器单元，多个存储器单元可以在结构和/或逻辑上布置成行和列。每个存储器单元包括数据存储器；数据I/O控件，用于经由数据线(BL)向数据存储器输入数据和从数据存储器输出数据；和多个存取控件，分别连接到至少两个存取控制线(WL)并且用于启用和禁用从至少两个WL(WX和WY)的数据输入和输出。在一些实施例中，存取控件配置为仅当两个WL都处于其相应的允许数据输入的状态时才允许数据输入。在一些实施例中，数据存储器包括以反馈回路连接的两个CMOS反相器。在一些实施例中，数据I/O控件包括将CMOS反相器对的输出连接到输出线(读取位线(RBL))的读取存取晶体管。在一些实施例中，存取控件输入包括具有连接到第一存取控制线(WX)的控制输入的第一写入存取晶体管、和具有连接到第二存取控制线(WY)的控制输入的第二写入存取晶体管，第一和第二写入存取晶体管用于共同允许数据输入到数据存储器。在一些实施例中，第一和第二写入存取晶体管与数据存储器的输入串联连接，从而仅当第一和第二写入存取晶体管都为“导通”时，才将输入连接到电压源(高或低)上。在一些实施例中，写入存取控制线中的至少一个配置为写入存取控制线和数据输入线(写入位线(WBL))。例如，在一些实施例中，第二写入存取控制线(WY)包括多个(例如，两个)数字控制线，并且WY的控制线的位模式启用和禁用写入操作以及提供写入单元的值。
如图1所示，在根据本公开的一个实施例中，SRAM器件包括以m行和n列布置的m×n个存储器单元(200)的存储阵列(100)。第一组m个写入存取控制线或行写入存取控制线WX1-WXm连接到相应行中的n个存储器单元(200)中的每个；第二组n个写入存取控制线或列写入存取控制线WY1-WYn连接到相应列中的m个存储器单元(200)中的每个。另外，一组n个读取位线RBL1-RBLn连接到相应列中的m个存储器单元(200)中的每个。
如图2中更详细地示出的，在一些实施例中，每个存储器单元(200)包括数据存储器(210)，数据存储器(210)包括一对CMOS反相器(212、214)。反相器(212)包括串联连接的p型MOS(PMOS)晶体管P2和n型MOS(NMOS)晶体管N2，P2的漏极和N2的源极彼此连接，形成数据存储器(210)的输出QB。P2的源极连接到电源(诸如Vss)的高端；N2的漏极连接到电源的低端(诸如地)。P2和N2的栅极彼此连接，形成数据存储器(210)的输入Q，其中Q和QB是彼此的反相或补码。类似地，反相器(214)包括串联连接的PMOS晶体管P4和NMOS晶体管N4，P4的漏极和N4的源极彼此连接并且连接到输入Q，P4和N4的栅极彼此连接并且连接到输出QB。
在一些实施例中，存储器单元(200)还包括第一组写入存取晶体管，包括NMOS晶体管N1、PMOS晶体管P3、PMOS晶体管P1和NMOS晶体管N3。N1和P3的栅极彼此连接并且连接到行写入存取控制线WX(线WX1-WXm中的一个)。P1和N3的栅极彼此连接并且连接到行写入存取控制线WX的反相WXB(WX-Bar)。在一些实施例中，存储器单元(200)还包括第二组写入存取晶体管，包括NMOS晶体管N0、PMOS晶体管P5、PMOS晶体管P0和NMOS晶体管N5。N0和P5的栅极彼此连接并且连接到列写入存取控制线WY(线WY1-WYn中的一个)。P0和N5的栅极彼此连接并且连接到列写入存取控制线WY的反相WYB(WY-Bar)。晶体管P0、P1、N1和N0串联连接在电压源的高端(例如VDD)和电压源的低端(例如地)之间，P1和N1之间的接点连接到输入Q。晶体管P3和P5并联连接，晶体管P3和P5的源极连接到电源的高端，并且漏极连接到P4的源极；晶体管N3和N5并联连接，晶体管N3和P5的源极连接到N4的漏极，并且漏极连接到电源的低端。
在一些实施例中，存储器单元(200)还包括彼此并联连接的一对读取存取晶体管，即PMOS P8和NMOS N8。N8的栅极连接到读取存取控制线(读取字线(RWL))，并且P8的栅极连接到RWL的反相(RWLB(RWL反))。P8和N8的漏极连接到位线RBL(线RBL1-RBLn中的一个)。在一些实施例中，输出QB连接到包括PMOS P7和NMOS N7的CMOS反相器(220)。P8和N8的源极连接到反相器(220)的输出。
因此，有十六(16)个晶体管构成了图2中所示的每个存储器单元(200)。
在操作中，在写入操作中，其中如果未选择行字线WX(在这种情况下为低或“0”，并且WXB＝“1”)，则数据从数据源向存储器单元(200)传输，除了WY＝“1”和WYB＝“0”之外不考虑WY和WYB的状态而禁用向数据存储器(210)的输入。因此，如果未选择WX并且禁止WY＝“1”和WYB＝“0”的状态，则不向单元写入数据。如果行字线WX被选择(即，WX＝“1”，并且WXB＝“0”)，则向单元写入数据取决于WY和WYB的状态(再次的，除了WY＝“1”和WYB＝“0”的禁止状态之外，在这种情况下，因为P0、P1、N1和N0都将导通所以会导致电源短路)。如果未选择WY，即WY＝“0”和WYB＝“1”，则QB(和Q)的状态保持不变；因此单元被从写入操作掩蔽。也就是，当将数据位发送到通过WX被写入启用的行时，行中的具有其相应的未选择WY的那些单元将不经历QB中的任何状态更改。由于更新单元状态(QB)涉及需要周期时间的读取-修改-写入操作，因此存储器单元输出的不必要更新的消除减少了时间损失，否则这样的操作将导致时间损失。
如果WY和WYB均为“1”，则N0、N1和N5导通，并且P0、P1和P5开路。结果，不考虑Q和QB的初始状态，Q变为“0”，并且QB变为“1”；“1”被写入QB。类似地，如果WY和WYB均为“0”，则P0、P1和P5导通，而N0、N1和N5开路。结果，不考虑Q和QB的初始状态，Q变为“1”，并且QB变为“0”；“0”被写入QB。
列写入存取控制线WY和WYB因此具有启用和禁用向单元的写入以及启用和禁用用于提供要存储在存储器单元中的数据的数据线的双重功能。
下表总结了存储器单元(200)的上述操作：
表1 存储器单元(200)真值表
Figure BDA0002787216550000071
在单元(200)的读取操作中，当读取存取线被选择时(RWL＝“1”和RWLB＝“0”)，将QB的反相传递到读取位线(RBL)。这样就完成了从存储器单元(200)的数据输出。
因此，实现了支持列选择和位写入掩蔽功能的由十六个晶体管(16-T)SRAM单元组成的SRAM存储器阵列(200)。
在一些实施例中，如图3所示，可以将晶体管添加到图2中所示的晶体管以形成存储器单元。这里，存储器单元(300)包括形成图2中的存储器单元(200)的那些晶体管(P0-P5、P7、P8、N0-N5、N7和N8)。另外，存储器单元(300)包括与P4并联连接的PMOS P6和与N4并联连接的NMOS N6。因为，与图2所示的16-T结构相比，冗余晶体管P6和N6的栅极为QB和Q提供了附加的接触面积，结果减小了QB和Q处的电流负载。
在一些实施例中，可以通过以FinFET结构形式的MOSFET来实施图2和图3所示的电路。如图4所示，在一些实施例中，FinFET结构中的晶体管(图4的(a)中的400)包括有时被称为“前端制程”或“FEOL”的结构，该结构包括衬底(410)、覆盖衬底(410)的隔离层(420)、鳍形式的半导体结构(430)，鳍被支撑(或生长)在衬底上并突出到隔离层(420)上方。在一些实施例中，以多晶硅线的形式的多晶硅(“poly”)结构(440)形成在隔离层(420)的顶部上，并且围绕在多个侧面(顶部和两个侧面)上突出到隔离层(420)上方的鳍(430)的部分。多晶硅结构(440)用作晶体管的栅极。导电栅极接触件(450)形成在多晶硅结构(440)的顶部上。导电源极接触件(460)和导电漏极接触件(470)形成为与鳍(430)接触。
如图4的(b)所示，其是穿过多晶硅线并且垂直于衬底(410)和鳍(430)的截面图，在一些实施例中，多个鳍(430)可以以阵列形成。此外，如图4的(c)所示，其是沿着多晶硅线并且平行于鳍(430)的立视图，在一些实施例中，可以沿着公共鳍(430)形成多个晶体管(400)。因此，SRAM器件可以以二维阵列形成，其中多个鳍平行并且沿着每个鳍(或鳍的组)通过晶体管形成多个单元(200、300)。
作为示例，在图5所示，可以通过二十个晶体管(20-T)单元结构(500)来实施图3中的SRAM存储单元(300)，其中沿着共同的p型鳍(430A)形成PMOS的P0-P8，并且沿着共同的n型鳍(430B)形成NMOS的N0-N8。(在图5中，示出了多晶硅线(440A)和(440B)；省略了接触件。)在一些实施例中，PMOS的P0-P8以基本相等的距离间隔开；同样的，NMOS的N0-N8以基本相等的距离间隔开。在其他实施例中，PMOS的P0-P8以不相等的距离间隔开，并且NMOS的N0-N8以不相等的距离间隔开。例如，在一些实施例中，期望的是，用于启用和禁用数据I/O功能的晶体管组与用于保持单元中数据功能的晶体管组之间的间隔比每组中的晶体管之间的间隔大。因此，如图5所示，P2、P3、P4、P6和P5组中的晶体管与P1、P0、P7和P8组中的晶体管以基本相等的距离间隔开，而两个组之间的间隔更大。在一个示例中，组间间隔(即，在P1和P2之间)大约是组内间隔(即，每组内的相邻晶体管之间)的两倍。如图5所示，可以进行NMOS的类似配置。
在一些实施例中，如图5进一步所示的，可以在每个单元(200、300)内的晶体管组之间设置伪晶体管。在所示的示例中，伪晶体管(510A)设置在PMOS的P1和P2之间；伪晶体管(510B)设置在NMOS的N1和N2之间。伪晶体管的插入提供了如上述的晶体管组之间增加的间隔以及用于进行连接的额外的面积(例如，多晶硅面积)，从而减小了负载密度。
因此，图5所示的物理器件(500)是具有10CPP结构的SRAM存储器单元的20-T实施，即，具有用于形成SRAM单元的沿鳍的长度与鳍接触的十个多晶硅结构(PMOS或NMOS的每个栅极一个)。
利用伪晶体管和沿着共同的鳍的晶体管之间增加的物理间隔，图5所示的结构的一个优点是，可以制造具有不同特性(诸如阈值电压(VTH))的晶体管。较高的VTH导致较低的泄漏电流，但以较低的开关速度为代价。因此，在一些情况下，对于用于保持单元中数据功能的晶体管具有较高的VTH以及对于用于启用和禁用数据I/O功能的晶体管具有较低的VTH是有利的。因此，例如，在图6所示的实施例中，除了每个单元内的晶体管具有两个不同的VTH之外，存储器单元(600)的电路在其他方面与图3所示的存储器单元(300)的电路相同。第一组(610)包括用于存储数据并具有第一阈值电压VTH1的晶体管P2-P6和N2-N6；第二组(620)包括用于启用和禁用数据I/O并具有第二阈值电压VTH2＜VTH1的晶体管P0、P1、P7、P8、N0、N1、N7和N8。
在物理布局中，如图7所示，存储器单元结构(700)中的两组晶体管通过伪晶体管710A和710B以大于每组内晶体管间间隔的间隔分离。
在一些实施例中，存储器单元(诸如以上示出的存储器单元(200、300))可以与存储器阵列物理地布置以促进更好的性能。例如，在图8所示的实施例中，可以在单元阵列(800)内布置存储器单元，使得连续寻址的单元布置成交替的(或周期的)行和I/O启用线，诸如交错的WX(和WXB)以及RWL线。例如，在图8所示的实施例中，存储器单元0至单元7被布置成两行，即，具有单元0、2、4和6的偶数行(860)和具有单元1、3、5和7的奇数行(870)。单元的WX线(包括WXB线)和RWL线以寻址单元的顺序布置。因此，例如，单元0(810)、单元1(820)、单元2(830)和单元3(840)交替位于偶数行(860)和奇数行(870)中，偶数行(860)和奇数行(870)具有以连续顺序布置的相应的写入字线WX[0]、WX[1]、WX[2]和WX[3](以及对应的WXB)；相应的读取字线RWL[0]、RWL[1]、RWL[2]和RWL[3]也以连续的顺序布置。在该示例中，单元0至单元7共享RBL线。在一些实施例中，成对的存储单元跨过共享的RBL布局为彼此互为镜像。例如，单元0(810)可以具有图8所示的物理布局，晶体管P8和N8在最右端处；单元2(830)在其他方面可以具有与单元0相同的物理布局，除了关于单元0和单元2之间的边界(850)布局是图8所示布局的镜像，晶体管P8和N8在最左端处并且共享到两个单元(830、810)之间的边界(850)处的RBL线的连接。
与其中连续寻址的单元(例如，单元0至单元7)沿单个线物理布置的单元布置相比，图8中的交错布局中的RBL是长度的一半。这样，减少了RBL路由负载，结果得到更快的操作和降低的功耗。
通过附加的交错的I/O存取线可以实现SRAM中进一步的改进。例如，在一些实施例中，替代图8中的单个RBL，如图9所示，可以使用以交错形式的两个RBL。在该示例中，第一RBL(RBL-A)连接到RBL的单元0至单元3；第二RBL(RBL-B)连接到RBL的单元4至单元7，等。RBL减少的负载进一步改进了速度。
本公开中描述的SRAM单元和SRAM单元阵列的某些示例促进改进SRAM器件的性能。在一些实施例中，至少部分地通过向SRAM单元提供位写入掩蔽能力来提供改进的性能。因此，在一些实施例中，如图10中所显示的，另外参考图1中所示的示例性存储器单元和存取线以及参考表1，将数据写入SRAM器件(100)的方法(1000)包括：(a)向多个存储器单元发送至少在启用状态和禁用状态之间可选择的第一写入存取信号(诸如经由第一写入存取控制线(WX1、…、或WXm)的存储器单元(200))(1010)，(b)经由相应的第二多个写入存取控制线(WY1、…、或WYn)向多个存储单元(200)中的相应一个发送多个第二写入存取信号，每个第二写入存取信号至少在启用状态和禁用状态之间是可选择的(1020)，(c)对于多个存储器单元(200)中的每个，如果第一写入存取信号或相应的第二写入存取信号处于其相应的禁用状态(表1)，则防止向存储器单元写入数据(1030)，和(d)对于多个存储器单元中的每个，如果第一写入存取信号和相应的第二写入存取信号均处于其相应的启用状态(表1)，则向存储器单元写入数据(1040)。
根据一些公开的实施例，一种存储器单元包括数据存储器，具有输入和输出，并且用于在输出处将输出信号保持在与输入处的输入信号的状态相对应的状态。存取控件用于向数据存储器输入和从数据存储器输出数据。存取控件包括读取存取控件，读取存取控件用于从读取存取控制线接收在至少一个读取启用状态和至少一个读取禁用状态之间可选择的读取存取控制信号，并且当读取访问控制信号处于读取启用状态时输出与数据存储器的输出处的输出信号相对应的读取信号线的信号。第一写入存取控件，用于从第一写入存取控制线接收在至少一个写入启用状态和至少一个写入禁用状态之间可选择的第一写入存取控制信号。第二写入存取控件，用于从第二写入存取控制线接收在至少一个写入启用状态与至少一个写入禁止状态之间可选择的第二写入存取控制信号。第一写入存取控件和第二写入存取控件协作地用于仅当第一写入存取控制信号和第二写入存取控制信号均处于其相应的写入启用状态时，允许将来自写入信号线的数据信号写入到数据存储器的输入。
在上述存储器单元中，数据存储器包括反相器对，反相器对中的每个反相器具有输入和输出，每个反相器的输入连接到另一个反相器的输出，数据存储器的输入是一个反相器的输入，并且数据存储器的输出是另一个反相器的输入；第一写入存取控件包括第一多个开关晶体管；以及第二写入存取控件包括第二多个开关晶体管，读取存取控件包括第三多个开关晶体管，其中，第一多个开关晶体管中的至少一个和第二多个开关晶体管中的至少一个配置为仅当第一多个开关晶体管中的至少一个和第二多个开关晶体管中的至少一个均导通时，将数据存储器的输入连接到电源。
在上述存储器单元中，反相器对中的每个包括在接点处彼此串联连接的p型金属氧化物半导体(PMOS)晶体管和n型金属氧化物半导体(NMOS)晶体管，反相器对中的一个的PMOS晶体管和NMOS晶体管之间的接点是数据存储器的输出，并且反相器对中的另一个的PMOS晶体管和NMOS晶体管之间的接点数据存储器的输入，以及第一多个开关晶体管、第二多个开关晶体管和第三多个开关晶体管中的每个是PMOS晶体管或NMOS晶体管。
在上述存储器单元中，反相器对中的晶体管具有第一阈值电压，并且第一多个开关晶体管中的至少一个和第二多个开关晶体管中的至少一个具有第二阈值电压，第二阈值电压低于第一阈值电压。
在上述存储器单元中，第一写入存取控件包括用于从第一相应写入存取控制线对接收第一相应写入存取控制信号对的第一写入存取输入对；第二写入存取控件包括用于从第二对相应的写入存取控制线接收第二对相应的写入存取控制信号的第二写入存取输入对，存储器单元还包括第一电源输入和第二电源输入，第二电源输入用于处于比第一电源输入更高的电压。
在上述存储器单元中，数据存储器包括第一反相器和第二反相器，分别具有输入和输出，第一反相器和第二反相器中的每个的输入连接到另一个反相器的输出，数据存储器的输入是第一反相器的输入，并且数据存储器的输出是第二反相器的输入；第一写入存取控件还包括第一多个开关晶体管，分别具有栅极、源极和漏极，第一多个晶体管包括：第一NMOS晶体管，第一NMOS晶体管的栅极连接到第一写入存取输入对中的第一个；第一PMOS晶体管，第一PMOS晶体管的栅极连接到第一写入存取输入对中的第二个；第二PMOS晶体管，第二PMOS晶体管的栅极连接到第一写入存取输入对中的第一个；第二NMOS晶体管，第二NMOS晶体管的栅极连接到第一写入存取输入对中的第二个；第一PMOS晶体管的漏极和第一NMOS晶体管的源极连接到数据存储器的输入；第二写入存取控件还包括第二多个开关晶体管，分别具有栅极、源极和漏极，第二多个开关晶体管包括：第三NMOS晶体管，第三NMOS晶体管的栅极连接到第二写入存取输入对中的第一个，第三NMOS晶体管的源极连接到第一NMOS晶体管的漏极，并且第三NMOS晶体管的漏极连接到第一电源输入；第三PMOS晶体管，第三PMOS晶体管的栅极连接到第二写入存取输入对中的第二个，第三PMOS晶体管的源极连接到第二电源输入，并且第三PMOS晶体管的漏极连接到第一PMOS晶体管的源极；第四PMOS晶体管，第四PMOS晶体管的栅极连接到第二写入存取输入对中的第一个，第四PMOS晶体管的源极连接到第二电源输入，并且第四PMOS晶体管的漏极连接到第二PMOS晶体管的漏极；第四NMOS晶体管的栅极连接到第二写入存取输入对中的第二个，第四NMOS晶体管的源极连接到第二NMOS晶体管的源极，并且第四NMOS晶体管的漏极连接到第一电源输入。
在上述存储器单元中，第一反相器包括：第五PMOS晶体管和第五NMOS晶体管，分别具有栅极、源极和漏极，其中：第五PMOS晶体管和第五NMOS晶体管的栅极连接到第一PMOS晶体管的漏极；第五PMOS晶体管的源极连接到第二电源输入；第五PMOS晶体管的漏极连接到第五NMOS晶体管的源极并且形成第一反相器的输出；和第五NMOS晶体管的漏极连接到第一电源输入；第二反相器包括：第六PMOS晶体管和第六NMOS晶体管，分别具有栅极、源极和漏极，其中：第六PMOS晶体管和第六NMOS晶体管的栅极连接到第五PMOS晶体管的漏极；第六PMOS晶体管的源极连接到第二PMOS晶体管的漏极；第六PMOS晶体管的漏极连接到第六NMOS晶体管的源极和第二PMOS晶体管的栅极并且形成第二反相器的输出；和第六NMOS晶体管的漏极连接到第二NMOS晶体管的源极。
在上述存储器单元中，还包括：第七PMOS晶体管和第七NMOS晶体管，分别具有栅极、源极和漏极，其中：第七PMOS晶体管的栅极、源极和漏极分别连接到第六PMOS晶体管的栅极、源极和漏极；以及第七NMOS晶体管的栅极、源极和漏极分别连接到第六NMOS晶体管的栅极、源极和漏极。
在上述存储器单元中，还包括第三反相器，第三反相器包括：第七PMOS晶体管和第七NMOS晶体管，分别具有栅极、源极和漏极，其中：第七PMOS晶体管和第七NMOS晶体管的栅极连接到数据存储器的输出；第七PMOS晶体管的源极连接到第二电源输入；第七PMOS晶体管的漏极连接到第七NMOS晶体管的源极；以及第七NMOS晶体管的漏极连接到第一电源输入；其中，读取存取控件包括：读取存取输入对，用于从相应的读取存取控制线对接收相应的写入存取控制信号对；输出，连接到读取信号线；以及第八NMOS晶体管和第八PMOS晶体管，分别具有栅极、源极和漏极，其中：第八NMOS晶体管和第八PMOS晶体管的栅极分别连接到读取存取输入对中的第一个和第二个；第八NMOS晶体管和第八PMOS晶体管的源极连接到第七PMOS晶体管的漏极；以及第八NMOS晶体管和第八PMOS晶体管的漏极连接到读取存取控件的输出。
在上述存储器单元中，还包括第三反相器，第三反相器包括：第八PMOS晶体管和第八NMOS晶体管，分别具有栅极、源极和漏极，其中：第八PMOS晶体管和第八NMOS晶体管的栅极连接到数据存储器的输出；第八PMOS晶体管的源极连接到第二电源输入；第八PMOS晶体管的漏极连接到第八NMOS晶体管的源极；以及第八NMOS晶体管的漏极连接到第一电源输入；其中，读取存取控件包括：读取存取输入对，用于从相应的读取存取控制线对接收相应的写入存取控制信号对；输出，连接到读取信号线；以及第九NMOS晶体管和第九PMOS晶体管，分别具有栅极、源极和漏极，其中：第九NMOS晶体管和第九PMOS晶体管的栅极分别连接到读取存取输入对中的第一个和第二个；第九NMOS晶体管和第九PMOS晶体管的源极连接到第八PMOS晶体管的漏极；以及第九NMOS晶体管和第九PMOS晶体管的漏极连接到读取存取控件的输出。
在上述存储器单元中，第二NMOS晶体管、第四NMOS晶体管、第五NMOS晶体管和第六NMOS晶体管中的至少一个以及第二PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管和第六PMOS晶体管中的至少一个具有第一阈值电压，并且第一NMOS晶体管、第三NMOS晶体管、第七NMOS晶体管和第八NMOS晶体管以及第三PMOS晶体管、第七PMOS晶体管和第八PMOS晶体管中的至少一个具有第二阈值电压，第二阈值电压低于第一阈值电压。
在上述存储器单元中，第二NMOS晶体管、第四NMOS晶体管、第五NMOS晶体管、第六NMOS晶体管和第七NMOS晶体管以及第二PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管和第七PMOS晶体管中的至少一个具有第一阈值电压，并且第一NMOS晶体管、第三NMOS晶体管、第八NMOS晶体管和第九NMOS晶体管以及第一PMOS晶体管、第三PMOS晶体管、第八PMOS晶体管和第九PMOS晶体管具有第二阈值电压，第二阈值电压低于第一阈值电压。
在上述存储器单元中，NMOS晶体管和PMOS晶体管中的每个是鳍式场效应晶体管(FinFET)，其中，NMOS晶体管共享第一公共鳍并沿着第一公共鳍设置，并且PMOS晶体管共享第二公共鳍并沿着第二公共鳍设置。
在上述存储器单元中，NMOS晶体管和PMOS晶体管中的每个是鳍式场效应晶体管(FinFET)，其中，NMOS晶体管共享第一公共鳍并沿着第一公共鳍设置，并且PMOS晶体管共享与第一公共鳍平行和相邻布置的第二公共鳍并沿着第二公共鳍设置；第二NMOS晶体管、第四NMOS晶体管、第五NMOS晶体管、第六NMOS晶体管和第七NMOS晶体管以及第二PMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管和第七PMOS晶体管具有第一阈值电压，第一NMOS晶体管、第三NMOS晶体管、第八NMOS晶体管和第九NMOS晶体管以及第一PMOS晶体管、第三PMOS晶体管、第八PMOS晶体管和第九PMOS晶体管具有第二阈值电压，具有第一阈值电压的NMOS晶体管沿着第一公共鳍以第一间隔均匀地间隔开，并且具有第二阈值电压的NMOS晶体管沿着第一公共鳍以第一间隔均匀地间隔开，并且，具有第一阈值电压的NMOS晶体管和具有第二阈值电压的NMOS晶体管通过大于第一间隔的第二间隔间隔开，以及具有第一阈值电压的PMOS晶体管沿着第二公共鳍以第一间隔均匀地间隔开，并且具有第二阈值电压的PMOS晶体管沿着第二公共鳍以第一间隔均匀地间隔开，并且，具有第一阈值电压的PMOS晶体管和具有第二阈值电压的PMOS晶体管通过大于第一间隔的第二间隔间隔开。
在上述存储器单元中，还包括：第一伪晶体管，沿着第一公共鳍设置并且位于具有第一阈值电压的NMOS晶体管和具有第二阈值电压的NMOS晶体管之间；以及第二伪晶体管，沿着第二公共鳍设置并且位于具有第一阈值电压的PMOS晶体管和具有第二阈值电压的PMOS晶体管之间。
根据另外的实施例，一种存储器阵列，包括多个上述的存储器单元，多个存储器单元以多行和多列的阵列布置，其中，用于相应的多个存储器单元的第一写入存取控制线以在第一方向上延伸的线性阵列布置，用于相应的多个存储器单元的第一写入存取控件用于沿着第一方向以连续顺序接收相应的第一写入存取控制信号，以及多个存储器单元在第一方向上以交替的行排序。
在上述存储器阵列中，相应的多个存储器单元的读取存取控制线以在垂直于第一方向的第二方向上延伸的线性阵列布置；相应的多个存储器单元的读取存取控件用于沿着第二方向以连续顺序接收相应的读取存取控制信号，以及多个存储器单元在第二方向上以交替的列排序。
根据另外的实施例，一种SRAM器件包括布置成多行和多列的多个SRAM单元。多个第一写入存取控制线，分别用于向每行中的存储器单元传输至少在启用状态和禁用状态之间可选择的第一写入存取控制信号。多个第二写入存取控制线，分别用于向每列中的存储器单元传输至少在启用状态和禁用状态之间可选择的第二写入存取控制信号。多个读取存取控制线，分别用于向每行中的存储器单元传输至少在启用状态和禁用状态之间可选择的读取存取控制信号。SRAM器件中的多个存储器单元中的每个包括数据存储器和用于接收第一写入存取控制信号和第二写入存取控制信号的写入存取控件，并且，仅当接收的第一写入存取信号和第二写入存取信号处于其相应的启用状态时允许将数据写入到数据存储器中。
在上述SRAM器件中，第二写入存取控制信号的启用状态包括第一启用状态和第二启用状态，其中，每个存储器单元中的写入存取控件用于当接收的第一写入存取信号处于其相应的启用状态且接收的第二写入存取信号处于其相应的第一启用状态时使数据存储器存储第一预定值，并且，当接收到的第一写入存取信号处于其相应的启用状态且接收的第二写入存取信号处于其相应的第二启用状态时使数据存储器存储第二预定值。
根据其他实施例，一种将数据写入SRAM器件的方法，包括经由第一写入存取控制线向多个SRAM单元发送至少在启用状态和禁用状态之间可选择的第一写入存取信号。经由相应的第二多个写入存取控制线向多个存储器单元中的相应一个发送多个第二写入存取信号，多个第二写入存取信号分别至少在启用状态和禁用状态之间是可选的。对于多个存储器单元中的每个，如果第一写入存取信号或相应的第二写入存取信号处于其相应的禁用状态，则防止向存储器单元写入数据。对于多个存储器单元中的每个，如果第一写入存取信号和相应的第二写入存取信号均处于其相应的启用状态，则向存储器单元写入数据。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基底来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种存储器单元，包括：
数据存储器，具有输入和输出，并且用于在所述输出处将输出信号保持在与所述输入处的输入信号的状态相对应的状态；以及
存取控件，用于向所述数据存储器输入和从所述数据存储器输出数据，
所述存取控件包括：
读取存取控件，用于从读取存取控制线接收在至少一个读取启用状态和至少一个读取禁用状态之间可选择的读取存取控制信号，并且当所述读取访问控制信号处于所述读取启用状态时输出与所述数据存储器的所述输出处的所述输出信号相对应的读取信号线的信号；
第一写入存取控件，用于从第一写入存取控制线接收在至少一个写入启用状态和至少一个写入禁用状态之间可选择的第一写入存取控制信号；和
第二写入存取控件，用于从第二写入存取控制线接收在至少一个写入启用状态与至少一个写入禁止状态之间可选择的第二写入存取控制信号，
所述第一写入存取控件和所述第二写入存取控件协作地用于仅当所述第一写入存取控制信号和所述第二写入存取控制信号均处于其相应的写入启用状态时，允许将来自写入信号线的数据信号写入到所述数据存储器的所述输入。
2.根据权利要求1所述的存储器单元，其中：
所述数据存储器包括反相器对，所述反相器对中的每个所述反相器具有输入和输出，每个所述反相器的所述输入连接到另一个所述反相器的所述输出，所述数据存储器的所述输入是一个所述反相器的所述输入，并且所述数据存储器的所述输出是另一个所述反相器的所述输入；
所述第一写入存取控件包括第一多个开关晶体管；以及
所述第二写入存取控件包括第二多个开关晶体管，
所述读取存取控件包括第三多个开关晶体管，
其中，所述第一多个开关晶体管中的至少一个和所述第二多个开关晶体管中的至少一个配置为仅当所述第一多个开关晶体管中的所述至少一个和所述第二多个开关晶体管中的至少一个均导通时，将所述数据存储器的所述输入连接到电源。
3.根据权利要求2所述的存储器单元，其中，
所述反相器对中的每个包括在接点处彼此串联连接的PMOS(p型金属氧化物半导体)晶体管和NMOS(n型金属氧化物半导体)晶体管，所述反相器对中的一个的PMOS晶体管和NMOS晶体管之间的所述接点是所述数据存储器的所述输出，并且所述反相器对中的另一个的PMOS晶体管和NMOS晶体管之间的所述接点所述数据存储器的所述输入，以及
所述第一多个开关晶体管、所述第二多个开关晶体管和所述第三多个开关晶体管中的每个是PMOS晶体管或NMOS晶体管。
4.根据权利要求3所述的存储器单元，其中，所述反相器对中的晶体管具有第一阈值电压，并且所述第一多个开关晶体管中的所述至少一个和所述第二多个开关晶体管中的所述至少一个具有第二阈值电压，所述第二阈值电压低于所述第一阈值电压。
5.根据权利要求1所述的存储器单元，其中：
所述第一写入存取控件包括用于从相应的第一写入存取控制线对接收相应的第一写入存取控制信号对的第一写入存取输入对；
所述第二写入存取控件包括用于从相应的第二写入存取控制线对接收相应的第二对写入存取控制信号对的第二写入存取输入对，
所述存储器单元还包括第一电源输入和第二电源输入，所述第二电源输入用于处于比所述第一电源输入更高的电压。
6.根据权利要求5所述的存储器单元，其中：
所述数据存储器包括第一反相器和第二反相器，分别具有输入和输出，所述第一反相器和所述第二反相器中的每个的所述输入连接到另一个所述反相器的所述输出，所述数据存储器的所述输入是所述第一反相器的所述输入，并且所述数据存储器的所述输出是所述第二反相器的所述输入；
所述第一写入存取控件还包括第一多个开关晶体管，分别具有栅极、源极和漏极，所述第一多个晶体管包括：
第一NMOS晶体管，所述第一NMOS晶体管的栅极连接到所述第一写入存取输入对中的第一个；
第一PMOS晶体管，所述第一PMOS晶体管的栅极连接到所述第一写入存取输入对中的第二个；
第二PMOS晶体管，所述第二PMOS晶体管的栅极连接到所述第一写入存取输入对中的所述第一个；
第二NMOS晶体管，所述第二NMOS晶体管的栅极连接到所述第一写入存取输入对中的所述第二个；
所述第一PMOS晶体管的所述漏极和所述第一NMOS晶体管的所述源极连接到所述数据存储器的所述输入；
所述第二写入存取控件还包括第二多个开关晶体管，分别具有栅极、源极和漏极，所述第二多个开关晶体管包括：
第三NMOS晶体管，所述第三NMOS晶体管的栅极连接到所述第二写入存取输入对中的第一个，所述第三NMOS晶体管的源极连接到所述第一NMOS晶体管的所述漏极，并且所述第三NMOS晶体管的漏极连接到所述第一电源输入；
第三PMOS晶体管，所述第三PMOS晶体管的栅极连接到所述第二写入存取输入对中的第二个，所述第三PMOS晶体管的所述源极连接到所述第二电源输入，并且所述第三PMOS晶体管的所述漏极连接到所述第一PMOS晶体管的所述源极；
第四PMOS晶体管，所述第四PMOS晶体管的栅极连接到所述第二写入存取输入对中的所述第一个，所述第四PMOS晶体管的所述源极连接到所述第二电源输入，并且所述第四PMOS晶体管的所述漏极连接到所述第二PMOS晶体管的所述漏极；
第四NMOS晶体管，所述第四NMOS晶体管的栅极连接到所述第二写入存取输入对中的所述第二个，所述第四NMOS晶体管的源极连接到所述第二NMOS晶体管的所述源极，并且所述第四NMOS晶体管的漏极连接到所述第一电源输入。
7.根据权利要求6所述的存储器单元，其中：
所述第一反相器包括：
第五PMOS晶体管和第五NMOS晶体管，分别具有栅极、源极和漏极，其中：
所述第五PMOS晶体管和所述第五NMOS晶体管的所述栅极连接到所述第一PMOS晶体管的所述漏极；
所述第五PMOS晶体管的所述源极连接到所述第二电源输入；
所述第五PMOS晶体管的所述漏极连接到所述第五NMOS晶体管的所述源极并且形成所述第一反相器的所述输出；和
所述第五NMOS晶体管的所述漏极连接到所述第一电源输入；
所述第二反相器包括：
第六PMOS晶体管和第六NMOS晶体管，分别具有栅极、源极和漏极，其中：
所述第六PMOS晶体管和所述第六NMOS晶体管的所述栅极连接到所述第五PMOS晶体管的所述漏极；
所述第六PMOS晶体管的所述源极连接到所述第二PMOS晶体管的所述漏极；
所述第六PMOS晶体管的所述漏极连接到所述第六NMOS晶体管的所述源极和所述第二PMOS晶体管的所述栅极并且形成所述第二反相器的所述输出；和
所述第六NMOS晶体管的所述漏极连接到所述第二NMOS晶体管的所述源极。
8.一种存储器阵列，包括多个根据权利要求1所述的存储器单元，所述多个存储器单元以多行和多列的阵列布置，其中，
用于相应的所述多个存储器单元的所述第一写入存取控制线以在第一方向上延伸的线性阵列布置，
用于相应的所述多个存储器单元的所述第一写入存取控件用于沿着所述第一方向以连续顺序接收相应的所述第一写入存取控制信号，以及
所述多个存储器单元在所述第一方向上以交替的行排序。
9.一种SRAM(静态随机存取存储器)器件，包括：
多个SRAM单元，以成多行和多列布置；
多个第一写入存取控制线，分别用于向每行中的所述存储器单元传输至少在启用状态和禁用状态之间可选择的第一写入存取控制信号；
多个第二写入存取控制线，分别用于向每列中的所述存储器单元传输至少在启用状态和禁用状态之间可选择的第二写入存取控制信号；以及
多个读取存取控制线，分别用于向每行中的所述存储器单元传输至少在启用状态和禁用状态之间可选择的读取存取控制信号；
所述SRAM器件中的所述多个存储器单元中的每个包括数据存储器和用于接收所述第一写入存取控制信号和所述第二写入存取控制信号的写入存取控件，并且，仅当接收的所述第一写入存取信号和所述第二写入存取信号处于其相应的启用状态时允许将数据写入到所述数据存储器中。
10.一种将数据写入SRAM器件的方法，所述方法包括：
经由第一写入存取控制线向多个SRAM单元发送至少在启用状态和禁用状态之间可选择的第一写入存取信号；
经由相应的第二多个写入存取控制线向所述多个存储器单元中的相应一个发送多个第二写入存取信号，所述多个第二写入存取信号分别至少在启用状态和禁用状态之间是可选的；
对于所述多个存储器单元中的每个，如果所述第一写入存取信号或相应的所述第二写入存取信号处于其相应的禁用状态，则防止向所述存储器单元写入数据；和
对于所述多个存储器单元中的每个，如果所述第一写入存取信号和相应的所述第二写入存取信号均处于其相应的启用状态，则向所述存储器单元写入数据。
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