KR102319189B1 - 스토리지 장치, 이를 포함하는 스토리지 시스템 및 스토리지 장치의 동작 방법 - Google Patents

스토리지 장치, 이를 포함하는 스토리지 시스템 및 스토리지 장치의 동작 방법 Download PDF

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Abstract

스토리지 장치, 이를 포함하는 스토리지 시스템 및 스토리지 장치의 동작 방법이 제공된다. 스토리지 장치는 기판과 수직 방향으로 배열된 복수의 셀 스트링을 포함하고, 제1 데이터를 제1 주소에 저장하는 제1 비휘발성 메모리 셀 어레이, 상기 제1 데이터에 대한 액세스 패턴에 따라 상기 제1 데이터로부터 선택된 제2 데이터를 제2 주소에 저장하는 제2 비휘발성 메모리 셀 어레이, 상기 제2 데이터가 상기 제2 비휘발성 메모리 셀 어레이의 상기 제2 주소에 저장되어 있음을 가리키는 제1 매핑 테이블, 및 상기 제2 데이터의 원본 데이터인 상기 제1 데이터가 상기 제1 주소에 저장되어 있음을 가리키는 제2 매핑 테이블을 관리하는 메모리 컨트롤러를 포함한다.

Description

스토리지 장치, 이를 포함하는 스토리지 시스템 및 스토리지 장치의 동작 방법{STORAGE DEVICE, STORAGE SYSTEM COMPRISING THE SAME, AND OPERATING METHODS OF THE STORAGE DEVICE}
본 발명은 스토리지 장치, 이를 포함하는 스토리지 시스템 및 스토리지 장치의 동작 방법에 관한 것으로, 더욱 구체적으로는 서로 다른 종류의 비휘발성 메모리를 포함하는 스토리지 장치, 이를 포함하는 스토리지 시스템 및 스토리지 장치의 동작 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 전원의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리 장치(volatile memory device)와 전원의 공급이 중단되더라도 저장된 정보를 계속 유지할 수 있는 비휘발성 메모리 장치(nonvolatile memory device)로 구분된다. 최근 널리 사용되고 있는 비휘발성 메모리 장치로 NAND 플래시 장치가 있으며, NAND 플래시 장치의 집적도를 향상시키기 위하여 수직 적층 구조의 NAND 플래시 장치가 소개되었다.
이러한 NAND 플래시 장치를 이용하는 스토리지 장치는, 더 높은 성능을 위해 더 적은 레이턴시(latency)를 갖는 캐시 메모리를 갖는 구조가 제안되고 있다.
본 발명이 해결하고자 하는 기술적 과제는, 서로 다른 종류의 비휘발성 메모리를 포함하는 스토리지 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 서로 다른 종류의 비휘발성 메모리를 포함하는 스토리지 장치를 포함하는 스토리지 시스템을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 서로 다른 종류의 비휘발성 메모리를 포함하는 스토리지 장치의 동작 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 스토리지 장치는, 기판과 수직 방향으로 배열된 복수의 셀 스트링을 포함하고, 제1 데이터를 제1 주소에 저장하는 제1 비휘발성 메모리 셀 어레이, 상기 제1 데이터에 대한 액세스 패턴에 따라 상기 제1 데이터로부터 선택된 제2 데이터를 제2 주소에 저장하는 제2 비휘발성 메모리 셀 어레이, 상기 제2 데이터가 상기 제2 비휘발성 메모리 셀 어레이의 상기 제2 주소에 저장되어 있음을 가리키는 제1 매핑 테이블, 및 상기 제2 데이터의 원본 데이터인 상기 제1 데이터가 상기 제1 주소에 저장되어 있음을 가리키는 제2 매핑 테이블을 관리하는 메모리 컨트롤러를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 스토리지 시스템은, 호스트, 기판과 수직 방향으로 배열된 복수의 셀 스트링을 포함하고, 제1 데이터를 제1 주소에 저장하는 제1 SSD, 상기 제1 데이터에 대한 액세스 패턴에 따라 상기 제1 데이터로부터 선택된 제2 데이터를 제2 주소에 저장하는 제2 SSD, 상기 호스트로부터 제공된 명령에 따라 상기 제1 SSD 또는 상기 제2 SSD로부터 상기 호스트로 데이터를 제공하는 스토리지 컨트롤러를 포함하되, 상기 스토리지 컨트롤러는, 상기 제2 데이터가 상기 제2 SSD의 상기 제2 주소에 저장되어 있음을 가리키는 제1 매핑 테이블, 및 상기 제2 데이터의 원본 데이터인 상기 제1 데이터가 상기 제1 주소에 저장되어 있음을 가리키는 제2 매핑 테이블을 관리한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 스토리지 장치의 동작 방법은, 제1 비휘발성 메모리 셀 어레이의 제1 주소에 제1 데이터를 저장하되, 상기 제1 비휘발성 메모리 셀 어레이는 기판과 수직 방향으로 배열된 복수의 셀 스트링을 포함하고, 상기 제1 데이터에 대한 액세스 패턴에 따라 상기 제1 데이터로부터 선택된 제2 데이터를 상기 제2 비휘발성 메모리 셀 어레이의 제2 주소에 저장하고, 상기 제2 데이터가 상기 제2 비휘발성 메모리 셀 어레이의 상기 제2 주소에 저장되어 있음을 가리키도록 제1 매핑 테이블을 갱신하고, 상기 제2 데이터의 원본 데이터인 상기 제1 데이터가 상기 제1 주소에 저장되어 있음을 가리키는 제2 매핑 테이블을 갱신하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 스토리지 장치를 포함하는 스토리지 시스템을 도시한 블록도이다.
도 2a는 도 1의 제1 비휘발성 메모리 셀을 설명하기 위하여 도시한 블록도이다.
도 2b는 도 2a의 제1 비휘발성 메모리 셀의 회로도이다.
도 3은 도 1의 제2 비휘발성 메모리 셀을 설명하기 위하여 도시한 블록도이다.
도 4는 본 발명의 몇몇 실시예에 따른 스토리지 장치의 동작을 설명하기 위한 순서도이다.
도 5는 본 발명의 몇몇 실시예에 따른 스토리지 장치의 동작을 설명하기 위한 개략도이다.
도 6은 본 발명의 몇몇 실시에에 따른 스토리지 장치의 동작을 설명하기 위한 순서도이다.
도 7은 본 발명의 몇몇 실시예에 따른 스토리지 장치의 동작을 설명하기 위한 개략도이다.
도 8은 본 발명의 몇몇 실시예에 따른 스토리지 장치의 동작을 설명하기 위한 개략도이다.
도 9는 본 발명의 몇몇 실시예에 따른 스토리지 장치의 동작을 설명하기 위한 순서도이다.
도 10a 내지 도 10c는 본 발명의 몇몇 실시예에 따른 스토리지 장치의 동작을 설명하기 위한 개략도이다.
도 11은 본 발명의 몇몇 실시예에 따른 스토리지 시스템을 설명하기 위한 블록도이다.
이하에서 도 1 내지 도 11을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 스토리지 장치를 포함하는 스토리지 시스템을 도시한 블록도이다.
도 1을 참조하면, 본 발명의 몇몇 실시예에 따른 스토리지 장치를 포함하는 스토리지 시스템은, 호스트(100) 및 스토리지 장치(200)를 포함할 수 있다.
호스트(100)는 애플리케이션이나 파일 시스템을 이용하여 스토리지 장치(200)의 데이터 처리 동작, 즉 데이터 쓰기 또는 데이터 읽기 동작을 제어할 수 있다. 구체적으로, 호스트(100)는 스토리지 장치(200)로 랜덤(random) 또는 시퀀셜(sequential) 리드 명령을 제공하거나, 랜덤 또는 시퀀셜 라이트 명령을 제공할 수 있으나 본 발명이 이에 제한되는 것은 아니다. 예를 들어 호스트(100)는 호스트 컨트롤러를 의미할 수 있다.
여기서 시퀀셜 리드 명령은 읽기 명령의 대상이 되는 데이터 주소를 기준으로 연속하는 주소에 대한 리드 명령이 지속적으로 제공되는 경우를 말한다. 마찬가지로 시퀀셜 라이트 명령은 쓰기 명령의 대상이 되는 데이터 주소를 기준으로 연속하는 주소에 대한 라이트 명령이 지속적으로 제공되는 경우를 말한다.
반대로 랜덤 리드 명령은 연속하는 주소에 대한 리드 명령이 아닌 임의적이거나 산발적인 주소에 대한 리드 명령을 의미하며, 랜덤 라이트 명령 또한 연속하는 주소에 대한 라이트 명령이 아닌 임의적이거나 산발적인 주소에 대한 라이트 명령을 의미한다.
호스트(100)는 예를 들어, USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI), NVMe(Non Volatile Memory express) 중 어느 하나의 인터페이스로 스토리지 장치(200)와 데이터를 주고받을 수 있으나 본 발명이 이에 제한되는 것은 아니다.
스토리지 장치(200)는 예를 들어, 메모리 컨트롤러(210), 내부 메모리(220), 버퍼 매니저(230), 버퍼(240), 내부 인터페이스(280) 및 비휘발성 메모리 셀 어레이(300)를 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 호스트(100)와 스토리지 장치(200)는 별개의 전자 장치로 구현될 수 있다. 다만 본 발명이 이에 제한되는 것은 아니며, 호스트(100)와 스토리지 장치(200)는 하나의 장치에 집적될 수도 있다.
스토리지 장치(200)는 플래시 메모리 기반 스토리지 장치일 수 있으며, 더욱 구체적으로 솔리드 스테이트 드라이브(Solid State Drive; SSD)일 수 있다. 뒤에 설명하는 것과 같이 스토리지 장치(200)는 비휘발성 메모리 장치를 이용하여 호스트로부터 제공된 데이터를 저장하거나, 저장된 데이터를 읽어들여 호스트로 데이터를 제공할 수 있다.
메모리 컨트롤러(210)는 내부 인터페이스(280)를 통해, 내부 메모리(220), 버퍼 매니저(230) 등을 관리할 수 있다. 메모리 컨트롤러(210)는 예를 들어, 스토리지 장치(200)의 동작을 제어하는 펌웨어(Firmware)를 저장할 수 있다.
메모리 컨트롤러(210)는 내부 메모리(220)에 저장된 제1 매핑 테이블(250)과 제2 매핑 테이블(260)을 이용하여 비휘발성 메모리 셀 어레이(300)를 제어할 수 있다. 메모리 컨트롤러(210) 및 이에 의한 제1 매핑 테이블(250)과 제2 매핑 테이블(260)의 구현과 관련하여 후술한다.
내부 메모리(220)는, 제1 비휘발성 메모리 셀 어레이(310)와 제2 비휘발성 메모리 셀 어레이(320)의 동작에 필요한 제1 매핑 테이블(260)과, 제2 매핑 테이블(270)을 저장할 수 있다. 내부 메모리(220)는 메모리 컨트롤러(210)의 제어에 의해 제1 매핑 테이블(250) 및 제2 매핑 테이블(260)로부터 데이터가 저장된 물리적 페이지 번호(Physical Page Number;)를 제공하고, 메모리 컨트롤러(210)는 제공된 물리적 페이지 번호로부터 비휘발성 메모리 셀 어레이(300)에 저장된 데이터를 액세스할 수 있다.
내부 메모리(220)는 예를 들어, 휘발성 메모리를 포함할 수 있으며, 구체적으로 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory)를 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
내부 메모리(220)가 예를 들어 DRAM 또는 SRAM을 포함하는 경우, 내부 메모리(220)의 동작 속도는 제1 비휘발성 메모리 셀 어레이(310) 또는 제2 비휘발성 메모리 셀 어레이(320)보다 빠를 수 있다. 반면에 내부 메모리(220)의 저장 용량은 제1 비휘발성 메모리 셀 어레이(310) 또는 제2 비휘발성 메모리 셀 어레이(320)보다 작을 수 있다.
비휘발성 메모리 셀 어레이(300)는 호스트(100)로부터 제공된 데이터를 저장하거나 호스트(100)로부터의 요청에 따라 이에 저장된 데이터를 읽어들여 호스트로 데이터를 제공할 수 있다.
비휘발성 메모리 셀 어레이(300)는 제1 비휘발성 메모리 셀 어레이(310)와, 제2 비휘발성 메모리 셀 어레이(320)를 포함할 수 있다. 도 1에는 제1 비휘발성 메모리 셀 어레이(310) 또는 제2 비휘발성 메모리 셀 어레이(320)가 각각 복수 개의 물리적 유닛 또는 복수 개의 논리적 유닛으로 구성된 것으로 도시되었으나 본 발명이 이에 제한되는 것은 아니다.
제1 비휘발성 메모리 셀 어레이(310)와 관련하여, 도 2a 및 도 2b를 참조하여 설명한다.
도 2a는 도 1의 제1 비휘발성 메모리 셀을 설명하기 위하여 도시한 블록도이고, 도 2b는 도 2a의 제1 비휘발성 메모리 셀의 회로도이다.
도 2a 및 도 2b를 참조하면, 제1 비휘발성 메모리 셀 어레이(311)는 n개의 블록들(311_1~311_n, n은 자연수)을 포함할 수 있다. 제1 비휘발성 메모리 셀 어레이(311)는 앞서 도 1을 이용하여 설명한 비휘발성 메모리 셀 어레이(310)에 포함된 메모리 셀 중 하나를 의미할 수 있다. 제1 비휘발성 메모리 셀 어레이(311)의 각각의 블록들(311_1~311_n)은 이레이즈 명령어를 수행하는 단위, 즉 이레이즈 동작이 동시에 이루어지는 단위이다. 제1 비휘발성 메모리 셀 어레이(311)의 각각의 블록들(311_1~311_n, n은 자연수)은 예를 들어 128개 또는 256개의 페이지를 포함할 수 있다. 페이지는 읽기 및 쓰기 명령어를 수행하는 단위이다.
제1 비휘발성 메모리 셀 어레이(311)는 NAND 플래시 메모리 셀을 포함할 수 있으며, 더욱 구체적으로 기판과 수직 방향으로 배열된 복수의 스트링 셀을 포함할 수 있다. 각각의 메모리 블록들(311_1~311_n)은 3차원 구조를 가지며, 기판에 수직 방향으로 신장된 복수의 스트링 셀(NS11~NS33)을 포함할 수 있다. 복수의 스트링 셀(NS11~NS33) 각각은 비트 라인(BL), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 적어도 하나의 더미 워드 라인(DWL), 그리고 공통 소스 라인(CSL)에 연결될 수 있다.
동일한 행의 스트링 셀들(NS)의 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)을 공유할 수 있다. 서로 다른 행의 스트링 셀들(NS)의 스트링 선택 트랜지스터들(SST)은 서로 다른 스트링 선택 라인들(SSL1, SSL2, SSL3)에 각각 연결될 수 있다.
동일한 행의 스트링 셀들(NS)의 동일한 높이의 메모리 셀들(MC1~MC8)은 워드 라인들(WL1~WL8)을 공유할 수 있다. 동일한 높이에서, 서로 다른 행의 스트링 셀들(NS)의 메모리 셀들(MC1~MC8)에 연결된 워드 라인들(WL1~WL8)은 공통으로 연결될 수 있다.
도 3에 도시된 것과 같이, 제1 비휘발성 메모리 셀 어레이(311)은 수직 방향으로 적층되어 형성된 메모리 셀(MC1~MC8)을 포함한다. 다만 도 2a 및 도 2b를 이용하여 설명한 메모리 셀의 구조는 예시적인 것이며, 수직 방향으로 형성된 셀 스트링을 포함하되, 도 2a에 도시된 제1 비휘발성 메모리 셀 어레이(311)의 구조와는 다른 방식으로 수직 메모리 셀이 형성될 수 있음은 당업자에게 자명할 것이다.
또한, 제1 비휘발성 메모리 셀 어레이(311)는 MLC(Multi Level Cell) 메모리 모듈, 또는 TLC(Triple Level Cell) 메모리 모듈을 포함할 수 있다. 따라서 제1 비휘발성 메모리 셀 어레이(311)는 데이터를 저장하는 최소 단위인 셀에 두 개 또는 세 개의 비트 수를 저장하도록 동작할 수 있다.
다시 도 1을 참조하면, 제2 비휘발성 메모리 셀 어레이(320)는 제1 비휘발성 메모리 셀 어레이(310)와 함께 비휘발성 메모리 셀 어레이(300)에 포함되고, 메모리 컨트롤러(210)의 제어에 따라 호스트(100)로부터 제공된 데이터를 저장하거나, 이에 저장된 데이터를 호스트(100)로 제공할 수 있다.
제2 비휘발성 메모리 셀 어레이(320)는, 제1 비휘발성 메모리 셀 어레이(310)와는 다른 구성을 가질 수 있다. 제2 비휘발성 메모리 셀 어레이(320)의 구성과 관련하여, 도 3을 이용하여 좀더 자세하게 설명한다.
도 3은 도 1의 제2 비휘발성 메모리 셀 어레이(320)을 설명하기 위하여 도시한 블록도이다.
도 3을 참조하면, 제2 비휘발성 메모리 셀 어레이(321)는 n개의 블록들(321_1~321_m, m은 자연수)을 포함할 수 있다. 제2 비휘발성 메모리 셀 어레이(321)는 앞서 도 1을 이용하여 설명한 제2 비휘발성 메모리 셀 어레이(320)에 포함된 메모리 셀 중 하나를 의미할 수 있다. 제2 비휘발성 메모리 셀(321)의 각각의 블록들(321_1~321_m)은 예를 들어 128개 또는 256개의 페이지를 포함할 수 있다. 페이지는 읽기 및 쓰기 명령어를 수행하는 단위이다.
제2 비휘발성 메모리 셀 어레이(321)는 예를 들어, NAND 플래시 메모리 셀을 포함할 수 있으며, 더욱 구체적으로 SLC(Single Level Cell) 메모리 모듈을 포함할 수 있다. 따라서 제2 비휘발성 메모리 셀 어레이(321)는 데이터를 저장하는 최소 단위인 셀에 하나의 비트 수를 저장하도록 동작할 수 있다. 또한, 제2 비휘발성 메모리 셀 어레이(321)은 플래너(plannar) 형의 플래시 메모리 셀일 수 있으나 이에 제한되는 것은 아니며, 제1 비휘발성 메모리 셀 어레이(311)와 같이 기판과 수직 방향으로 배열된 복수의 스트링 셀을 포함할 수도 있다.
본 발명의 몇몇 실시예에서, 제1 비휘발성 메모리 셀 어레이(311)에 포함된 블록들(311_1~311_n)은 제1 크기를 갖도록 구성될 수 있다. 한편, 제2 비휘발성 메모리 셀 어레이(321)에 포함된 블록들(321_1~321_m)은 제1 크기와는 다른 제2 크기를 갖도록 구성될 수 있다. 본 발명의 몇몇 실시예에서, 제1 크기는 제2 크기보다 크도록 구성될 수 있다.
즉, 제2 비휘발성 메모리 셀 어레이(321)은 제1 비휘발성 메모리 셀 어레이(311)보다 더 작은 블록 사이즈를 갖도록 설정된다. 따라서 제1 비휘발성 메모리 셀 어레이(311)에 대한 접근 시 발생하는 레이턴시(latency)보다 제2 비휘발성 메모리 셀 어레이(321)에 대한 접근 시 발생하는 레이턴시가 더 작을 수 있다.
이상으로, 제2 비휘발성 메모리 셀 어레이(321)이 NAND 플래시 메모리 구성을 포함하는 것을 전제로 제2 비휘발성 메모리 셀 어레이(321)의 구성을 설명하였으나 본 발명이 이에 제한되는 것은 아니다.
구체적으로, 제2 비휘발성 메모리 셀 어레이(321)는 PRAM(Phase-change RAM), FRAM(Ferroelectronic RAM), RRAM(Resistive RAM) 또는 MRAM(Magnetoresistive RAM) 중 어느 하나를 포함할 수도 있다. 즉, 위의 구성 요소들은 전자를 충전함으로써 데이터를 나타내는 NAND 플래시 메모리에 비하여, 상변화물질, 강유전체, 저항체 및 자기 터널링 접합(Magnetic Tunnel Junction) 물질을 기억 소자로 사용함으로써 제1 비휘발성 메모리 셀에 저장된 데이터의 접근 시보다 작은 레이턴시를 제공할 수 있다.
다시 도 1을 참조하면, 메모리 컨트롤러(210)는 내부 인터페이스(280)를 통하여 스토리지 장치(200)를 이루는 각각의 구성 요소와 통신할 수 있다. 내부 인터페이스(280)는 예를 들어 AMBA, AHB, APB, AXI, ASB 또는 이들의 결합을 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
버퍼 매니저(230)는 버퍼(240)에 데이터를 쓰거나, 버퍼(240)로부터 데이터를 읽어올 수 있다. 버퍼 매니저(230)는 DRAM, SRAM, 플래시 메모리 등을 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니다. 이어서 본 발명의 몇몇 실시예에 따른 스토리지 장치의 동작과 관련하여 자세하게 설명한다.
도 4는 본 발명의 몇몇 실시예에 따른 스토리지 장치의 동작을 설명하기 위한 순서도이다.
도 4를 참조하면, 본 발명의 몇몇 실시예에 따른 스토리지 장치에서, 제1 비휘발성 메모리 셀 어레이(310)에 제1 데이터를 저장하고, 제2 비휘발성 메모리 셀 어레이(320)에 제2 데이터가 저장되는 과정이 설명된다.
구체적으로, 제1 비휘발성 메모리 셀 어레이(310)의 제1 주소에 제1 데이터를 저장하고(S110), 제1 데이터로부터 선택된제2 데이터를 제2 비휘발성 메모리 셀 어레이(320)의 제2 주소에 저장하고(S120), 제2 데이터가 제2 비휘발성 메모리 셀 어레이(320)의 제2 주소에 저장됨을 가리키도록 제1 매핑 테이블(260)을 갱신하고(S130), 제2 데이터의 원본 데이터인 제1 데이터가 제1 주소에 저장되어 있음을 가리키는 제2 매핑 테이블(270)을 갱신한다(S140).
제1 비휘발성 메모리 셀 어레이(310)의 제1 주소에 저장된 제1 데이터, 제2 비휘발성 메모리 셀 어레이(320)의 제2 주소에 저장된 제2 데이터, 제1 매핑 테이블(260)과 제2 매핑 테이블(270)과 관련하여 도 5와 관련하여 설명한다.
도 5는 본 발명의 몇몇 실시예에 따른 스토리지 장치의 동작을 설명하기 위한 개략도이다.
도 5를 참조하면, 제1 데이터 및 제1 데이터로부터 선택된제2 데이터가 각각 저장된 경우의 제1 매핑 테이블(260)과 제2 매핑 테이블(270)의 일 예가 도시되었다.
제1 매핑 테이블(260)은 제1 비휘발성 메모리 셀 어레이(310)의 물리적 페이지 번호(Physical Page Number; PPN)를 관리하기 위해, 물리적 페이지 번호와 1:1로 대응하는 논리적 페이지 번호(Logical Page Number; LPN)를 포함하는 매핑 테이블을 포함할 수 있다.
도시되지는 않았지만, 메모리 컨트롤러(210)는 LPN으로부터 PPN으로 주소를 변환하기 위한 변환기를 별도로 포함할 수 있다. 상기 변환기는 호스트(100)로부터 메모리 맵 어드레스에 할당된 논리적 주소를 수신하는 경우, 이에 대응되는 비휘발성 메모리 셀 어레이(300)의 물리적 페이지 번호(PPN1)를 호스트(100)로 전달할 수 있다.
제1 매핑 테이블(260)은 각각의 논리적 페이지 번호(261_1~261_4)에 대응하는 각각 물리적 페이지 번호(262_1~262_4)를 저장한다. 각각의 물리적 페이지 번호(262_1~262_4)는 논리적 페이지 번호(261_1)에 대응하는 제1 비휘발성 메모리 셀 어레이(310) 내의 물리적 번호를 가리킬 수 있다.
제1 비휘발성 메모리 셀 어레이(310) 내의 제1 주소(262_3)에 저장된 제1 데이터의 일부를 선택하여 제2 비휘발성 메모리 셀 어레이(320)로 저장하는 것이 결정된다. 몇몇 실시예에서, 제2 데이터를 선택하는 것은 캐시 메모리 정책에 따라 제1 데이터 중 일부를 캐시 데이터로 선택하는 것일 수 있다. 상기 캐시 메모리 정책은 제1 데이터에 대한 액세스 패턴, 예를 들어, 제1 데이터 중 빈번하게 액세스되는 데이터를 선택하는 것을 포함할 수 있으나 이에 제한되는 것은 아니다.
메모리 컨트롤러(210)는 제1 비휘발성 메모리 셀 어레이(310) 의 제1 주소(262_3)에 저장된 제1 데이터에 대하여 일부를 선택하여 제2 데이터로 저장할 수 있다. 또한, 메모리 컨트롤러(210)의 펌웨어는 제1 비휘발성 메모리 셀 어레이(310) 내의 제1 선택에 이용되는 미리 정해진 정책을 저장할 수 있다.
제1 주소(262_3)에 저장된 제1 데이터에 대한 선택이 결정되어, 제2 비휘발성 메모리 셀 어레이(320)로 제1 데이터가 복사되어 저장된다. 구체적으로, 제1 데이터로부터 선택된 제2 데이터를 제2 비휘발성 메모리 셀 어레이(320)의 제2 주소에 저장한다(S120). 제1 비휘발성 메모리 셀 어레이(310)의 제1 주소(262_3)에 저장된 제1 데이터 중 일부가 선택되면, 메모리 컨트롤러(210)는 제1 데이터를 제2 비휘발성 메모리 셀 어레이(320)의 캐시 인덱스(271_1)로 제공하여 저장한다.
도 5의 제2 매핑 테이블(270)에 도시된 것과 같이, 두 개의 캐시 인덱스(271_1, 271_2) 중 하나의 캐시 인덱스(271_1)가 가리키는 주소에만 제2 데이터가 저장되어 있고, 나머지 캐시 인덱스(271_1)가 가리키는 주소에는 제2 데이터가 저장되어 있지 않아 캐시 인덱스(271_1)와 물리적 페이지 번호(272_2)가 공란으로 유지된다. 다만 본 발명은 이에 제한되는 것은 아니며, 저장되지 않은 캐시 인덱스 및 물리적 페이지 번호는 미리 정한 다른 값이 기록되어 있고, 메모리 컨트롤러(210)가 해당 캐시 인덱스를 탐색할 때 제2 데이터가 저장되어 있지 않음을 판단할 수도 있다.
제2 데이터의 저장과 함께, 제1 매핑 테이블 및 제2 매핑 테이블(270)이 갱신될 수 있다(S130, S140).
구체적으로, 제1 비휘발성 메모리 셀 어레이(310) 내에서 제1 데이터가 저장되었던 물리적 페이지 번호를 가리키는 PPN(262_3)은 제2 데이터가 제2 비휘발성 메모리 셀 어레이(320)에 저장된 제2 주소의 캐시 인덱스(217_1)를 가리키도록 갱신된다. 따라서 PPN(262_3)에는 제2 비휘발성 메모리 셀 어레이(320)의 제2 주소의 캐시 인덱스(217_1)인 '0x2002'가 기록된다.
한편으로, 제2 매핑 테이블(270)에서 제2 주소의 캐시 인덱스(217_1)에 대응하는 물리적 페이지 번호(272_1)는, 제2 데이터의 원본 데이터인 제1 데이터가 제1 비휘발성 메모리 셀 어레이(310)의 제1 주소에 저장되어 있음을 가리키도록 갱신된다. 이에 따라 제2 매핑 테이블(270)의 해당 물리적 페이지 번호(272_1)에 제1 데이터가 제1 비휘발성 메모리 셀 어레이(310)에 저장된 제1 주소인 '0x0002'가 기록된다.
이와 같이, 제1 매핑 테이블(260)은 제2 데이터가 제2 비휘발성 메모리 셀 어레이(320)에 저장된 주소를 가리키도록 갱신되고, 제2 매핑 테이블(270)은 제2 데이터의 원본 데이터, 즉 제1 데이터가 제1 비휘발성 메모리 셀 어레이(310)에 저장된 주소를 가리키도록 갱신된다. 메모리 컨트롤러(210)는 호스트(100)로부터 제1 데이터에 대한 읽기 요청이 있는 경우, 필요에 따라 제1 매핑 테이블(260) 또는 제2 매핑 테이블(270)을 참조하여 제2 비휘발성 메모리 셀 어레이(320) 또는 제1 비휘발성 메모리 셀 어레이(310)로부터 선택적으로 데이터를 읽어들여 호스트(100)로 제공할 수 있다. 이의 동작과 관련된 자세한 설명은 도 6을 참조하여 후술한다.
도 6은 본 발명의 몇몇 실시에에 따른 스토리지 장치의 동작을 설명하기 위한 순서도이다.
도 6을 참조하면, 본 발명의 몇몇 실시예에 따른 스토리지 장치는, 호스트(100)로부터 제1 데이터에 대한 읽기 명령을 수신하고(S210), 상기 읽기 명령이 시퀀셜 리드(sequential read)인지 랜덤 리드(random read)인지 여부를 확인하되(S220), 읽기 명령이 시퀀셜 리드인 경우 제2 매핑 테이블을 참조하여 제1 비휘발성 메모리 셀 어레이(310)의 제1 주소로부터 제1 데이터를 읽어들이고(S230), 읽기 명령이 랜덤 리드인 경우 제1 매핑 테이블을 참조하여 제2 비휘발성 메모리 셀 어레이(320)의 제2 주소로부터 제2 데이터를 읽어들이고(S240), 읽어들인 데이터를 호스트(100)에 제공한다(S250).
본 발명의 몇몇 실시예에 따른 스토리지 장치는, 제1 비휘발성 메모리 셀 어레이(310)와, 제1 비휘발성 메모리 셀 어레이(310)에 저장된 데이터의 일부를 저장하는 제2 비휘발성 메모리 셀 어레이(320)를 포함한다. 상술한 것과 같이, 수직 적층된 NAND 플래시 메모리를 포함하고, 한 개의 메모리 셀에 두 개 이상의 비트를 저장하는 제1 비휘발성 메모리 셀 어레이(310)보다, 한 개의 메모리 셀에 한 개의 비트를 저장하고 제1 비휘발성 메모리 셀 어레이(310)보다 작은 크기의 블록 사이즈로 구분된 제2 비휘발성 메모리 셀 어레이(320)의 레이턴시가 빠르다. 따라서 본 발명의 실시예에 따른 스토리지 장치에서, 제2 비휘발성 메모리 셀 어레이(320)는 일종의 캐시 메모리로 사용될 수 있다.
그러나, 호스트(100)로부터의 읽기 요청 중, 데이터의 시퀀셜리티(sequentiality)가 중요한 데이터의 경우 제2 비휘발성 메모리 셀 어레이(320) 를 참조하여 제2 데이터를 읽어들이는 것이 읽기 성능을 더 나쁘게 할 수 있다.
예를 들어, 도 5에 도시된 제1 매핑 테이블(260)과 제2 매핑 테이블(270)의 예로 살펴보면, 0 내지 3의 논리적 페이지 번호(261_1~261_4)에 해당하는 물리적 페이지 번호(262_1~262_4)에 저장된 데이터에 대한 시퀀셜 리드 요청이 있는 경우를 가정하자. 논리적 페이지 번호 '3'(262-3)이 제2 비휘발성 메모리 셀 어레이(320)의 캐시 인덱스를 가리키고 있으므로, 시퀀셜 리드 도중에 제2 비휘발성 메모리 셀 어레이(320)로부터 리드를 수행할 필요가 있을 수 있다.
이 경우, '0' 내지 '1'의 논리적 페이지 번호(261_1~261_2)에 대응하는 물리적 페이지 번호('0x0000', '0x0001')로부터 데이터를 읽은 후, '2'의 논리적 페이지 번호(261_3)에 대응하는 물리적 페이지 번호('0x2002')에 저장된 데이터를 얻기 위하여 제2 비휘발성 메모리 셀 어레이(320)를 액세스하고, 다시 '4'의 논리적 페이지 번호(261_4)에 대응하는 물리적 페이지 번호('0x0003')로부터 데이터를 읽어들인다.
즉, 제1 비휘발성 메모리 셀 어레이(310)의 물리적 주소 '0x0000~0x0003' 까지 시퀀셜 리드를 수행하는 것보다, 제2 비휘발성 메모리 셀 어레이(320)에 접근하여 데이터를 읽어들이는 것으로 인한 레이턴시가 더 발생하게 된다.
따라서 본 발명의 실시예에 따른 메모리 컨트롤러(210)는 호스트(100)로부터 제공된 읽기 요청에 기초하여, 제2 매핑 테이블을 참조하여 제1 비휘발성 메모리 셀 어레이의 제1 주소로부터 제1 데이터를 읽어들이거나, 읽기 명령이 랜덤 리드인 경우 제1 매핑 테이블을 참조하여 제2 비휘발성 메모리의 제2 주소로부터 제2 데이터를 읽어들이는 것을 선택한다. 이로 인해 불필요한 제2 비휘발성 메모리 셀 어레이(320)의 접근으로 인한 데이터 읽기의 시퀀셜리티가 깨어지는 것을 방지할 수 있다.
도 7은 본 발명의 몇몇 실시예에 따른 스토리지 장치의 동작을 설명하기 위한 개략도이다.
도 7을 참조하면, 메모리 컨트롤러(210)가 호스트(100)로부터 제공받은 읽기 명령이 시퀀셜 리드임이 결정된 경우, 메모리 컨트롤러(210)는 제1 매핑 테이블(260)을 참조하고, 제2 데이터가 생성되지 않은 경우(P1) 제1 비휘발성 메모리 셀 어레이(310)로부터 제1 데이터를 시퀀셜 리드 방식으로 읽어들인다. 반면에 제2 데이터가 생성된 경우(P2), 다시 제2 매핑 테이블(270)을 참조함으로써 제1 비휘발성 메모리 셀 어레이(310)로부터의 시퀀셜 리드를 계속한다.
한편, 메모리 컨트롤러(210)가 호스트(100)로부터 제공받은 읽기 명령이 랜덤 리드임이 결정된 경우, 메모리 컨트롤러(210)는 제1 매핑 테이블(260)을 참조하고, 제1 비휘발성 메모리 셀(310)로부터 선택되지 않은 데이터를 읽어들이거나(P3) 제2 비휘발성 메모리 셀(320)로부터 제2 데이터를 읽어들인다(P4).
이와 같이 본 발명의 실시예에 따른 데이터 스토리지에 포함된 메모리 컨트롤러(210)는, 호스트(100)로부터 제공받은 읽기 명령의 성질에 따라 제1 매핑 테이블(260) 및 제2 매핑 테이블(270)을 선택적으로 참조하고, 제1 비휘발성 메모리 셀 어레이(310) 또는 제2 비휘발성 메모리 셀 어레이(320)로부터 데이터를 읽어들일 수 있다.
다음으로, 메모리 컨트롤러(210)가 호스트(100)로부터 제공받은 읽기 명령의 성질을 판단하는 스킴에 관하여 기술한다.
도 8은 본 발명의 몇몇 실시예에 따른 스토리지 장치의 동작을 설명하기 위한 개략도이다.
도 8을 참조하면, 메모리 컨트롤러(210)는 호스트(100)로부터 제공받은 명령어의 QD(Queue Depth)가 미리 정한 기준값보다 큰지 여부를 여부를 판단한다(S310). 명령어의 QD는 호스트(100)로부터 스토리지 장치로 동시에 제공되는 읽기 및 쓰기 명령의 개수를 의미한다.
만약 호스트(100)로부터 제공된 명령어의 QD가 미리 정한 기준값보다 작은 경우, 이는 임의적이거나 산발적인 주소에 대한 액세스 명령으로 판단하고, 제2 비휘발성 메모리 셀 어레이(320)에 저장된 제2 데이터를 액세스할 수 있다. 반대로 호스트(100)로부터 제공된 명령어의 QD가 미리 정한 기준값보다 큰 경우, 이는 연속적인 주소에 대한 액세스 명령으로 판단하여 제2 매핑 테이블(260)에 기재된 원본 데이터의 주소를 참조하고, 제1 비휘발성 메모리 셀 어레이(310)에 저장된 제1 데이터를 액세스할 수 있다. 본 발명의 몇몇 실시예에서, 상기 미리 정한 기준값은 4일 수 있으나 본 발명이 이에 제한되는 것은 아니다.
이어서, 메모리 컨트롤러(210)는 호스트(100)로부터 제공받은 명령어가 시퀀셜 스트림인지 여부를 판단한다(S320). 호스트(100)로부터 제공받은 명령어가 시퀀셜 스트림에 대한 액세스 명령인 경우('Y') 제2 매핑 테이블(260)에 기재된 원본 데이터의 주소를 참조하고, 제1 비휘발성 메모리 셀 어레이(310)에 저장된 제1 데이터를 액세스할 수 있다. 반대로 호스트(100)로부터 제공받은 명령어가 시퀀셜 스트림에 대한 액세스 명령이 아닌 경우('N') 제2 비휘발성 메모리 셀 어레이(320)에 저장된 제2 데이터를 액세스할 수 있다.
마지막으로, 메모리 컨트롤러(210)는 제2 비휘발성 메모리 셀 어레이(320)의 뱅크가 아이들인지 여부를 판단한다(S330). 구체적으로, 제2 비휘발성 메모리 셀 어레이(320)의 뱅크가 아이들인 경우, 즉 bank busy 예상 시간이 짧은 경우('Y'), 제2 비휘발성 메모리 셀 어레이(320)로부터 제ㅔ2 데이터를 읽어들일 수 있다(S340). 또는, 제2 비휘발성 메모리 셀 어레이(320)의 뱅크가 비지(busy)인 경우('N'), 제1 비휘발성 메모리 셀 어레이(310)로부터 데이터를 읽어들일 수 있다(S350).
도 8에서, 메모리 컨트롤러(210)가 호스트(100)로부터 제공받은 명령어의 QD, 시퀀셜 스트림 여부, 제2 비휘발성 메모리 셀 어레이(320)의 뱅크의 상태 세 가지를 모두 판단하는 것으로 도시되었으나 본 발명이 이에 제한되는 것은 아니다. 즉, 메모리 컨트롤러(210)는 상기 세 가지 조건 중 적어도 하나를 이용하여 호스트(100)로부터 제공받은 명령어의 시퀀셜 리드 여부를 판단할 수 있으며, 상기 세 가지 조건 중 두 개 이상을 조합하는 것도 가능하다는 것은 당업자에게 자명하다. 또한, 상기 세 가지 조건들의 판단 순서는 도 8에 도시된 것과는 달리 역순으로 또는 동시에 이루어질 수도 있다.
제1 또는 제2 비휘발성 메모리 셀 어레이(310, 320)로부터 읽어들인 데이터는 호스트(100)로 제공된다(S360).
도 9는 본 발명의 몇몇 실시예에 따른 스토리지 장치의 동작을 설명하기 위한 순서도이다.
도 9를 참조하면, 메모리 컨트롤러(210)가 호스트(100)로부터 제공받은 명령어의 또 다른 판단 기준이 제시된다. 즉, 메모리 컨트롤러(210)는 호스트(100)로부터 제공받은 명령어에 함께 제공된 태그(tag)가 있는지 여부를 판단하고(S410), 태그가 있는 경우('Y') 제2 비휘발성 메모리 셀 어레이(320)로부터 제2 데이터를 읽을 수 있고(S420), 태그가 없는 경우 ('N') 제1 비휘발성 메모리 셀 어레이(310)로부터 데이터를 읽을 수 있다(S430).
즉, 호스트(100)로부터 제공된 명령어가 제2 비휘발성 메모리 셀 어레이(320)로부터 읽어들일 것을 강제하고 있는 경우, 명령어에 제공된 태그의 유무 여부의 판단을 통해 제1 또는 제2 비휘발성 메모리 셀 어레이(310, 320)로부터 읽어들일지 여부를 선택할 수 있다.
이와는 반대로 명령어에 제공된 태그가 없는 경우 제1 비휘발성 메모리 셀 어레이9310)로부터 읽어들일 것을 강제하는 것 또한 가능한 것은 자명하다.
제1 또는 제2 비휘발성 메모리 셀 어레이(310, 320)로부터 읽어들인 데이터는 호스트(100)로 제공된다(S440).
도 10a 내지 도 10c는 본 발명의 몇몇 실시예에 따른 스토리지 장치의 동작을 설명하기 위한 개략도이다.
도 10a 내지 도 10c에서는, 제2 비휘발성 메모리 셀 어레이(320)에 저장된 제2 데이터의 축출(eviction) 과정에 대하여 설명한다. 먼저 도 10a를 참조하면, 제2 비휘발성 메모리 셀 어레이(320)에 저장된 제2 데이터에 충돌이 발생하거나 기타 다른 이유로 제2 데이터가 삭제되어야 하는 상황이 일어날 수 있다. 이 때, 제1 매핑 테이블(260)에 제2 주소를 가리키는 물리적 페이지 번호(262_3)에 기록된 제2 비휘발성 메모리 셀 어레이(320)의 캐시 인덱스를, 제1 비휘발성 메모리 셀 어레이(310)에서 제1 데이터가 저장된 제1 주소(0x0002)로 수정한다. 이로 인해, 메모리 컨트롤러(210)는 제1 주소에 저장된 제1 데이터에 대한 읽기 요청이 있는 경우에도 제2 비휘발성 메모리 셀 어레이(320)에 저장된 제2 데이터를 참조하지 않고, 제1 주소에 저장된 제2 데이터를 참조하여 제공한다.
이어서 도 10b 및 도 10c를 참조하면, 제2 비휘발성 메모리 셀 어레이(320)의 물리적 페이지 번호(272_1)가 가리키는 제1 주소 또한 삭제되어 0xFFFF로 기록될 수 있다. 또한, 제2 매핑 테이블(270)의 캐시 인덱스(271_1)에 의해 가리켜지는 제2 데이터 또한 삭제될 수 있다. 도 10a 내지 도 10c에 의하여 설명된 제2 데이터의 축출 과정은 동시에 수행되거나, 상술한 과정과 역순으로 수행될 수도 있다.
도 11은 본 발명의 몇몇 실시예에 따른 스토리지 시스템을 설명하기 위한 블록도이다.
도 11을 참조하면, 본 발명의 몇몇 실시예에 따른 스토리지 시스템은 호스트(100), 스토리지 컨트롤러(400), 복수의 제1 SSD(500) 및 제2 SSD(600)를 포함할 수 있다.
호스트(100)는 CPU(110) 및 호스트 인터페이스(120)를 포함할 수 있다. CPU(110)는 스토리지 컨트롤러(400)의 읽기 동작 또는 쓰기 동작을 제어할 수 있는 읽기 요청 또는 쓰기 요청을 생성할 수 있다. 상기 읽기 동작은 읽기 주소를 포함할 수 있고, 쓰기 동작은 쓰기 주소를 포함할 수 있다. CPU(110)는 생성된 요청을 버스(130)를 통해 호스트 인터페이스(120)로 전송할 수 있다.
호스트 인터페이스(120)는 스토리지 컨트롤러(400)로 전송될 명령 및 데이터를 관리하고, 이를 스토리지 컨트롤러(400)에 전송할 수 있다. 또한 호스트 인터페이스(120)는 스토리지 컨트롤러(400)로부터 전송된 데이터를 관리하고, 이를 CPU(110)에 전송할 수 있다.
스토리지 컨트롤러(400)는 호스트(100)로부터 제공된 읽기 명령 또는 쓰기 명령에 따라 제1 SSD(500) 또는 제2 SSD(600)에 접근할 수 있다. 스토리지 컨트롤러(400)는 앞서 설명한 메모리 컨트롤러(210)와 유사하게, 호스트(100)로부터 제공된 명령의 종류 또는 성질에 따라 제1 SSD(500) 또는 제2 SSD(600)에 저장된 데이터에 접근할 수 있다.
복수의 제1 SSD(500)는, 적어도 하나 이상의 수직 적층된 NAND 플래시 메모리를 포함할 수 있다. 본 발명의 몇몇 실시예에서, 상기 수직 적층된 NAND 플래시 메모리는 한 개의 메모리 셀에 두 개 이상의 비트를 저장하는 MLC 또는 TLC 모듈을 포함할 수 있다. 제1 SSD(500)는 앞서 설명한 실시예에서의 제1 비휘발성 메모리 셀 어레이(310)와 유사하게 제1 데이터를 저장하는 메인 스토리지의 역할을 할 수 있다.
제2 SSD(600)는 예를 들어, NAND 플래시 메모리 셀을 포함할 수 있으며 구체적으로 SLC 메모리 모듈을 포함할 수 있다. 본 발명의 몇몇 실시예에서, 제2 SSD(600)는 앞서 설명한 실시예에서의 제2 비휘발성 메모리 셀 어레이(320)와 유사하게 제2 데이터를 저장하는 캐시 스토리지의 역할을 할 수 있다.
비록 도면에는 도시되지 않았지만, 본 발명의 실시예 따른 스토리지 장치 또는 스토리지 시스템은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 제1 또는 제2 비휘발성 메모리 셀 어레이(310, 320) 및/또는 메모리 컨트롤러(210)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 호스트 200: 스토리지 장치
210: 메모리 컨트롤러 220: 내부 메모리
230: 버퍼 매니저 240: 버퍼
300: 비휘발성 셀 어레이

Claims (20)

  1. 기판과 수직 방향으로 배열된 복수의 셀 스트링을 포함하고, 제1 데이터를 제1 주소에 저장하는 제1 비휘발성 메모리 셀 어레이;
    상기 제1 데이터에 대한 액세스 패턴에 따라 상기 제1 데이터로부터 선택된 제2 데이터를 제2 주소에 저장하는 제2 비휘발성 메모리 셀 어레이;
    상기 제2 데이터가 상기 제2 비휘발성 메모리 셀 어레이의 상기 제2 주소에 저장되어 있음을 가리키는 제1 매핑 테이블, 및 상기 제2 데이터의 원본 데이터인 상기 제1 데이터가 상기 제1 주소에 저장되어 있음을 가리키는 제2 매핑 테이블을 관리하며, 상기 제1 데이터에 대한 읽기 명령을 수신하고, 상기 제1 주소에 저장된 제1 데이터 또는 상기 제2 주소에 저장된 제2 데이터로부터 읽어들일지 여부를 선택하고, 상기 제1 데이터에 대한 읽기 명령이 시퀀셜 리드(sequential read) 명령인 경우 상기 제2 주소로부터 상기 제2 데이터를 읽고, 상기 제1 데이터에 대한 읽기 명령이 랜덤 리드 명령인 경우 상기 제1 주소로부터 상기 제1 데이터를 읽는 메모리 컨트롤러를 포함하는 스토리지 장치.
  2. 삭제
  3. 삭제
  4. 제 1항에 있어서,
    상기 메모리 컨트롤러는, 상기 제1 데이터에 대한 읽기 명령에 대하여, 큐 뎁스(queue depth), 스트림(stream), 뱅크(bank) 수 중 적어도 하나를 이용하여 시퀀셜 리드인지 여부를 판단하는 스토리지 장치.
  5. 제 1항에 있어서,
    상기 메모리 컨트롤러는 상기 제2 데이터의 축출(eviction)이 결정된 경우,
    상기 제2 데이터와, 상기 제2 매핑 테이블에 저장된 상기 제1 주소를 삭제하는 스토리지 장치.
  6. 제 1항에 있어서,
    상기 제1 매핑 테이블은,
    논리 페이지 번호(Logical Page Number; LPN)와, 상기 논리 페이지 번호에 대응하는 물리 페이지 번호(Physical Page Number; PPN)를 포함하는 페이지 매핑 테이블을 포함하는 스토리지 장치.
  7. 제 1항에 있어서,
    상기 제2 매핑 테이블은,
    캐시 인덱스와, 상기 캐시 인덱스에 대응하는 PPN을 포함하는 스토리지 장치.
  8. 제 7항에 있어서,
    상기 캐시 인덱스에 대응하는 상기 PPN은 상기 제1 주소를 가리키는 스토리지 장치.
  9. 제 1항에 있어서,
    상기 제1 비휘발성 메모리 셀 어레이의 상기 제1 주소에 저장된 상기 제1 데이터는, 제2 비휘발성 메모리 셀 어레이의 상기 제2 주소에 상기 제2 데이터와 동시에 저장되는, 스토리지 장치.
  10. 제 1항에 있어서,
    상기 제2 비휘발성 메모리 셀 어레이는 SLC(Single Level Cell) 메모리 모듈을 포함하는 스토리지 장치.
  11. 제 10항에 있어서,
    상기 제1 비휘발성 메모리 셀 어레이는 제1 크기의 블록으로 구분되고,
    상기 제2 비휘발성 메모리 셀 어레이는 제1 크기보다 작은 제2 크기의 블록으로 구분되는 스토리지 장치.
  12. 호스트;
    기판과 수직 방향으로 배열된 복수의 셀 스트링을 포함하고, 제1 데이터를 제1 주소에 저장하는 제1 SSD;
    상기 제1 데이터에 대한 액세스 패턴에 따라 상기 제1 데이터로부터 선택된 제2 데이터를 제2 주소에 저장하는 제2 SSD;
    상기 호스트로부터 제공된 명령에 따라 상기 제1 SSD 또는 상기 제2 SSD로부터 상기 호스트로 데이터를 제공하는 스토리지 컨트롤러를 포함하되,
    상기 스토리지 컨트롤러는, 상기 제2 데이터가 상기 제2 SSD의 상기 제2 주소에 저장되어 있음을 가리키는 제1 매핑 테이블, 및 상기 제2 데이터의 원본 데이터인 상기 제1 데이터가 상기 제1 주소에 저장되어 있음을 가리키는 제2 매핑 테이블을 관리하며, 상기 호스트로부터 상기 제1 데이터에 대한 읽기 명령을 수신하고, 상기 제1 주소에 저장된 제1 데이터 또는 상기 제2 주소에 저장된 제2 데이터를 상기 호스트에 제공할지 여부를 선택하며, 상기 제1 데이터에 대한 읽기 명령이 시퀀셜 리드(sequential read) 명령인 경우 상기 제2 주소로부터 상기 제2 데이터를 읽고, 상기 제1 데이터에 대한 읽기 명령이 랜덤 명령인 경우 상기 제1 주소로부터 상기 제1 데이터를 읽는 스토리지 시스템.
  13. 삭제
  14. 삭제
  15. 제 12항에 있어서,
    상기 호스트는 상기 읽기 명령에 태그를 제공하고,
    상기 스토리지 컨트롤러는 상기 읽기 명령의 태그에 기초하여 상기 제2 주소에 저장된 제2 데이터를 상기 호스트에 제공하는 스토리지 시스템.
  16. 제 12항에 있어서,
    상기 제2 SSD는 SLC(Single Level Cell) 메모리 모듈을 포함하는 스토리지 시스템.
  17. 제1 비휘발성 메모리 셀 어레이의 제1 주소에 제1 데이터를 저장하되, 상기 제1 비휘발성 메모리 셀 어레이는 기판과 수직 방향으로 배열된 복수의 셀 스트링을 포함하고,
    상기 제1 데이터에 대한 액세스 패턴에 따라 상기 제1 데이터로부터 선택된 제2 데이터를 제2 비휘발성 메모리 셀 어레이의 제2 주소에 저장하고,
    상기 제2 데이터가 상기 제2 비휘발성 메모리 셀 어레이의 상기 제2 주소에 저장되어 있음을 가리키도록 제1 매핑 테이블을 갱신하고,
    상기 제2 데이터의 원본 데이터인 상기 제1 데이터가 상기 제1 주소에 저장되어 있음을 가리키는 제2 매핑 테이블을 갱신하고,
    상기 제1 데이터에 대한 읽기 명령을 수신하고,
    상기 제1 주소에 저장된 제1 데이터 또는 상기 제2 주소에 저장된 제2 데이터로부터 읽어들일지 여부를 선택하는 것을 더 포함하되,
    상기 제1 주소에 저장된 제1 데이터 또는 상기 제2 주소에 저장된 제2 데이터로부터 읽어들일지 여부를 선택하는 것은, 상기 제1 데이터에 대한 읽기 명령이 시퀀셜 리드(sequential read) 명령인 경우 상기 제2 주소로부터 상기 제2 데이터를 읽고, 상기 제1 데이터에 대한 읽기 명령이 랜덤 리드 명령인 경우 상기 제1 주소로부터 상기 제1 데이터를 읽는 것을 포함하는 스토리지 장치의 동작 방법.
  18. 삭제
  19. 삭제
  20. 제 17항에 있어서,
    상기 제1 데이터에 대한 읽기 명령이 시퀀셜 리드(sequential read) 명령인 경우 상기 제2 주소로부터 상기 제2 데이터를 읽는 것은, 상기 제1 데이터에 대한 읽기 명령에 대하여, 큐 뎁스(queue depth), 스트림(stream), 상기 제2 비휘발성 메모리 셀 어레이의 뱅크(bank) 아이들 여부 중 적어도 하나를 이용하여 시퀀셜 리드인지 여부를 판단하는 스토리지 장치의 동작 방법.
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