JP2014154202A - メモリシステム及び不揮発性メモリ装置のプログラム方法 - Google Patents

Abstract

【課題】ワンショットプログラム方式の不揮発性メモリ装置で基準容量以下のデータを高速にプログラムすることができるメモリシステム及び不揮発性メモリ装置のプログラム方法を提供する。
【解決手段】１回のプログラムサイクルの間に、１つのメモリセルにマルチビットデータをプログラムする不揮発性メモリ装置１２０と、書き込み命令語にしたがって不揮発性メモリ装置の選択された行に接続されるメモリセルが第１プログラムモード又は第２プログラムモードのいずれか１つのモードでプログラムされるように不揮発性メモリ装置を制御するメモリコントローラ１１０とを有し、第１プログラムモードでは、メモリセルに格納可能である最大数に対応する複数の論理ページが格納され、第２プログラムモードでは、最大数より少ない１つ以上の論理ページが第１プログラムモードとは異なる電圧バイアスを用いてメモリセルに格納される。
【選択図】図１

Description

本発明は半導体メモリ装置に関し、より具体的には不揮発性メモリ装置を含むメモリシステム及び不揮発性メモリ装置のプログラム方法に関する。

半導体メモリ装置は大きく揮発性半導体メモリ装置（Ｖｏｌａｔｉｌｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）と不揮発性半導体メモリ装置（Ｎｏｎ−ｖｏｌａｔｉｌｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）とに区分され得る。
揮発性半導体メモリ装置は読み出し・書き込みの速度が速いが、電源供給が切られれば、格納された内容が消えてしまう短所がある。反面、不揮発性半導体メモリ装置は電源供給が中断されてもその内容を保存する。
したがって、不揮発性半導体メモリ装置は電源が供給されたか否かに関わらず、保存されなければならない内容を記憶させるのに使われる。

不揮発性メモリ装置の代表的な例としてフラッシュメモリ装置がある。
フラッシュメモリ装置はコンピュータ、携帯電話、スマートフォン、ＰＤＡ、デジタルカメラ、カムコーダ、ボイスレコーダ、ＭＰ３プレーヤー、個人用携帯端末機ＰＤＡ、携帯用コンピュータ（Ｈａｎｄｈｅｌｄ ＰＣ）、ゲーム機、ファックス、スキャナー、プリンター等のような情報機器の音声及び画像データ格納媒体として広く使用されている。

近年、半導体メモリ装置の集積度を向上させるためにメモリセルを３次元的に積層させる不揮発性メモリ装置が活発に研究されている。
３次元的に積層させる不揮発性メモリ装置では、電荷トラップ形フラッシュメモリセル（Ｃｈａｒｇｅ Ｔｒａｐ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｃｅｌｌ）が使用される。
電荷トラップ形フラッシュメモリセルの使用及び３次元構造によって提供されるセルサイズの増加によって３次元不揮発性メモリ装置のワードラインの間の干渉問題は大部分解消されている。
したがって、１つのメモリセルにマルチ−ビットをプログラムする場合に１−ビットずつプログラムする方式（例えば、シャドープログラム）の代わりに、マルチ−ビットを１回でプログラムする方式（以下、ワンショットプログラム）を使用することができる。

しかし、このようなワンショットプログラム方式にしたがってデータを格納する場合、１つのワードラインに接続されるメモリセルに格納されるマルチ−ビットのデータが全て提供されてこそ書き込み動作が可能である。
したがって、サイズが小さいデータに対してワンショットプログラム方式を適用する場合、データを蓄積するバッファリング及びプログラム動作に所要される時間が長くなって非効率的な書き込み動作が予想される。
したがって、ワンショットプログラム方式を適用する不揮発性メモリ装置で相対的に小さい容量のデータを格納するための技術が要求されているという問題がある。

米国特許第８，２７０，２１４号明細書

本発明は上記従来の不揮発性メモリ装置における問題点に鑑みてなされたものであって、本発明の目的は、ワンショットプログラム方式の不揮発性メモリ装置で基準容量以下のデータを高速にプログラムすることができるメモリシステム及び不揮発性メモリ装置のプログラム方法を提供することにある。

上記目的を達成するためになされた本発明によるメモリシステムは、１回のプログラムサイクルの間に、１つのメモリセルにマルチビットデータをプログラムする不揮発性メモリ装置と、書き込み命令語にしたがって前記不揮発性メモリ装置の選択された行に接続されるメモリセルが第１プログラムモード又は第２プログラムモードのいずれか１つのモードでプログラムされるように前記不揮発性メモリ装置を制御するメモリコントローラとを有し、前記第１プログラムモードでは、前記メモリセルに格納可能である最大数に対応する複数の論理ページが格納され、前記第２プログラムモードでは、前記最大数より少ない１つ以上の論理ページが前記第１プログラムモードとは異なる電圧バイアスを用いて前記メモリセルに格納されることを特徴とする。

また、上記目的を達成するためになされた本発明によるメモリシステムは、同一ワードラインに接続されるメモリセルに論理的にＮ（Ｎは２以上の整数）個ページのデータをプログラムするよう設定されるメモリセルアレイを含む不揮発性メモリ装置と、外部からの書き込み命令語及び書き込み要請されたデータを受信して、一般プログラムモード又は擬似プログラムモードの選択されたいずれか１つのモードに前記書き込み要請されたデータをプログラムするよう前記不揮発性メモリ装置を制御するメモリコントローラとを有し、前記一般プログラムモードでは、前記メモリコントローラは、前記書き込み要請されたデータを前記メモリセルアレイの前記同一ワードラインに接続されたメモリセルの各々にＮ−ビットデータが格納されるよう前記不揮発性メモリ装置を制御し、前記擬似プログラムモードでは、前記メモリコントローラは、前記書き込み要請されたデータを前記メモリセルアレイの前記同一ワードラインに接続されたメモリセルの各々にＮ−ビットより少ないビット数データが格納されるよう前記不揮発性メモリ装置を制御し、前記擬似プログラムモードのプログラム速度と前記一般プログラムモードのプログラム速度とが異なるように前記擬似プログラムモードのバイアス条件の内の少なくとも１つは、前記一般プログラムモードのバイアス条件の内の少なくとも１つと異なることを特徴とする。

また、上記目的を達成するためになされた本発明によるメモリシステムは、シングルレベルセルで構成される第１メモリ領域とマルチレベルセルで構成される第２メモリ領域とを含む不揮発性メモリ装置と、外部から提供されるデータを前記第１メモリ領域に格納し、前記格納されたデータを第１プログラムモードにしたがって前記第２メモリ領域にプログラムするよう前記不揮発性メモリ装置を制御するメモリコントローラとを有し、前記メモリコントローラは、前記第１メモリ領域が消去状態であるか否かに基づき、書き込み要請されるデータを第２プログラムモードにしたがって前記第２メモリ領域に格納するよう前記不揮発性メモリ装置を制御し、前記第１プログラムモードでは、選択されたメモリ領域に複数のページデータが１回のプログラムサイクルの間に格納され、前記第２プログラムモードでは、前記選択されたメモリ領域に前記複数のページデータより少ない容量のデータが前記第１プログラムモードのプログラム速度より高速にプログラムされることを特徴とする。

上記目的を達成するためになされた本発明による不揮発性メモリ装置のプログラム方法は、ワンショットプログラム方式にて複数ページのデータをプログラムする不揮発性メモリ装置のプログラム方法において、書き込み要請されるデータのサイズを基準値と比較する段階と、前記データのサイズが前記基準値より小さい場合、前記書き込み要請されるデータに対する擬似プログラム命令語を前記不揮発性メモリ装置に提供する段階と、選択されたメモリセルに前記書き込み要請されたデータを前記擬似プログラム命令語に従う擬似プログラムモードでプログラムする段階と、前記選択されたメモリセルに含まれる複数の論理ページ領域の中から前記擬似プログラムモードによって除外されるページアドレスをマッピングテーブルから除外させる段階とを有し、前記擬似プログラムモードに従って形成されるメモリセルのプログラム状態は、前記ワンショットプログラム方式にしたがって形成される閾値電圧分布とは異なる閾値電圧分布で形成されることを特徴とする。

また、上記目的を達成するためになされた本発明による不揮発性メモリ装置のプログラム方法は、第１メモリ領域と第２メモリ領域とを有し、前記第２メモリ領域は、ワンショットプログラム方式に従ってデータが書き込まれる不揮発性メモリ装置のプログラム方法において、書き込みデータを受信する段階と、前記第１メモリ領域が消去状態であるか否かを検出する段階と、前記検出の結果、前記第１メモリ領域が消去されていない状態である場合、前記書き込みデータを前記第１メモリ領域にバッファリングせずに、前記第２メモリ領域の選択されたメモリセルに擬似プログラムモードにに従ってプログラムする段階と、前記選択されたメモリセルに含まれる複数の論理ページ領域の中から前記擬似プログラムモードによって除外されるページアドレスをマッピングテーブルから除外させる段階とを有し、前記擬似プログラムモードに従って形成される前記選択されたメモリセルの閾値電圧分布は、消去状態と少なくとも１つの擬似プログラム状態とを含み、前記少なくとも１つの擬似プログラム状態は、割り当てられた論理ページの読み出し電圧の中で最も大きい電圧ウインドウを有する閾値電圧分布に対応することを特徴とする。

本発明に係るメモリシステム及び不揮発性メモリ装置のプログラム方法によれば、マルチ−レベルセルに基準サイズ以下のデータを高速にプログラムすることができ、プログラム性能が高いメモリシステムを具現することができるという効果がある。

本発明の実施形態によるメモリシステムを示すブロック図である。 図１のメモリコントローラでプログラムモードを決定する方法を簡略に説明するための図である。 本発明の実施形態による不揮発性メモリ装置を示すブロック図である。 本発明の実施形態によるワンショットプログラムを簡略に説明するための図である。 本発明の実施形態による擬似プログラム方法を説明するための図である。 本発明の図１のメモリコントローラの動作を説明するためのフローチャートである。 図６の擬似プログラムを遂行するメモリコントローラの動作を説明するためのフローチャートである。 本発明の実施形態による擬似プログラム動作のための命令語シークェンスを例示的に説明するためのタイミング図である。 本発明の実施形態による擬似プログラム動作のための命令語シークェンスを例示的に説明するためのタイミング図である。 図１に示したマッピングテーブルを例示的に示す表である。 本発明の実施形態による擬似プログラム方法を説明するための波形図である。 本発明の実施形態による擬似プログラム方法を説明するための波形図である。 本発明の実施形態による擬似プログラム方法を説明するための波形図である。 本発明の実施形態による擬似プログラム方法を説明するための波形図である。 本発明の実施形態による擬似プログラム動作によってプログラムされたメモリセルに対する読み出し方法を説明するためのタイミング図である。 本発明の実施形態による３−ビットマルチレベルセルに対する擬似プログラム方法を説明するための図である。 本発明の実施形態による３−ビットマルチレベルセルに対する擬似プログラム方法を説明するための表である。 本発明の他の実施形態による３−ビットマルチレベルセルに対する擬似プログラム方法を説明するための図である。 本発明の他の実施形態による３−ビットマルチレベルセルに対する擬似プログラム方法を説明するための表である。 本発明のその他の実施形態による３−ビットマルチレベルセルに対する擬似プログラム方法を説明するための図である。 本発明のその他の実施形態による３−ビットマルチレベルセルに対する擬似プログラム方法を説明するための表である。 本発明の実施形態による４−ビットマルチレベルセルに対する擬似プログラム方法を説明するための図である。 本発明の実施形態による４−ビットマルチレベルセルに対する擬似プログラム方法を説明するための表である。 本発明の他の実施形態による４−ビットマルチレベルセルに対する擬似プログラム方法を説明するための図である。 本発明の他の実施形態による４−ビットマルチレベルセルに対する擬似プログラム方法を説明するための表である。 本発明の実施形態による擬似プログラム動作を実施するメモリシステムの相互動作を簡略に説明するための図である。 図１の不揮発性メモリ装置のメモリブロック（ＢＬＫｉ）を例示的に示す斜視図である。 本発明の他の実施形態によるメモリシステムを示すブロック図である。 図１９の不揮発性メモリ装置を示すブロック図である。 本発明の実施形態による図１９のメモリシステムの動作を例示的に説明するためのフローチャートである。 本発明の他の実施形態による図１９のメモリシステムの動作を説明するためのフローチャートである。 本発明の実施形態によるソリッドステートディスク（ＳＳＤ）を含む使用者装置を示すブロック図である。 本発明の実施形態によるデータ格納装置（メモリカード）を例示的に示すブロック図である。 本発明の実施形態によるコンピューティングシステムを示すブロック図である。

次に、本発明に係るメモリシステム及び不揮発性メモリ装置のプログラム方法を実施するための形態の具体例を図面を参照しながら説明する。

同一の構成要素は同一の参照番号を利用して引用する。
類似する構成要素は同様の参照番号を利用して引用する。以下で説明する本発明によるフラッシュメモリ装置の回路構成と、それによって遂行される読み出し動作は、例示的に説明したことに過ぎず、本発明の技術的思想を逸脱しない範囲内で多様な変化及び変更が可能である。

また、本発明の特徴及び機能を説明するための不揮発性格納媒体としてフラッシュメモリ装置を一例として使用する。
しかし、この技術分野に熟練した者はここに記載した内容によって本発明の他の長所及び性能を容易に理解し得る。また、格納媒体としてその他の不揮発性メモリ装置で構成することもできる。例えば、格納媒体としてＰＲＡＭ、ＭＲＡＭ、ＲｅＲＡＭ、ＦＲＡＭ（登録商標）、ＮＯＲフラッシュメモリ等が使用でき、異種のメモリ装置が混用されるメモリシステムにも適用され得る。

本発明は他の実施形態を通じて具現されるか、或いは適用され得る。その上に、詳細な説明は本発明の範囲、技術的思想、及び他の目的から相当に逸脱しなく、観点及び応用にしたがって修正するか、或いは変更することができる。

図１は、本発明の実施形態によるメモリシステムを示すブロック図である。
図１を参照すると、メモリシステム１００はメモリコントローラ１１０及び不揮発性メモリ装置１２０を包含する。
メモリコントローラ１１０はホスト（Ｈｏｓｔ）の要請に応答して不揮発性メモリ装置１２０を制御するよう構成される。メモリコントローラ１１０はホスト（Ｈｏｓｔ）と不揮発性メモリ装置１２０とのインターフェイシングを行う。

メモリコントローラ１１０はホストの書き込み要請に応答してデータ（Ｄａｔａ）を書き込むために不揮発性メモリ装置１２０を制御する。また、メモリコントローラ１１０はホストからの読み出し命令に応答して不揮発性メモリ装置１２０の読み出し動作を制御する。
メモリコントローラ１１０ではファームウェアの一種であるフラッシュ変換階層（Ｆｌａｓｈ Ｔｒａｎｓｌａｔｉｏｎ Ｌａｙｅｒ：以下、ＦＴＬ）が駆動され得る。

フラッシュ変換階層（ＦＴＬ）は、ホストのファイルシステムと不揮発性メモリ装置１２０との間で不揮発性メモリ装置１２０の消去動作（ｅｒａｓｅ ｏｐｅｒａｔｉｏｎ）を隠すためのインターフェイスを提供する。
フラッシュ変換階層（ＦＴＬ）によって、書き込みの前の消去（Ｅｒａｓｅ−ｂｅｆｏｒｅ−Ｗｒｉｔｅ）及び消去単位と書き込み単位の不一致という不揮発性メモリ装置１２０の短所が補完される。
また、フラッシュ変換階層（ＦＴＬ）は不揮発性メモリ装置１２０の書き込み動作の時、ファイルシステムが生成した論理アドレス（ＬＡ）を不揮発性メモリ装置１２０の物理アドレス（ＰＮ）にマッピング（Ｍａｐｐｉｎｇ）させる。
このようなアドレスマッピングのためにメモリコントローラ１１０はマッピングテーブル１１５を構成することができる。

本発明のメモリコントローラ１１０は、ホストから書き込み要請されるデータのサイズにしたがって複数のプログラムモードの中のいずれか１つを選択する。
メモリコントローラ１１０は、書き込み要請されるデータのサイズが基準値より小さい場合、擬似プログラムモード（Ｐｓｅｕｄｏ Ｐｒｏｇｒａｍ Ｍｏｄｅ）を選択する。
一方、メモリコントローラ１１０は、書き込み要請されるデータのサイズが基準値以上である場合、一般プログラムモード（Ｎｏｒｍａｌ Ｐｒｏｇｒａｍ Ｍｏｄｅ）を選択する。
ここで、基準値は、ワンショットプログラム方式において、１つのプログラム単位より小さいデータサイズであり得る。
例えば、１つのプログラム単位が３つのページサイズに対応する場合、基準値は２つのページサイズ又は１つのページサイズに成り得る。

メモリコントローラ１１０は、擬似プログラムモードを選択時、不揮発性メモリ装置１２０に擬似プログラム命令語（ＰＰ＿ＣＭＤ）を伝達する。
一方、メモリコントローラ１１０は、一般プログラムモード選択時、書き込み要請されたデータを１つのプログラム単位（例えば、３つのページ）を全て活用する一般プログラムモードにしたがってプログラムするよう一般プログラム命令（ＮＰ＿ＣＭＤ）を不揮発性メモリ装置１２０に伝達する。

不揮発性メモリ装置１２０は、メモリコントローラ１１０の制御にしたがって、消去動作、読み出し動作、及び書き込み動作を遂行する。
不揮発性メモリ装置１２０は、複数のメモリブロック（ＢＬＫ１〜ＢＬＫｉ）を含み、メモリブロックの各々は行と列に配列された複数のメモリセルを包含する。
メモリセルの各々は、マルチ−ビットを格納するマルチレベルセル（ＭＬＣ）を包含する。
不揮発性メモリ装置１２０は複数のメモリブロック（ＢＬＫ１〜ＢＬＫｉ〜を包含することができ、各々のメモリブロック（ＢＬＫ１〜ＢＬＫｉ）は１つの消去単位を構成することができる。
各々のメモリブロック（ＢＬＫ１〜ＢＬＫｉ）は、基板と交差する方向にメモリセルが積層されるＮＡＮＤ形セルストリング（ＮＡＮＤ ｃｅｌｌ ｓｔｒｉｎｇ）を包含することができる。

特に、不揮発性メモリ装置１２０は、擬似プログラム命令語（ＰＰ＿ＣＭＤ）に応答して提供されるデータを選択されたメモリセルに高速にプログラムすることができる。
擬似プログラム命令語（ＰＰ＿ＣＭＤ）と共に提供された書き込みデータは、選択されたメモリセルに高速にプログラムされる。
即ち、擬似プログラムモードでは、一般プログラムモードのバイアス条件とは異なる条件下でプログラム動作を実施する。
例えば、擬似プログラムモードでは、プログラムループ数、プログラム開始電圧、ＩＳＰＰ（ｉｎｃｒｅｍｅｎｔａｌ ｓｔｅｐ ｐｕｌｓｅ ｐｒｏｇｒａｍｍｉｎｇ）のステップ電圧の大きさ等が一般プログラムモードに比べて異なる。

本発明の実施形態によれば、メタデータ（Ｍｅｔａ ｄａｔａ）のようなランダムパターンに書き込み要請される比較的小さいサイズのデータを速やかに不揮発性メモリセルにプログラムすることができる。
即ち、不揮発性メモリセルに格納されなければならないデータがワンショットプログラムのための１つのプログラム単位を構成しなくともメモリセルにプログラムすることができる。
このような場合、突然のパワーオフ（Ｓｕｄｄｅｎ Ｐｏｗｅｒ Ｏｆｆ）状況でのデータ消失を最少化することが期待できる。共に、書き込み要請されるデータの重要度（Ｉｍｐｏｒｔａｎｃｅ）や属性（Ａｔｔｒｉｂｕｔｅ）にしたがって擬似プログラムモードの実施の可否を決定することもあり得る。

図２は、図１のメモリコントローラでプログラムモードを決定する方法を簡略に説明するための図である。
図２を参照すると、メモリコントローラ１１０は、書き込み要請されるデータのサイズを参照して、不揮発性メモリ装置１２０のプログラムモードを決定する。
基準サイズ（Ｒｅｆｅｒｅｎｃｅ Ｓｉｚｅ）より小さいサイズの書き込みデータ１（Ｗｒｉｔｅ Ｄａｔａ１）が書き込み要請される場合、メモリコントローラ１１０は擬似プログラムモード（Ｐｓｅｕｄｏ Ｐｒｏｇｒａｍ Ｍｏｄｅ）に決定する。
一方、基準サイズと同一であるか、或いは大きいサイズの書き込みデータ２（Ｗｒｉｔｅ Ｄａｔａ２）が書き込み要請される場合、メモリコントローラ１１０は一般プログラムモードに決定する。

ここでは、書き込み要請されるデータのサイズのみを参照して書き込みデータのプログラムモードが決定したが、本発明はこれのみに制限されない。
即ち、書き込みデータの重要度、属性、及び入力パターン（Ｉｎｐｕｔ Ｐａｔｔｅｒｎ）等によってもプログラムモードが決定され得る。
例えば、迅速なプログラムを要しない低い重要度のデータはデータのサイズが小さい場合にも一般プログラムモードにしたがってプログラムされるように決定され得る。

図３は、本発明の実施形態による不揮発性メモリ装置を示すブロック図である。
図３を参照すると、不揮発性メモリ装置１００は、セルアレイ１２１、行デコーダ（Ｒｏｗ−ＤＥＣ）１２２、ページバッファ１２３、入出力バッファ１２４、制御ロジック１２５、及び電圧発生器１２６を含む。

セルアレイ１２１は、ワードライン又は選択ラインを通じて行デコーダ１２２に接続される。
セルアレイ１２１はビットライン（ＢＬ０〜ＢＬｎ−１）を通じてページバッファ１２３に接続される。セルアレイ１２１は複数のＮＡＮＤ形セルストリング（ＮＡＮＤ Ｃｅｌｌ Ｓｔｒｉｎｇｓ）を含む。
各々のセルストリングは、垂直又は水平方向にチャンネルを形成することができる。セルアレイ１２１には複数のワードラインが垂直方向に積層され得る。特に、垂直方向にセルストリングが形成される不揮発性メモリ装置の場合、マルチ−ビットが１回のプログラムサイクルでプログラムされるワンショットプログラム（Ｏｎｅ Ｓｈｏｔ Ｐｒｏｇｒａｍ）方式によってプログラムすることができる。この場合には実質的にマルチビットが格納されたことを示すフラッグセル（Ｆｌａｇ Ｃｅｌｌ）が不必要になる。

行デコーダ１２２は、アドレス（ＡＤＤ）に応答してセルアレイ１２１の複数のメモリブロックの内のいずれか１つを選択する。
行デコーダ１２２は、選択されたメモリブロックの複数のワードワードラインの内のいずれか１つを選択することができる。行デコーダ１２２は選択されたメモリブロックのワードラインに電圧発生器１２６からの電圧を伝達する。
プログラム動作時、行デコーダ１２２は選択ワードライン（Ｓｅｌｅｃｔｅｄ ＷＬ）にプログラム電圧（Ｖｐｇｍ）と検証電圧（Ｖｆｙ）を、非選択ワードライン（Ｕｎｓｅｌｅｃｔｅｄ ＷＬ）にはパス電圧（Ｖｐａｓｓ）を伝達する。

ページバッファ１２３は、プログラム動作時、セルアレイ１２１のビットライン（ＢＬ０〜ＢＬｎ−１）の各々にプログラムされるデータに対応するビットライン電圧を伝達する。
読み出し動作時、ページバッファ１２３は選択されたメモリセルに格納されたデータをビットライン（ＢＬ０〜ＢＬｎ−１）を通じて感知する。
ページバッファ１２３は感知されたデータをラッチして入出力バッファ１２４に伝達する。

入出力バッファ１２４は、プログラム動作時に入力される書き込みデータをページバッファ１２３に伝達する。
入出力バッファ１２４は、読み出し動作時にページバッファ１２３から提供される読み出しデータを外部へ出力する。
入出力バッファ１２４は、入力されるアドレス又は命令語を制御ロジック１２５や行デコーダ１２２に伝達する。

制御ロジック１２５は、入出力バッファ１２４から伝達される命令語（ＣＭＤ）及びアドレス（ＡＤＤ）に応答してページバッファ１２３及び電圧発生器１２６を制御する。
制御ロジック１２５は、プログラム命令によって互に異なる方式のバイアスを生成するよう電圧発生器１２６を制御する。
例えば、制御ロジック１２５は、擬似プログラム命令（ＰＰ＿ＣＭＤ）に応答して、選択されたワードラインに提供する粗いプログラム電圧（Ｃｏａｒｓｅ Ｐｒｏｇｒａｍ Ｖｏｌｔａｇｅ）を生成する。
一方、制御ロジック１２５は、一般プログラム命令（ＮＰ＿ＣＭＤ）に応答して精巧なプログラム電圧（Ｆｉｎｅ Ｐｒｏｇｒａｍ Ｖｏｌｔａｇｅ）を生成するよう電圧発生器１２６を制御する。

電圧発生器１２６は、制御ロジック１２５の制御にしたがって各々のワードラインへ供給される多様な種類のワードライン電圧と、メモリセルが形成されたバルク（例えば、ウェル領域）へ供給される電圧とを生成する。
各々のワードラインへ供給されるワードライン電圧としてはプログラム電圧（Ｖｐｇｍ）、パス電圧（Ｖｐａｓｓ）、選択読み出し電圧（Ｖｒｄ）及び非選択読み出し電圧（Ｖｒｅａｄ）等がある。
電圧発生器１２６は、制御ロジック１２５の制御に応答して、粗いプログラム電圧又は精巧なプログラム電圧を生成する。

粗いプログラム電圧は、プログラム開始電圧が相対的に高いか、或いはパルス間のステップ電圧が大きいＩＳＰＰ（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍ）電圧であり得る。
又は、粗いプログラム電圧は、相対的に少ない数のプログラムループを提供するためのプログラム電圧であり得る。
即ち、粗いプログラム電圧は、プログラム検証パルスの数が減少された形態に提供され得る。
一方、精巧なプログラム電圧は、選択されたメモリセルの分布を最適に形成するためのＩＳＰＰ電圧として提供され得る。
加えて、すべてのプログラム状態の各々に対する検証電圧パルスが精巧なプログラム電圧を含み得る。

上述した不揮発性メモリ装置１２０は、メモリコントローラ１１０のプログラム命令によって互に異なるプログラム電圧を生成する。
即ち、擬似プログラム命令語（ＰＰ＿ＣＭＤ）に応答して不揮発性メモリ装置１２０は選択されたメモリ領域に高速に書き込みデータをプログラムすることができる。
擬似プログラム動作（Ｐｓｅｕｄｏ Ｐｒｏｇｒａｍ Ｏｐｅｒａｔｉｏｎ）を通じて選択されたメモリ領域に格納可能である容量より少ないサイズのデータを高速にプログラムすることができる。

図４は、本発明の実施形態によるワンショットプログラムの特徴を簡略に説明するための図である。
図４を参照すると、（Ｉ）はプログラムされる以前のメモリセルの閾値電圧状態を示す分布であり、（ＩＩ）はワンショットプログラム以後のメモリセルのプログラム状態に該当する閾値電圧の分布を示す。

図４の（Ｉ）で示すように、プログラムされる以前にはすべてのメモリセルは消去状態Ｅ０に該当する閾値電圧を有する。
選択されたメモリセルは、消去動作によって全て消去状態Ｅ０に対応する閾値電圧を有する。
しかし、選択されたメモリセルが格納できる最大容量のデータが提供されれば、メモリセルに対するワンショットプログラム（Ｏｎｅ Ｓｈｏｔ Ｐｒｏｇｒａｍ）が実施される。

ワンショットプログラムは、マルチレベルセルに格納することができるマルチ−ビットが１つのプログラムサイクルを通じて格納されるプログラム動作である。
即ち、２−ビットマルチレベルセルの場合、ワンショットプログラムによって１つのメモリセルに２−ビットデータが１回のプログラムサイクルの間にプログラムされる動作をいう。
１回のプログラムサイクルは、複数の増加するプログラムパルスと各々のプログラムパルスに後続するターゲット状態（Ｑ１、Ｑ２、Ｑ３）の各々に対応する検証パルスで構成される。
即ち、ワンショットプログラムはマルチレベルセルに１つのプログラムサイクルで１−ビットが格納されるシャドープログラム（Ｓｈａｄｏｗ Ｐｒｏｇｒａｍ）方式と対比され得る。

ワンショットプログラムは、プログラム攪乱（Ｐｒｏｇｒａｍ Ｄｉｓｔｕｒｂａｎｃｅ）のようなワードライン間の干渉が問題にならない垂直構造不揮発性メモリ装置で使用され得る。
そして、本発明のマルチレベルセルをプログラムする方式で一般プログラム命令語（ＮＰ＿ＣＭＤ）に応答して不揮発性メモリ装置１２０が遂行するプログラム方式がワンショットプログラム方式である。

図５は、本発明の実施形態による擬似プログラム方法を説明するための図である。
図５を参照すると、本発明の不揮発性メモリセルは、ワードライン単位にプログラムされ、各々のメモリセルは２−ビットのデータが格納される。

ワードライン（ＷＬ０、ＷＬ１）に接続されるメモリセルの各々は既に２−ビットのデータがワンショットプログラム動作によって書き込まれた状態である。
即ち、ワードライン（ＷＬ０、ＷＬ１）に接続されるメモリセルはワンショットプログラム動作によって４つの閾値電圧状態（Ｅ０、Ｑ１、Ｑ２、Ｑ３）の内のいずれか１つに対応する閾値電圧を有するようになる。
しかし、メモリコントローラ１１０の判断にしたがって入力されるデータが擬似プログラム動作によってプログラムされる場合、ワードラインＷＬ２に接続されるメモリセルの各々には１−ビットデータを高速にプログラムすることができる。

ワードライン（ＷＬ２）に接続されるメモリセルが擬似プログラム動作によってプログラムされる時、制御ロジック１２５（図３参照）は一般プログラム動作とは異なるレベルの電圧レベルを生成するよう電圧発生器１２（図３参照）を制御する。
電圧発生器１２６は、ワードライン（ＷＬ２）に接続されるメモリセルに高速のプログラムが可能である擬似プログラム動作のためのワードライン電圧を提供する。
擬似プログラム動作によれば、ターゲット閾値電圧の領域（ＰＳ１）が読み出し電圧Ｒ１と読み出し電圧Ｒ３との間に位置するので、相対的に精密でないレベル制御が可能である。

例えば、擬似プログラム動作時に提供されるプログラムパルスは、プログラムループ数が相対的に少ないか、或いはプログラム開始電圧が高いことがあり得る。
そして、擬似プログラム動作での検証パルスはターゲット閾値電圧の領域（ＰＳ１）に対応するパルスのみが提供されば良い。
したがって、擬似プログラム動作では一般プログラム動作に比べて少ない数の検証パルスが提供され、プログラムパルスの数も減少される。
したがって、擬似プログラム動作の速度は、一般プログラム動作の速度に比べて顕著に増加することができる。

擬似プログラム動作によってプログラムされたメモリセルは、ＭＳＢページを読み出するために提供される読み出し電圧（Ｒ１、Ｒ３）によって読み出される。
即ち、ワードラインＷＬ２に接続されたメモリセルのＬＳＢページはマッピングテーブル１１５から除外（Ｍａｐ Ｏｕｔ）された状態であるので、読み出し電圧（Ｒ１、Ｒ３）によって読み出されたデータのみが有効に出力される。
結果として、擬似プログラム動作によってプログラムされたメモリセルはＭＳＢページの読み出し動作によってセンシングされる。

ワードラインＷＬ２のＭＳＢページを読み出すためには、読み出し電圧Ｒ１によって１回、読み出し電圧Ｒ３によって１回のセンシングが遂行される。
そして、最終的に読み出し電圧Ｒ１によって擬似プログラム動作によって書き込まれたデータが決定されて出力される。

図６は、本発明の実施形態によるメモリコントローラの動作を簡略に説明するためのフローチャートである。
図６を参照すると、メモリコントローラ１１０は、ホストの書き込み要請に応答して擬似プログラム動作又は一般プログラム動作を選択する。

段階Ｓ１１０で、書き込み要請が発生すれば、メモリコントローラ１１０は書き込み要請されるデータを受信する。
ここで、書き込み要請はホストから提供される。しかし、書き込み要請はホストで発生することに制限されない。メモリコントローラ１１０の内部動作によって相対的に小さいサイズのデータが書き込み要請され得る。

次に、段階Ｓ１２０で、メモリコントローラ１１０は、書き込み要請されるデータサイズにしたがって動作分岐を遂行する。
書き込み要請されるデータのサイズが基準Ｒｅｆより小さければ（はい方向）、手続は段階Ｓ１３０へ移動する。
一方、書き込み要請されるデータのサイズが基準Ｒｅｆと同一であるか、或いは大きい場合に、手続は段階Ｓ１４０へ移動する。

段階Ｓ１３０で、メモリコントローラ１１０は擬似プログラム動作によって書き込み要請されたデータを不揮発性メモリ装置１２０にプログラムする。
即ち、メモリコントローラ１１０は書き込み要請されたデータを不揮発性メモリ装置１２０の選択された領域に擬似プログラム動作によってプログラムするために別の命令語シークェンスを提供する。
擬似プログラム命令語（ＰＰ＿ＣＭＤ）の提供によって不揮発性メモリ装置１２０は選択されたメモリ領域を一般プログラム動作とは異なるバイアス条件下で高速のプログラム動作を遂行する。
続いて、メモリコントローラ１１０は擬似プログラムによって選択されたメモリ領域のページアドレスの中で除外（Ｍａｐ ｏｕｔ）される領域をマッピングテーブル１１５に書き込む。

段階Ｓ１４０で、メモリコントローラ１１０は書き込み要請されるデータを一般プログラム動作によってプログラムする。
メモリコントローラ１１０は、書き込み要請されるデータを選択されたメモリ領域にプログラムするための一般プログラム命令語（ＮＰ＿ＣＭＤ）を不揮発性メモリ装置１２０へ提供する。
一般プログラム命令語（ＮＰ＿ＣＭＤ）に応答して不揮発性メモリ装置１２０は選択されたメモリ領域に対するワンショットプログラム（Ｏｎｅ Ｓｈｏｔ Ｐｒｏｇｒａｍ）を遂行する。
即ち、不揮発性メモリ装置１２０は１回のプログラムサイクルの間選択されたメモリ領域（１つのワードラインに接続されるメモリセル）に複数ページのデータをプログラムする。

以上では書き込み要請されたデータのプログラム方式を決定する基準がデータのサイズである実施形態を簡略に説明した。
しかし、データのサイズのみならず、入力パターンやデータの属性、重要度等が上述したプログラム方式の決定基準として用いることができるのは容易に理解できる。

図７は、図６で記述する擬似プログラムを遂行するメモリコントローラの動作をさらに具体的に説明するためのフローチャートである。
図７を参照すると、メモリコントローラ１１０は、マッピングテーブル１１５を用い擬似プログラム動作にしたがうアドレスマッピングを遂行する。

段階Ｓ１３２で、メモリコントローラ１１０は擬似プログラム動作の決定によって書き込みデータを格納するメモリ領域を選択する。
一般的に不揮発性メモリ装置１２０のメモリ領域は、ワードラインの位置にしたがって順次にプログラムされる。
しかし、擬似プログラム動作が決定された場合、１つのワードラインに接続されるメモリセルのページ領域（例えば、ＭＳＢページとＬＳＢページと）の内で少なくとも１つは無効化される。

段階Ｓ１３４で、メモリコントローラ１１０は、不揮発性メモリ装置１２０に擬似プログラム命令語（ＰＰ＿ＣＭＤ）とデータを伝達する。
擬似プログラム命令語（ＰＰ＿ＣＭＤ）に応答して、不揮発性メモリ装置１２０は選択された領域に対する擬似プログラム動作のためのプログラム電圧や検証電圧を生成する。
そして、生成された電圧を使用して不揮発性メモリ装置１２０は選択されたメモリ領域を高速にプログラムする。

段階Ｓ１３６で、メモリコントローラ１１０は、擬似プログラムにしたがうマッピングテーブル１１５のアップデートを遂行する。
選択されたメモリ領域の複数ページ領域の内の一部は、擬似プログラム動作による割り当てで除外（Ｍａｐ ｏｕｔ）される。
割り当てで除外されるページ領域は、以後読み出し動作の時に参照されて、読み出し動作がブロックされるか、或いは読み出されたデータが無効化される。

図８Ａ及び図８Ｂは、本発明の実施形態による擬似プログラム動作のための命令語シークェンスを例示的に説明するためのタイミング図である。
図８Ａを参照すると、擬似プログラム命令語（ＰＰ＿ＣＭＤ）に対応する命令語シークェンスでは新しい命令語セットが割り当てられる。
入力データ（Ｄｉｎ）に対する擬似プログラム動作を指示する第１命令語セット（ＣＳ１）１３１は命令語ラッチイネーブル信号（ＣＬＥ）のハイ（Ｈｉｇｈ）区間で不揮発性メモリ装置１２０（図３参照）に入力される。

アドレスラッチイネーブル信号（ＡＬＥ）のハイ（Ｈｉｇｈ）区間で擬似プログラムのためのメモリセルの列アドレス（ＣＡ）及び行アドレス（ＲＡ）が入力される。
列アドレス（ＣＡ）、行アドレス（ＲＡ）等はアドレス入力サイクルの間に不揮発性メモリ装置１２０に入力される。
アドレスに続いて、書き込み要請された書き込みデータ（Ｄｉｎ）が入力される。
書き込みデータ（Ｄｉｎ）は書き込みイネーブル信号（／ＷＥ）（図示せず）に同期されて入力される。
書き込みデータ（Ｄｉｎ）の入力が完了されれば、命令語ラッチイネーブル信号（ＣＬＥ）のハイ区間でコンファームを指示する第２命令語セット（ＣＳ２）が入力される。
第２命令語セット（ＣＳ２）１３３に応答して不揮発性メモリ装置１２０は書き込みデータ（Ｄｉｎ）を選択されたメモリセルに擬似プログラム動作によってプログラムする。

擬似プログラム動作によって選択されたメモリセルにデータが記入される時間がレディ／ビジー信号（ＲｎＢ）のロー（Ｌｏｗ）区間に対応するプログラム時間（ｔＰＲＯＧ）である。
擬似プログラム方式にしたがってデータがプログラムされる時には相対的にプログラム時間が一般プログラムモードに比べて短くなる。
ここで、擬似プログラム動作を指示するために命令語セット（ＣＳ１、ＣＳ２）の中でいずれか１つ又は命令語セット（ＣＳ１、ＣＳ２）の全てのコードを一般プログラム動作と差別化することができる。

図８Ｂは、擬似プログラム命令語（ＰＰ＿ＣＭＤ）に対応する命令語シークェンスの他の実施形態を示すタイミング図である。
命令語セット（８０ｈ、１０ｈ）は各々命令語ラッチイネーブル信号（ＣＬＥ）のハイ区間で不揮発性メモリ装置１２０に入力される。
アドレスラッチイネーブル信号（ＡＬＥ）のハイ区間で擬似プログラムのためのメモリセルの列アドレス（ＣＡ）及び行アドレス（ＲＡ’）が入力される。
擬似プログラム動作のために命令語セットではないアドレスセット（ＲＡ’）の変更を通じても不揮発性メモリ装置１２０を制御することができる。

図９は図１に示したマッピングテーブルを例示的に示す表である。
図９を参照すると、メモリコントローラ１１０は、擬似プログラムのために選択されるメモリセルのページアドレスを設定する。
例えば、メモリコントローラ１１０はワードライン（ＷＬ２）に接続されるメモリセルに対して擬似プログラム対象に選択した場合、ワードライン（ＷＬ２）に接続されるメモリセルのＬＳＢページ（１^ｓｔＰａｇｅ）をマップアウト（Ｍａｐ ｏｕｔ）させる。

ここで、マップアウト（Ｍａｐ ｏｕｔ）は、選択されたメモリセルに割り当てる複数のページ領域の中で実質的にデータが格納されないページ領域を指定する作業である。
例えば、ワードライン（ＷＬ２）に接続されるメモリセルが擬似プログラム動作の対象になった場合、メモリコントローラ１１０（図１参照）は実質的にデータが格納されるＭＳＢページ（２^ｎｄＰａｇｅ）のみをマッピングする。
即ち、表に示した５番目のページをワードライン（ＷＬ２）に接続されるメモリセルのＭＳＢページ（２^ｎｄＰａｇｅ）にマッピングする。従って、擬似プログラムされたデータはワードライン（ＷＬ２）に接続されたメモリセルに対するＭＳＢページ（２^ｎｄＰａｇｅ）の読み出しを通じて読み出されることを意味する。

図１０Ａ〜図１０Ｄは、本発明の実施形態による擬似プログラム方法を説明するための波形図である。
図１０Ａは、一般プログラム動作で選択されたメモリセルのワードライン電圧を示し、図１０Ｂ〜図１０Ｄは、擬似プログラム動作で選択されたメモリセルのワードラインに提供する電圧を例示的に示す。
ここで、選択されたメモリセルは、２−ビットマルチレベルセルであることと仮定する。したがって、ワンショットプログラム動作で消去状態Ｅ０及び３つのターゲット状態（Ｑ１、Ｑ２、Ｑ３）の内のいずれか１つの状態にメモリセルの閾値電圧が変更される。

図１０Ａを参照すると、一般プログラム動作では選択されたメモリセルへ提供されるプログラム電圧はループ数（Ｎｕｍｂｅｒ ｏｆ ｌｏｏｐｓ）が増加するほど、増加するパルスとして提供される。
即ち、プログラム電圧は、増加形ステップパルスプログラム（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍｍｉｎｇ：ＩＳＰＰ）方式にしたがう。

ＩＳＰＰ方式のプログラム電圧によれば、増加ステップ（ΔＶ１）ぐらい増加するパルス列（Ｐｕｌｓｅ ｔｒａｉｎ）が選択されたメモリセルのワードラインに提供される。
そして、プログラム電圧パルス（Ｖｐｇｍ１、Ｖｐｇｍ２、…、ＶｐｇｍＭ）の各々に続いてターゲット状態（Ｑ１、Ｑ２、Ｑ３）の各々に対応する検証電圧（Ｖｆｙ１、Ｖｆｙ２、Ｖｆｙ３）が印加される。
このようなプログラム電圧パルス（Ｖｐｇｍ）と検証電圧パルスとの印加は最大ループ（ＬｏｏｐＭ）まで反複される。

図１０Ｂは、本発明の実施形態による擬似プログラム動作で選択されたワードラインに提供される電圧の波形を示す。
図１０Ｂを参照すると、擬似プログラム動作で選択されたメモリセルへ提供されるワードライン電圧は、ループ毎に増加ステップ（ΔＶ１）ぐらい増加するプログラム電圧パルス（ＶｐｇｍＮ）（Ｎ≧３）と、固定値として提供される検証電圧（Ｖｆｙ１）とで構成される。

プログラム電圧（Ｖｐｇｍ）の増加ステップ（ΔＶ１）は、図１０Ａに示した一般プログラム動作と同一であるが、プログラム開始電圧がプログラム電圧（Ｖｐｇｍ３）から提供される。
したがって、全体的なプログラムループの数は減少することができる。加えて、ターゲット状態に検証電圧（Ｖｆｙ１）がプログラムループ毎に印加される。
このようなプログラム電圧パルス（Ｖｐｇｍ）と検証電圧パルスとの印加は最大ループ（ＬｏｏｐＭ）まで反複される。

ここで、検証電圧（Ｖｆｙ１）のレベルは一般プログラム動作のプログラム状態（Ｑ１）をターゲットとする電圧であり得る。
しかし、検証電圧（Ｖｆｙ１）のレベルは、プログラム速度を高くするためにプログラム状態（Ｑ１）をターゲットとする検証電圧より増加或いは減少されたレベルで提供することもあり得る。

図１０Ｃは、本発明の実施形態による擬似プログラム動作で、プログラム開始電圧（Ｓｔａｒｔ ｖｏｌｔａｇｅ）は同一であるが、プログラム電圧パルス（ＶｐｇｍＮ）（１≦Ｎ≦Ｍ）のパルス間隔（Ｐｕｌｓｅ ｄｕｒａｔｉｏｎ）が減少された例を示す。
擬似プログラム動作では１つのターゲット状態のみを有しているので、プログラム検証に所要される時間を減らす。
したがって、プログラム電圧パルスの間の間隔（ΔＴ２＜ΔＴ１）が減少される。

図１０Ｄは、本発明の他の実施形態による擬似プログラム動作で提供されるワードライン電圧である。
図１０Ｄによると、プログラム電圧パルス（ＶｐｇｍＮ）の間の増加ステップ（ΔＶ２）は一般プログラム動作での増加ステップ（ΔＶ１）より増加する。
そして、プログラム電圧パルス（ＶｐｇｍＮ）の間の時間間隔（ΔＴ２）は一般プログラム動作での時間間隔（ΔＴ１）より減少する例を示す。
このような場合、図１０Ａ〜図１０Ｃのプログラム電圧が印加される時よりプログラム速度は著しく増加するようになる。

以上では擬似プログラム動作のために提供されるプログラム電圧と検証電圧との実施形態を例示的に説明した。
しかし、本発明の擬似プログラム動作のために提供することができるワードライン電圧の形態はここに制限されなく、高いプログラム速度を提供するための多様な組み合わせ又は変形が可能する。

図１１は、本発明の実施形態による擬似プログラム動作によってプログラムされたメモリセルに対する読み出し方法を説明するためのタイミング図である。
図１１を参照すると、擬似プログラム命令語（ＰＰ＿ＣＭＤ）によってプログラムされたメモリセルを読み出すためには指定された行アドレス（ＲＡ（Ｐ））が提供される。

図５で示したように２−ビットマルチレベルセルの場合、メモリコントローラ１１０はマッピングテーブル１１５（図１参照）を参照してマッピングから除外（Ｍａｐ ｏｕｔ）された論理ページ領域は無視する。
そして、メモリコントローラ１１０は、擬似プログラム方式でメモリセルに記入されたデータに対する行アドレス（ＲＡ（Ｐ））を読み出し命令語シークェンスに含んで不揮発性メモリ装置１２０へ提供する。

擬似プログラムされたデータを読み出すために、メモリコントローラ１１０は命令語セット（００ｈ）を命令語ラッチイネーブル信号（ＣＬＥ）のハイ区間で不揮発性メモリ装置１２０（図１参照）に入力する。
そして、メモリコントローラ１１０は、アドレスラッチイネーブル信号（ＡＬＥ）のハイ区間で列アドレス（ＣＡ）及び行アドレス（ＲＡ（Ｐ））１４０を不揮発性メモリ装置１２０に入力する。
行アドレス（ＲＡ（Ｐ））１４０は、先に説明した通りマッピングから除外されたページアドレスを参照して決定される。アドレスに続いてメモリコントローラ１１０は命令語セット（３０ｈ）を命令語ラッチイネーブル信号（ＣＬＥ）のハイ区間で不揮発性メモリ装置１２０に入力する。

命令語の入力に応答して不揮発性メモリ装置１２０は、読み出し時間（ｔＲ）の間にデータをセンシングし、ラッチする。
不揮発性メモリ装置１２０は行アドレス（ＲＡ（Ｐ））１４０を参照してＭＳＢページに対する読み出し動作を遂行する。
もし、３−ビット以上のマルチレベルセルが擬似プログラム方式でプログラムされた場合、行アドレス（ＲＡ（Ｐ））１４０は複数の論理ページの中の１つ又は２つの論理ページアドレスに提供される。
不揮発性メモリ装置１２０はデータの出力が準備されれば、レディ／ビジー信号（ＲｎＢ）をハイレベルに遷移してメモリコントローラ１１０にデータの出力が準備されたことを知らせる。
メモリコントローラ１１０は、レディ／ビジー信号（ＲｎＢ）のレベルを参照して不揮発性メモリ装置１２０からデータ（Ｄｏｕｔ）を読み出す。

図１２Ａ及び図１２Ｂは、本発明の実施形態による３−ビットマルチレベルセルに対する擬似プログラム方法を説明するための図表である。
図１２Ａは選択されたメモリセルの各々に擬似プログラム動作によって１−ビットのデータを格納する場合の閾値電圧分布を示す。
特に、３つの論理ページ領域の中で第１ページ領域（１^ｓｔＰａｇｅ）が擬似プログラムのためのメモリ領域に指定され、残る論理ページ領域（２^ｎｄＰａｇｅ、３^ｒｄＰａｇｅ）はマッピングテーブル１１５（図１参照）で除外された場合を示す。

図１２Ａを参照すると、擬似プログラムのために選択されたメモリセルの各々には１−ビットのデータが格納される。
選択されたメモリセルは、ワンショットプログラム方式を使用する一般プログラム動作によって３−ビットのデータを格納する。
選択されたメモリセルには一般プログラム動作によって消去状態（Ｅ０）及びプログラム状態（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７）の内のいずれか１つにプログラムされる。

しかし、擬似プログラム動作によって高速にプログラムされる場合、選択されたメモリセルは消去状態（Ｅ０）又はターゲット閾値電圧の領域である擬似プログラム状態（ＰＳ１）のいずれか１つの状態にプログラムされる。
ここで、高速の擬似プログラム動作によってメモリセルの閾値電圧が示された電圧ウインドウに対応する擬似プログラム状態（ＰＳ１）にプログラムされることと説明したが、本発明はここに制限されない。
しかし、擬似プログラム状態（ＰＳ１）は相対的に広い電圧ウインドウと低い閾値電圧とに対応するので、プログラム速度側面で有利である。

読み出し動作時、擬似プログラム動作によってプログラムされたメモリセルは第１ページ領域（１^ｓｔＰａｇｅ）の読み出し動作によって読出される。
例えば、選択されたメモリセルに対する読み出し電圧（Ｒ１、Ｒ５）によって読み出し動作が遂行される第１ページ領域（１^ｓｔＰａｇｅ）に対するする読み出し動作のみで擬似プログラムされたデータの読み出しが可能である。
さらに具体的には、読み出し電圧（Ｒ１）によって選択されたメモリセルの状態が消去状態（Ｅ０）であるか、或いは擬似プログラム状態（ＰＳ１）であるかが識別される。

読み出し動作時、メモリコントローラ１１０は選択されたメモリセルの３つ論理ページ領域の中で第１ページ領域（１^ｓｔＰａｇｅ）に対するアドレスを提供する。
そうすると、不揮発性メモリ装置１２０は選択されたメモリセルの第１ページ領域（１^ｓｔＰａｇｅ）をセンシングするための読み出し電圧（Ｒ１、Ｒ５）を順次に生成して選択されたメモリセルのワードラインに提供する。
そして、読み出し電圧（Ｒ１、Ｒ５）による選択されたメモリセルがオンセルであるか、或いはオフセルであるかがセンシングされ、特定ラッチに格納される。
そうすると、不揮発性メモリ装置１１０は読み出し電圧（Ｒ１）によってセンシングされたデータを擬似プログラムデータに出力する。

図１２Ｂは、図１２Ａの３−ビットマルチレベルセルに対する擬似プログラム動作時、メモリコントローラ１１０のマッピングテーブル１１５の例を簡略に示す表である。
図１２を参照すると、メモリコントローラ１１０はワードライン（ＷＬ２）に接続されるメモリセルに対する擬似プログラム動作を遂行した後に、マッピングテーブル１１５をアップデートする。

この時、メモリコントローラ１１０は、ワードライン（ＷＬ２）に接続されるメモリセルの第２ページ領域（２^ｎｄＰａｇｅ）と第３ページ領域（３^ｒｄＰａｇｅ）とを除外させる。
ワードライン（ＷＬ２）に接続されるメモリセルが擬似プログラム動作の対象になった場合、メモリコントローラ１１０は実質的にデータが格納される第１ページ領域（１^ｓｔＰａｇｅ）のみをマッピングする。
即ち、ワードライン（ＷＬ２）に対応するメモリセルの第１ページ領域（１^ｓｔＰａｇｅ）をホストから入力される論理アドレスに対応する不揮発性メモリ装置１２０の７番目のページにマッピングする。
従って、擬似プログラムされたデータはワードライン（ＷＬ２）に接続されたメモリセルに対する第１ページ領域（１^ｓｔＰａｇｅ）の読み出しを通じて読み出される。

図１３Ａ及び図１３Ｂは、本発明の他の実施形態による３−ビットマルチレベルセルに対する擬似プログラム方法を説明するための図表である。
図１３Ａは選択されたメモリセルの各々に擬似プログラム動作によって１−ビットのデータを格納する場合の閾値電圧分布を示す。
特に、３つの論理ページ領域の中で第３ページ領域（３^ｒｄＰａｇｅ）が擬似プログラムのためのメモリ領域に指定され、残る論理ページ領域（１^ｓｔＰａｇｅ、２^ｎｄＰａｇｅ）はマッピングテーブル１１５（図１参照）から除外される。

図１３Ａを参照すると、擬似プログラムのために選択されたメモリセルの各々には１−ビットのデータが格納される。
擬似プログラム動作によって高速にプログラムされる場合、選択されたメモリセルは消去状態（Ｅ０）又は擬似プログラム状態（ＰＳ１）のいずれか１つの状態にプログラムされる。
図１３Ａに示す擬似プログラム状態（ＰＳ１）は、図１２Ａの擬似プログラム状態（ＰＳ１の領域）よりさらに高い閾値電圧レベルを有する。
したがって、擬似プログラム動作に使用される検証電圧のレベルは、図１２Ａの実施形態に比べて相対的に高くなる。
したがって、図１２Ａの擬似プログラム動作の実施形態に比べて相対的にプログラム速度は減少することになる。

読み出し動作時、擬似プログラム動作によってプログラムされたメモリセルは第３ページ領域（３^ｒｄＰａｇｅ）の読み出し動作によって読出される。
例えば、選択されたメモリセルに対する読み出し電圧（Ｒ３、Ｒ７）によって読み出し動作が遂行される第３ページ領域（３^ｒｄＰａｇｅ）に対する読み出し動作のみに擬似プログラムされたデータの読み出しが可能である。
さらに具体的には、読み出し電圧（Ｒ３）によって選択されたメモリセルの状態が消去状態（Ｅ０）であるか、或いは擬似プログラム状態（ＰＳ１）であるかが識別され得る。

読み出し動作時、メモリコントローラ１１０は選択されたメモリセルの３つ論理ページ領域の中で第３ページ領域に対するアドレスを提供する。
そうすると、不揮発性メモリ装置１２０は選択されたメモリセルの第３ページ領域（３^ｒｄＰａｇｅ）をセンシングするための読み出し電圧（Ｒ３、Ｒ７）を順次に生成して、選択されたメモリセルのワードラインに提供する。
そして、読み出し電圧（Ｒ３、Ｒ７）による選択されたメモリセルがオンセルであるか、或いはオフセルであるかがセンシングされ、特定ラッチに格納される。
そうすると、不揮発性メモリ装置１１０は、読み出し電圧（Ｒ３）によってセンシングされたデータを擬似プログラムデータに出力する。

図１３Ｂは、図１３Ａの３−ビットマルチレベルセルに対する擬似プログラム動作の時、メモリコントローラ１１０のマッピングテーブル１１５の例を簡略に示す表である。
図１３Ｂを参照すると、メモリコントローラ１１０はワードライン（ＷＬ２）に接続されるメモリセルに対する擬似プログラム動作を遂行した後に、マッピングテーブル１１５をアップデートする。

この時、メモリコントローラ１１０は、ワードライン（ＷＬ２）に接続されるメモリセルの第１ページ領域（１^ｓｔＰａｇｅ）と第２ページ領域（２^ｎｄＰａｇｅ）とを除外させる。
ワードライン（ＷＬ２）に接続されるメモリセルが擬似プログラム動作の対象になった場合、メモリコントローラ１１０は実質的にデータが格納される第３ページ領域（３^ｒｄＰａｇｅ）のみをマッピングする。
即ち、ワードライン（ＷＬ２）に対応するメモリセルの第３ページ領域（３^ｒｄＰａｇｅ）をホストから入力される論理アドレスに対応する不揮発性メモリ装置１２０の７番目のページにマッピングする。
従って、擬似プログラムされたデータは、ワードライン（ＷＬ２）に接続されたメモリセルに対する第３ページ領域（３^ｒｄＰａｇｅ）の読み出しを通じて読み出される。

図１４Ａ及び図１４Ｂは、本発明のその他の実施形態による３−ビットマルチレベルセルに対する擬似プログラム方法を説明するための図表である。
図１４Ａは、選択されたメモリセルの各々に擬似プログラム動作によって２−ビットのデータを格納する場合の閾値電圧分布を示す。
特に、３つの論理ページ領域の中で第１ページ領域（１^ｓｔＰａｇｅ）と第３ページ領域（３^ｒｄＰａｇｅ）とが擬似プログラムのためのメモリ領域に指定され、第２ページ領域（２^ｎｄＰａｇｅ）はマッピングテーブル１１５（図１参照）から除外される場合を示す。

図１４Ａを参照すると、擬似プログラムのために選択されたメモリセルの各々には２−ビットのデータが格納される。
選択されたメモリセルは、ワンショットプログラム方式を使用する一般プログラム動作によって３−ビットのデータを格納する。
しかし、擬似プログラム動作によってメモリセルは、消去状態（Ｅ０）又は複数のターゲット閾値電圧の領域である擬似プログラム状態（ＰＳ１、ＰＳ２、ＰＳ３）の内のいずれか１つの状態にプログラムされる。
即ち、選択されたメモリセルの第１ページ領域（１^ｓｔＰａｇｅ）と第３ページ領域（３^ｒｄＰａｇｅ）とが擬似プログラムのために選択される。

読み出し動作時、擬似プログラム動作によってプログラムされたメモリセルは第１ページ領域（１^ｓｔＰａｇｅ）又は第３ページ領域（３^ｒｄＰａｇｅ）の読み出し動作によって読み出される。
例えば、第１ページ領域（１^ｓｔＰａｇｅ）に擬似プログラムされたデータを読み出すために、メモリコントローラ１１０は図１１に示した読み出し命令語を提供する。
この時、メモリコントローラ１１０は、選択されたメモリセルの第１ページ領域（１^ｓｔＰａｇｅ）及び第３ページ領域（３^ｒｄＰａｇｅ）に対応する行アドレスを提供する。
そうすると、不揮発性メモリ装置１２０は、選択されたメモリセルに対する読み出し電圧（Ｒ１、Ｒ３、Ｒ５、Ｒ７）によって読み出し動作を遂行する。
不揮発性メモリ装置１２０は、読み出し動作によってセンシングされた２つのページデータを出力する。

又は、メモリコントローラ１１０は選択されたメモリセルの第１ページ領域（１^ｓｔＰａｇｅ）に対応する行アドレスを入力することもできる。
そうすると、不揮発性メモリ装置１２０は選択されたメモリセルに対する読み出し電圧（Ｒ１、Ｒ３、Ｒ５、Ｒ７）によって読み出し動作を遂行し、その中で、第１ページ領域（１^ｓｔＰａｇｅ）に該当するデータのみを外部へ出力する。
第３ページ領域（３^ｒｄＰａｇｅ）を読み出すための読み出し動作でも第１ページ領域を読み出すための読み出し動作と同様の手続にしたがって選択されたメモリセルがセンシングされる。
但し、ラッチされた２つのページデータの中で読み出し要請された第３ページ領域（３^ｒｄＰａｇｅ）に該当するデータのみが外部へ出力される。

図１４Ｂは、図１４Ａの３−ビットマルチレベルセルに対する擬似プログラム動作の時、メモリコントローラ１１０のマッピングテーブル１１５の例を簡略に示す表である。
図１４Ｂを参照すると、メモリコントローラ１１０は、ワードライン（ＷＬ２）に接続されるメモリセルに対する擬似プログラム動作を遂行した後に、マッピングテーブル１１５をアップデートする。

この時、メモリコントローラ１１０は、ワードライン（ＷＬ２）に接続されるメモリセルの第２ページ領域（２^ｎｄＰａｇｅ）を除外させる。
ワードライン（ＷＬ２）に接続されるメモリセルが擬似プログラム動作の対象になった場合、メモリコントローラ１１０は実質的にデータが格納される第１ページ領域（１^ｓｔＰａｇｅ）と第３ページ領域（３^ｒｄＰａｇｅ）のみがホストからの論理アドレスに対する不揮発性メモリ装置１２０の物理アドレスにマッピングされる。
従って、擬似プログラムされたデータは、ワードライン（ＷＬ２）に接続されたメモリセルに対する２つのページ領域（１^ｓｔＰａｇｅ、３^ｒｄＰａｇｅ）の読み出しを通じて読み出される。

図１５Ａ及び図１５Ｂは、本発明の実施形態による４−ビットマルチレベルセルに対する擬似プログラム方法を説明するための図表である。
図１５Ａは、選択されたメモリセルの各々に擬似プログラム動作によって１−ビットのデータを格納する場合の閾値電圧分布を示す。
特に、４つの論理ページ領域の中で第１ページ領域（１^ｓｔＰａｇｅ）が擬似プログラムのためのメモリ領域に指定され、残る論理ページ領域（２^ｎｄＰａｇｅ、３^ｒｄＰａｇｅ、４^ｔｈＰａｇｅ）はマッピングテーブル１１５（図１参照）から除外される。

図１５Ａを参照すると、擬似プログラムのために選択されたメモリセルの各々には１−ビットのデータが格納される。
選択されたメモリセルは、ワンショットプログラム方式を使用する一般プログラム動作によって４−ビットのデータを格納する。
選択されたメモリセルには一般プログラム動作によって消去状態（Ｅ０）及びプログラム状態（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７、Ｐ８、Ｐ９、Ｐ１０、Ｐ１１、Ｐ１２、Ｐ１３、Ｐ１４、Ｐ１５）の内のいずれか１つにプログラムされる。

読み出し動作時、第１ページ領域（１^ｓｔＰａｇｅ）を読み出すためには４つのレベルの読み出し電圧（Ｒ４、Ｒ１０、Ｒ１２、Ｒ１４）が使用される。
第２ページ領域（２^ｎｄＰａｇｅ）を読み出すために４つのレベルの読み出し電圧（Ｒ３、Ｒ５、Ｒ９、Ｒ１５）が使用される。
第３ページ領域（３^ｒｄＰａｇｅ）を読み出すために４つのレベルの読み出し電圧（Ｒ１、Ｒ６、Ｒ８、Ｒ１１）が使用される。
そして、第４ページ領域（４^ｔｈＰａｇｅ）を読み出すためには３つのレベルの読み出し電圧（Ｒ２、Ｒ７、Ｒ１３）が使用される。

読み出し動作時、これらの読み出しレベルは順次に選択されたメモリ装置に提供され、各々のページに対応する読み出しデータが指定されたラッチに格納される。
しかし、擬似プログラム動作によって論理ページ領域（２^ｎｄＰａｇｅ、３^ｒｄＰａｇｅ、４^ｔｈＰａｇｅ）が除外された場合、第１ページ領域（１^ｓｔＰａｇｅ）を読み出すための４つの読み出し電圧（Ｒ４、Ｒ１０、Ｒ１２、Ｒ１４）が使用される。
選択されたメモリセルに対する読み出し電圧（Ｒ４、Ｒ１０、Ｒ１２、Ｒ１４）によって読み出し動作が遂行される第１ページ領域（１^ｓｔＰａｇｅ）に対する読み出し動作のみで擬似プログラムされたデータの読み出しが可能である。
さらに具体的には、読み出し電圧（Ｒ４）によって選択されたメモリセルの状態が消去状態（Ｅ０）であるか、或いは擬似プログラム状態（ＰＳ１）かが識別される。

読み出し動作時、メモリコントローラ１１０は、選択されたメモリセルの４つ論理ページ領域の中で第１ページ領域（１^ｓｔＰａｇｅ）に対するアドレスを提供する。
そうすると、不揮発性メモリ装置１２０は選択されたメモリセルの第１ページ領域（１^ｓｔＰａｇｅ）をセンシングするための読み出し電圧（Ｒ４、Ｒ１０、Ｒ１２、Ｒ１４）を順次に生成して、選択されたメモリセルのワードラインに提供する。
そして、読み出し電圧（Ｒ４、Ｒ１０、Ｒ１２、Ｒ１４）による選択されたメモリセルがオンセルであるか、或いはオフセルであるかがセンシングされ、特定ラッチに格納される。
そうすると、不揮発性メモリ装置１１０は、読み出し電圧（Ｒ４）によってセンシングされたデータを擬似プログラムデータに出力する。

図１５Ｂは、図１５Ａの４−ビットマルチレベルセルに対する擬似プログラム動作時、メモリコントローラ１１０のマッピングテーブル１１５の例を簡略に示す表である。
図１５Ｂを参照すると、メモリコントローラ１１０は、ワードライン（ＷＬ２）に接続されるメモリセルに対する擬似プログラム動作を遂行した後に、マッピングテーブル１１５をアップデートする。

この時、メモリコントローラ１１０は、ワードライン（ＷＬ２）に接続されるメモリセルの第２ページ領域（２^ｎｄＰａｇｅ）、第３ページ領域（３^ｒｄＰａｇｅ）、及び第４ページ領域（４^ｔｈＰａｇｅ）をマッピングテーブルから除外させる。
ワードライン（ＷＬ２）に接続されるメモリセルが擬似プログラム動作の対象になった場合、メモリコントローラ１１０は実質的にデータが格納される第１ページ領域（１^ｓｔＰａｇｅ）のみをマッピングする。
即ち、ワードライン（ＷＬ２）に対応するメモリセルの第１ページ領域（１^ｓｔＰａｇｅ）をホストから入力される論理アドレスに対応する不揮発性メモリ装置１２０の９番目のページにマッピングする。
従って、擬似プログラムされたデータはワードライン（ＷＬ２）に接続されたメモリセルに対する第１ページ領域（１^ｓｔＰａｇｅ）の読み出しを通じて読み出される。

図１６Ａ及び図１６Ｂは、本発明の他の実施形態による４−ビットマルチレベルセルに対する擬似プログラム方法を説明するための図表である。
図１６Ａは、選択されたメモリセルの各々に擬似プログラム動作によって２−ビットのデータを格納する場合の閾値電圧分布を示す。
特に、４つの論理ページ領域の中で第３ページ領域（３^ｒｄＰａｇｅ）と第４ページ領域４^ｔｈＰａｇｅ）とが擬似プログラムのためのメモリ領域に指定され、第１及び第２ページ領域（１^ｓｔＰａｇｅ、２^ｎｄＰａｇｅ）はマッピングテーブル１１５（図１参照）から除外される。

図１６Ａを参照すると、擬似プログラムのために選択されたメモリセルの各々には２−ビットのデータが格納される。
選択されたメモリセルは、ワンショットプログラム方式を使用する一般プログラム動作によって４−ビットのデータを格納する。
しかし、擬似プログラム動作によってメモリセルは、消去状態（Ｅ０）又は複数のターゲット閾値電圧の領域である擬似プログラム状態（ＰＳ１、ＰＳ２、ＰＳ３）の内のいずれか１つの状態にプログラムされる。
選択されたメモリセルの第３ページ領域（３^ｒｄＰａｇｅ）と第４ページ領域（４^ｔｈＰａｇｅ）とが擬似プログラムのために選択され得る。

読み出し動作時、擬似プログラム動作によってプログラムされたメモリセルは第３ページ領域（３^ｒｄＰａｇｅ）又は第４ページ領域（４^ｔｈＰａｇｅ）の読み出し動作によって読み出される。
例えば、第３ページ領域（３^ｒｄＰａｇｅ）に擬似プログラムされたデータを読み出すために、メモリコントローラ１１０は図１１に示した読み出し命令語を提供する。
この時、メモリコントローラ１１０は選択されたメモリセルの第３ページ領域（３^ｒｄＰａｇｅ）に対応する行アドレスを提供する。
そうすると、不揮発性メモリ装置１２０は、選択されたメモリセルに対する読み出し電圧セット（Ｒ１、Ｒ６、Ｒ８、Ｒ１１）と読み出し電圧セット（Ｒ２、Ｒ７、Ｒ１３）を提供して読み出し動作を遂行する。
不揮発性メモリ装置１２０は、読み出し動作によってセンシングされた２つのページデータの中で第３ページ領域（３^ｒｄＰａｇｅ）に該当するデータのみを外部へ出力する。

第４ページ領域（４^ｔｈＰａｇｅ）を読み出すための読み出し動作でも第３ページ領域（３^ｒｄＰａｇｅ）を読み出すための読み出し動作と同様な手続にしたがって選択されたメモリセルがセンシングされる。
但し、この時にはラッチされた２つのページデータの中で読み出し要請された第４ページ領域（４^ｔｈＰａｇｅ）に該当するデータのみが外部へ出力される。

図１６Ｂは、図１６Ａの４−ビットマルチレベルセルに対する擬似プログラム動作時、メモリコントローラ１１０のマッピングテーブル１１５の例を簡略に示す表である。
図１６Ｂを参照すると、メモリコントローラ１１０は、ワードライン（ＷＬ２）に接続されるメモリセルに対する擬似プログラム動作を遂行した後に、マッピングテーブル１１５をアップデートする。

この時、メモリコントローラ１１０は、ワードライン（ＷＬ２）に接続されるメモリセルの第１及び第２ページ領域（１^ｓｔＰａｇｅ、２^ｎｄＰａｇｅ）を除外させる。
ワードライン（ＷＬ２）に接続されるメモリセルが擬似プログラム動作の対象になった場合、メモリコントローラ１１０は実質的にデータが格納される第３ページ領域（３^ｒｄＰａｇｅ）と第４ページ領域（４^ｔｈＰａｇｅ）のみがホストからの論理アドレスに対する不揮発性メモリ装置１２０の物理アドレスにマッピングされる。
従って、擬似プログラムされたデータは、ワードライン（ＷＬ２）に接続されたメモリセルに対する２つのページ領域（３^ｒｄＰａｇｅ、４^ｔｈＰａｇｅ）の読み出しを通じて読み出される。

以上ではメモリセルに対する擬似プログラム動作の多様な実施形態を説明した。
３−ビットマルチレベルセルの場合と４−ビットマルチレベルセルとの場合、少なくとも１つのページ領域以上が擬似プログラム動作のために割り当てられる。
ここに説明しなかったが、擬似プログラム動作のために多様な論理ページ領域の割り当て方式が適用され得る。
しかし、擬似プログラム動作のために選択されたメモリセルに割り当てるページ数は最大格納容量より少なくとも１つページが少なければならない。

図１７は、本発明の実施形態による擬似プログラム動作を実施するメモリシステムの相互動作を簡略に説明するための図である。
ホストは、書き込み要請をメモリコントローラ１１０に伝達する。
そうすると、ホストの書き込み要請に応答してメモリコントローラ１１０は書き込みデータのサイズを基準値（Ｒｅｆ）と比較する。
もし、書き込みデータのサイズが基準値（Ｒｅｆ）より大きいか、或いは同一であれば、メモリコントローラ１１０は不揮発性メモリ装置１２０に一般プログラム命令語（ＮＰ＿ＣＭＤ）を伝達する。
一方、書き込みデータのサイズが基準値（Ｒｅｆ）より小さければ、メモリコントローラ１１０は不揮発性メモリ装置１２０に擬似プログラム動作によってデータを書き込むように指示する擬似プログラム命令語（ＰＰ＿ＣＭＤ）を伝達する。

プログラム命令語の提供に後続してメモリコントローラ１１０はマッピングテーブルをアップデートする。
一般プログラム動作によってプログラムした場合、選択されたメモリセルのすべてのページが有効にマッピングされる。
しかし、擬似プログラム動作によって書き込みデータがプログラムされる場合、選択されたメモリセルの一部ページはマッピングテーブルから除外される。
一般プログラム命令語（ＮＰ＿ＣＭＤ）又は擬似プログラム命令語（ＰＰ＿ＣＭＤ）のいずれか１つに応答して不揮発性メモリ装置１２０は選択されたメモリセルをプログラムする。

一般プログラム命令語（ＮＰ＿ＣＭＤ）に応答して、不揮発性メモリ装置１２０はワンショットプログラム方式にしたがって選択されたメモリセルに割り当てられたページ領域を全てプログラムする。
一方、擬似プログラム命令語（ＰＰ＿ＣＭＤ）にしたがって不揮発性メモリ装置１１０は選択されたメモリセルのページ領域の中で一部（例えば、ＭＳＢページ）のみをプログラムする。
提供された書き込みデータに対するプログラム動作が完了されれば、不揮発性メモリ装置１２０はメモリコントローラ１１０にアクセス可能である状態であることを知らせるレディ信号（Ｒｅａｄｙ）を伝送する。
不揮発性メモリ装置１２０からのレディ信号に応答してメモリコントローラ１１０はホストに書き込み要請に対する完了信号を送る。

図１８は、図１の不揮発性メモリ装置のメモリブロック（ＢＬＫｉ）を例示的に示す斜視図である。
図１８を参照すると、メモリブロック（ＢＬＫｉ）は複数の方向（ｘ、ｙ、ｚ）に沿って延長された構造物を含む。

メモリブロック（ＢＬＫｉ）を形成するためには、先ず基板１５１が形成される。
基板１５１上に、ｘ方向にしたがって複数のドーピング領域（１５２ａ、１５２ｂ、１５２ｃ、１５２ｄ）が形成される。
第１及び第２ドーピング領域（１５２ａ、１５２ｂ）の間の基板１５１の領域上に、ｙ方向にしたがって延長される複数の絶縁物質１５８がｚ方向にしたがって順次に提供される。
例えば、複数の絶縁物質１５８は、ｚ方向にしたがって特定距離ぐらい離隔されて形成される。

第１及び第２ドーピング領域（１５２ａ、１５２ｂ）の間の基板１５１の上部に、ｙ方向にしたがって順次に配置され、ｚ方向にしたがって絶縁物質１５８を貫通するピラー１５３が形成される。
例示的に、ピラー１５３は、絶縁物質１５８を貫通して基板１５１と連結される。
ここで、ピラー１５３は第２及び第３ドーピング領域（１５２ｂ、１５２ｃ）の間の基板上部と、第３及び第４ドーピング領域（１５２ｃ、１５２ｄ）の間の基板上部にも形成される。
例示的に、ピラー１５３は複数の物質で構成される。
例えば、ピラー１５３の表面層１５３ａは第１タイプを有するシリコン物質を包含する。ピラー１５３の表面層１５３ａは基板１５１と同一なタイプを有するシリコン物質を包含する。ピラー１５３の内面層１５３ｂは絶縁物質である。
第１及び第２ドーピング領域（１５２ａ、１５２ｂ）の間の領域で、絶縁物質１５８、ピラー１５３、及び基板１５１の露出された表面に沿って絶縁膜１５５が提供される。
例示的に、ｚ方向にしたがって提供される最終絶縁物質１５８のｚ方向の露出面に提供される絶縁膜１５５は除去される。

第１及び第２ドーピング領域（１５２ａ、１５２ｂ）の間の領域で、絶縁膜１５５の露出された表面上に第１導電物質（１５４ａ〜１５４ｉ）が提供される。
例えば、基板１５１に隣接する絶縁物質１５８及び基板１５１の間にｙ方向にしたがって延長される第１導電物質１５４ａが提供される。
より詳細には、基板１５１に隣接する絶縁物質１５８の下部面の絶縁膜１５５と基板１５１上の絶縁膜１５５との間に、ｙ方向に延長される第１導電物質１５４ａが提供される。第２及び第３ドーピング領域（１５２ｂ、１５２ｃ）の間の領域で、第１及び第２ドーピング領域（１５２ａ、１５２ｂ）上の構造物と同一の構造物が提供される。
第３及び第４ドーピング領域（１５２ｃ、１５２ｄ）の間の領域で、第１及び第２ドーピング領域（１５２ａ、１５２ｂ）上の構造物と同一の構造物が形成される。

複数のピラー１５３上にドレイン１５６が各々提供される。
ドレイン１５６上に、ｘ方向に延長された第２導電物質（１５７ａ〜１５７ｃ）が提供される。
第２導電物質（１５７ａ〜１５７ｃ）はｙ方向にしたがって順次に配置される。
第２導電物質（１５７ａ〜１５７ｃ）の各々は、対応する領域のドレイン１５６と接続される。
例示的に、ドレイン１５６及びｘ方向に延長された第２導電物質１５７ｃは各々コンタクトプラグ（Ｃｏｎｔａｃｔ ｐｌｕｇ）を通じて連結され得る。
ここで、第１導電物質（１５４ａ〜１５４ｉ）は各々ワードライン又は選択ライン（ＳＳＬ、ＧＳＬ）を形成する。

各構造物の第１導電物質（１５４ａ〜１５４ｉ）の中でワードラインに形成される一部（１５４ｂ〜１５４ｈ）は同一の層に属して相互連結される。
メモリブロック（ＢＬＫｉ）は、第１導電物質（１５４ａ〜１５４ｉ）の全体が選択される場合に選択される。
一方、本発明のサブ−ブロックは、第１導電物質（１５４ａ〜１５４ｉ）の中で一部のみが選択されることによって選択可能である。
また、本発明では第１導電物質（１５４ａ〜１５４ｉ）の層数は例示的なものに過ぎない。
第１導電物質（１５４ａ〜１５４ｉ）の層数は、工程技術や制御技術によって多様に変更され得ることは容易に理解できる。

以上で例示的に説明したメモリブロック（ＢＬＫｉ）は、３次元的に積層される構造である。
このような構造の不揮発性メモリ装置は、一般的に電荷捕獲形フラッシュメモリ（Ｃｈａｒｇｅ Ｔｒａｐ Ｆｌａｓｈ Ｍｅｍｏｒｙ）で構成される。
電荷捕獲形フラッシュメモリ構造では電荷格納層が非伝導性物質で構成されているので、ワードライン間のカップリングに相対的に鈍感である。
したがって、先に説明したワンショットプログラムが可能となり、本発明の擬似プログラムを通じて高いデータ信頼性が提供される。

図１９は、本発明の他の実施形態によるメモリシステムを示すブロック図である。
図１９を参照すると、メモリシステム２００は、メモリコントローラ２１０及び不揮発性メモリ装置２２０を包含する。
メモリコントローラ２１０は、ホストの要請に応答して不揮発性メモリ装置２２０を制御するように構成される。
ホストの書き込み要請に応答してメモリコントローラ２１０は、不揮発性メモリ装置２２０に書き込み命令語及びアドレスを提供する。

メモリコントローラ２１０は、オンチップ−バッファ−プログラム（Ｏｎ−Ｃｈｉｐ−Ｂｕｆｆｅｒｅｄ Ｐｒｏｇｒａｍ）方式で不揮発性メモリ装置２２０のプログラム動作を制御することができる。
例えば、不揮発性メモリ装置２２０のバッファ領域２２１ａの最小プログラム単位のデータ（例えば、ページデータ）が入力されれば、メモリコントローラ２１０は最小プログラム単位のデータがバッファ領域２２１ａに格納されるよう不揮発性メモリ装置２２０を制御する。
このような動作をバッファプログラム（Ｂｕｆｆｅｒ Ｐｒｏｇｒａｍ）動作と称する。

バッファプログラム動作は、アドレス情報にしたがって遂行される。
メイン領域２２１ｂに対する最小プログラム単位のデータがバッファ領域２２１ａに格納されれば、メモリコントローラ２１０はメイン領域２２１ｂに対する最小プログラム単位のデータがメイン領域２２１ｂに格納されるよう不揮発性メモリ装置２２０を制御する。
このような動作をメインプログラム（Ｍａｉｎ Ｐｒｏｇｒａｍ）動作と称する。

本発明のメモリコントローラ２１０は、バッファ領域２２１ａやメイン領域２２１ｂのプログラム又は消去状態にしたがって書き込み要請されるデータのメイン領域２２１ｂへのプログラムを遂行する。
例えば、データの書き込み要請が発生すると、マッピングテーブル２１５を参照して、メモリコントローラ２１０はバッファ領域２２１ａの状態をチェックする。
例えば、バッファ領域２２１ａが全て消去されているか、或いは書き込み要請されたデータを格納する余裕がある場合、メモリコントローラ２１０はバッファプログラム動作を遂行する。

一方、書き込み要請されるデータが存在するが、バッファ領域２２１ａが全てプログラムされた状態であれば、メモリコントローラ２１０はバッファプログラムをスキップ（Ｓｋｉｐ）する。
続いて、メモリコントローラ２１０は書き込み要請されたデータをメイン領域２２１ｂの特定領域に擬似プログラム動作（Ｐｓｅｕｄｏ Ｐｒｏｇｒａｍ Ｏｐｅｒａｔｉｏｎ）にしたがって書き込むよう不揮発性メモリ装置２２０を制御する。

図に示したことによれば、メイン領域２２１ｂのワードライン（ＷＬ２）に接続されるメモリセルが擬似プログラム動作の対象になることとして例示的に説明した。
擬似プログラム動作によって、選択されたメモリセルには高速のデータプログラムが可能である。
メモリコントローラ２１０は、書き込み要請されるデータと擬似プログラム命令語（ＰＰ＿ＣＭＤ）を不揮発性メモリ装置２２０に提供した後に、マッピングテーブル２１５をアップデートする。
例えば、メモリコントローラ２１０はワードライン（ＷＬ２）に接続されたメモリセルのページアドレスで、ＬＳＢページをマッピングテーブルから除外させる。

オンチップ−バッファ−プログラム（ＯＢＰ）方式を使用するメモリシステムで、バッファ領域２２１ａが消去されていない状態で本発明の擬似プログラム方法を使用すれば、バッファ領域２２１ａが消去されていて、データがプログラムされるケースと比較して画期的に性能を改善することができる。

不揮発性メモリ装置２２０は、１つ又はそれより多いメモリ装置で構成することができる。
不揮発性メモリ装置２２０とメモリコントローラ２１０とは、メモリカード、ソリッドステートドライブ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ：ＳＳＤ）、メモリスティック（登録商標）などで構成することができる。
不揮発性メモリ装置２２０は、複数のメモリブロックを含み、メモリブロックの各々は行と列に配列された複数のメモリセルを包含する。
メモリセルの各々は、マルチ−レベル（又は、マルチ−ビット）データを格納する。メモリセルは２次元アレイ構造を有するよう、又は３次元（又は、垂直）アレイ構造を有するよう配列される。

図２０は、図１９の不揮発性メモリ装置を示すブロック図である。
図２０を参照すると、不揮発性メモリ装置２２０のセルアレイ２２１はバッファ領域２２１ａとメイン領域２２１ｂとを含む。
セルアレイ２２１は、ワードライン（ＷＬｓ）又は選択ライン（ＳＳＬ、ＧＳＬ）を通じて行デコーダー（Ｒｏｗ−ＤＥＣ）２２２に接続される。

セルアレイ２２１は、ビットラインＢＬを通じてページバッファ２２３に接続される。
セルアレイ２２１は、複数のＮＡＮＤ形セルストリング（ＮＡＮＤ Ｃｅｌｌ Ｓｔｒｉｎｇｓ）を含む。
特に、セルアレイ２２１を構成するメモリ領域は、バッファ領域２２１ａとメイン領域２２１ｂとに大きく分類される。
プログラム動作時、先ずデータはバッファ領域２２１ａに書き込まれた後、メイン領域２２１ｂにプログラムされる。

メインプログラム動作は、バッファ領域２２１ａに格納されたデータに関連したアドレス情報にしたがって遂行される。
例示的に、バッファ領域２２１ａに対する最小プログラム単位とメイン領域２２１ｂに対する最小プログラム単位は、プログラム方式、セル当たり格納されるデータビット数等にしたがって多様に決定され得る。
本発明の実施形態によれば、バッファ領域２２１ａに対する最小プログラム単位とメイン領域２２１ｂに対する最小プログラム単位とは互いに異なる。

本発明の実施形態によれば、メモリ領域（２２１ａ及び２２１ｂ）は物理的なことではなく、論理的に区分できるのは容易に理解できる。
即ち、メモリ領域（２２１ａ及び２２１ｂ）は論理的に可変可能である。
バッファ領域２２１ａに属するメモリブロックは、メイン領域２２１ｂに属するメモリブロックと異なる方式でプログラムされる。
例えば、バッファ領域２２１ａに属するメモリブロックは、シングルレベルセル（ＳＬＣ）プログラム方式（以下、ＳＬＣプログラム方式であると称する）にしたがってプログラムされる。
一方、メイン領域２２１ｂに属するメモリブロックは、マルチレベルセル（ＭＬＣ）プログラム方式（以下、ＭＬＣプログラム方式であると称する）にしたがってプログラムされる。

他の例として、バッファ領域２２１ａに属するメモリブロックとメイン領域２２１ｂに属するメモリブロックとは、ＭＬＣプログラム方式にしたがってプログラムされる。
例えば、バッファ領域２２１ａに属するメモリセルの各々は、２−ビットデータを格納し、メイン領域２２１ｂに属するメモリセルの各々はＮ−ビットデータ（Ｎは３又はそれより大きい整数）を格納する。
また、バッファ領域２２１ａに属するメモリセルの各々はメイン領域２２１ｂに属するメモリセルの各々に格納されるＮ−ビット（Ｎは３又はそれより大きい整数）より小さい数のデータビットを格納する。

行デコーダ２２２、ページバッファ２２３、入出力バッファ２２４、制御ロジック２２５、電圧発生器２２６等の動作は先に説明した図３のそれと実質的に同一であるので、これらに対する具体的な説明は省略する。
即ち、外部から擬似プログラム命令語（ＰＰ＿ＣＭＤ）が提供されれば、制御ロジック２２５は電圧発生器２２６のプログラム電圧発生を制御するプログラムモード（Ｐ＿Ｍｏｄｅ）を提供する。電圧発生器２２６はプログラムモード（Ｐ＿Ｍｏｄｅ）に応答して擬似プログラムに所要される諸般バイアス電圧を生成する。

図２１は、本発明の実施形態による図１９のメモリシステムの動作を例示的に説明するためのフローチャートである。
図２１を参照すると、メモリシステム２００はバッファ領域２２１ａの状態にしたがってメイン領域２２１ｂに対する擬似プログラム動作を選択的に遂行する。
ホストから書き込み要請が発生すれば、本発明の実施形態によるプログラム動作が開始される。

段階Ｓ２１０で、書き込み要請が発生すれば、メモリコントローラ２１０は書き込み要請されたデータを受信する。
ホストから提供された書き込みデータは、ランダムなパターンに入力される相対的に小さいサイズのデータであり得る。
しかし、書き込みデータのサイズに関わらず、本発明の擬似プログラム動作が実施され得ることは容易に理解できる。

次に、段階Ｓ２２０で、メモリコントローラ２１０は、現在のバッファ領域２２１ａの状態をチェックする。
メモリコントローラ２１０は、バッファ領域２２１ａが消去状態であるか、又は既に以前に提供されたデータにプログラムされた状態であるかを判断する。
このようなバッファ領域２２１ａに対する状態チェックは、マッピングテーブル２１５の検索を通じて確認することができる。
又は、バッファ領域２２１ａの消去状態の可否を確認するための状態読み出し命令語を通じても確認できることは容易に理解できる。

次に、段階Ｓ２３０で、メモリコントローラ２１０は、バッファ領域２２１ａの状態に従う動作分岐を実施する。
もし、バッファ領域２２１ａが既にプログラムされている状態（はい方向）であれば、手続は本発明の擬似プログラムを遂行するための段階Ｓ２４０へ移動する。
一方、バッファ領域２２１ａが空いている状態（いいえ方向）であれば、手続は段階Ｓ２５０へ移動する。

段階Ｓ２４０で、メモリコントローラ２１０は、擬似プログラム動作によって書き込み要請されたデータを不揮発性メモリ装置２２０のメイン領域２２１ｂにプログラムする。
即ち、メモリコントローラ２１０は、書き込み要請されたデータを不揮発性メモリ装置２２０のメイン領域２２１ｂにプログラムするための擬似プログラム命令語（ＰＰ＿ＣＭＤ）を提供する。
擬似プログラム命令語（ＰＰ＿ＣＭＤ）の提供によって不揮発性メモリ装置２２０は、選択されたメモリ領域を一般プログラム動作とは異なるバイアス条件で高速のプログラム動作を遂行する。
続いて、メモリコントローラ２１０は、擬似プログラム動作によって、選択されたメモリ領域のページアドレスの中から除外される領域をマッピングテーブル２１５に書き込む。

段階Ｓ２５０で、メモリコントローラ２１０は、書き込みデータをバッファ領域２２１ａにプログラムする。
バッファ領域２２１ａは、高速及び高い信頼性を提供するためにシングルレベルセル（ＳＬＣ）で構成することができる。バッファ領域２２１ａに格納されたデータは以後にメイン領域２２１ｂに移される。

以上の手続で、メモリシステム２００はデータの属性や、データのサイズ、データの入力パターンに関わらず、バッファ領域２２１ａの状態にしたがって擬似プログラム動作の実施の可否を決定する。
このような場合、バッファ領域２２１ａの消去に所要する時間は、書き込み要請されたデータがいつもバッファ領域２２１ａにプログラムされるケースに比べて時間を短縮することができる。

図２２は、本発明の他の実施形態による図１９のメモリシステムの動作を説明するためのフローチャートである。
図２２を参照すると、メモリシステム２００は、書き込みデータのサイズとバッファ領域２２１ａの状態とにしたがって、メイン領域２２１ｂに対する擬似プログラム動作を選択的に遂行する。
ホストから書き込み要請が発生すれば、本発明の実施形態によるプログラム動作が開始される。

段階Ｓ３１０で、書き込み要請が発生すれば、メモリコントローラ２１０は、書き込み要請されたデータを受信する。
ホストから提供される書き込みデータは、１つのメディアファイルデータのような相対的に大きい連続データ（Ｓｅｑｕｅｎｔｉａｌ Ｄａｔａ）であり得る。
又はホストから入力されるデータは、頻繁にアップデートされるランダムデータ（Ｒａｎｄｏｍ Ｄａｔａ）であり得る。

次に、段階Ｓ３２０で、メモリコントローラ２１０は、書き込み要請されたデータのサイズを基準値（Ｒｅｆ）と比較する。
書き込みデータのサイズが基準値（Ｒｅｆ）より大きいか、或いは同一であれば（いいえ方向）、手続は段階Ｓ３３０へ移動する。
一方、書き込みデータのサイズが基準値（Ｒｅｆ）より小さければ、手続は段階Ｓ３４０へ移動する。

段階Ｓ３３０で、メモリコントローラ２１０は、大きい容量の書き込みデータをバッファ領域２２１ａに書き込む。
この時、メモリコントローラ２１０は、バッファ領域２２１ａがプログラムされた状態であると検出された場合、消去動作を先行することができる。
消去動作の以後に、バッファ領域２２１ａに対する書き込みデータのプログラム動作を遂行する。

段階Ｓ３４０で、メモリコントローラ２１０は、バッファ領域２２１ａのプログラム状態又は消去状態をチェックする。
このようなバッファ領域２２１ａに対する状態チェックは、マッピングテーブル２１５の検索を通じて確認することができる。
もし、バッファ領域２２１ａが既にプログラムされている状態（はい方向）であれば、手続は本発明の擬似プログラムを遂行するための段階Ｓ３５０へ移動する。
しかし、バッファ領域２２１ａが空いている状態（いいえ方向）であれば、手続は段階Ｓ３３０へ移動する。

段階Ｓ３５０で、メモリコントローラ２１０は、バッファ領域２２１ａに対する消去手続無しで擬似プログラム動作によって書き込み要請されたデータを不揮発性メモリ装置２２０のメイン領域２２１ｂにプログラムする。
即ち、メモリコントローラ２１０は、書き込み要請されたデータを不揮発性メモリ装置２２０のメイン領域２２１ｂにプログラムするための擬似プログラム命令語（ＰＰ＿ＣＭＤ）を提供する。
擬似プログラム命令語（ＰＰ＿ＣＭＤ）の提供によって不揮発性メモリ装置２２０は選択されたメモリ領域を一般プログラム動作とは異なるバイアス条件で高速のプログラム動作を遂行する。
続いて、メモリコントローラ２１０は、擬似プログラム動作によって、選択されたメモリ領域のページアドレスの中から除外される領域をマッピングテーブル２１５に書き込む。

以上の動作手続にしたがってメモリシステム２００はバッファ領域２２１ａの状態とデータのサイズとにしたがって擬似プログラム動作を遂行することができる。
ここで、データのサイズは、データの属性や、データの入力パターン等に代替され得る。
即ち、多様な特性を参照して本発明の擬似プログラム動作の実施の可否が決定され得る。

図２３は、本発明の実施形態によるソリッドステートディスク（以下、ＳＳＤ）を含む使用者装置を示すブロック図である。
図２３を参照すると、使用者装置１０００は、ホスト１１００とＳＳＤ１２００とを含む。
ＳＳＤ１２００は、ＳＳＤコントローラ１２１０、バッファメモリ１２２０、及び不揮発性メモリ装置１２３０を含む。

ＳＳＤコントローラ１２１０は、ホスト１１００とＳＳＤ１２００との物理的な接続を提供する。
即ち、ＳＳＤコントローラ１２１０は、ホスト１１００のバスフォーマット（Ｂｕｓ ｆｏｒｍａｔ）に対応してＳＳＤ１２００とのインターフェイシングを提供する。
特に、ＳＳＤコントローラ１２１０は、ホスト１１００から提供される命令語をデコーディングする。デコーディングされた結果にしたがって、ＳＳＤコントローラ１２１０は不揮発性メモリ装置１２３０をアクセスする。

ホスト１１００のバスフォーマットとしてＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）、ＰＣＩ ｅｘｐｒｅｓｓ、ＡＴＡ、ＰＡＴＡ（Ｐａｒａｌｌｅｌ ＡＴＡ）、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴＡ）、ＳＡＳ（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ）等が包含され得る。

バッファメモリ１２２０にはホスト１１００から提供される書き込みデータ又は不揮発性メモリ装置１２３０から読み出されたデータが一時的に格納される。
ホスト１１００の読み出し要請時に、不揮発性メモリ装置１２３０に存在するデータがキャッシュされている場合には、バッファメモリ１２２０はキャッシュされたデータを直接ホスト１１００へ提供するキャッシュ機能を支援する。
一般的に、ホスト１１００のバスフォーマット（例えば、ＳＡＴＡ又はＳＡＳ）によるデータ伝送速度は、ＳＳＤ１２００のメモリチャンネルの伝送速度より著しく速い。
即ち、ホスト１１００のインターフェイス速度が著しく高い場合、大容量のバッファメモリ１２２０を提供することによって、速度差によって発生するパフォーマンス低下を最小化できる。

バッファメモリ１２２０は、大容量の補助記憶装置に使用されるＳＳＤ１２００で、充分なバッファリングを提供するために同期式ＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）が提供される。
しかし、バッファメモリ１２２０がこれに制限されないことはこの分野の通常的な知識を習得した者に明確である。

不揮発性メモリ装置１２３０は、ＳＳＤ１２００の格納媒体として提供される。
例えば、不揮発性メモリ装置１２３０は、大容量の格納能力を有する垂直構造ＮＡＮＤフラッシュメモリ（ＮＡＮＤ−ｔｙｐｅ Ｆｌａｓｈ ｍｅｍｏｒｙ）として提供され得る。
不揮発性メモリ装置１２３０は、複数のメモリ装置によって構成され得る。この場合、各々のメモリ装置はチャンネル単位にＳＳＤコントローラ１２１０と接続される。

格納媒体として不揮発性メモリ装置１２３０がＮＡＮＤフラッシュメモリであるを例として説明したが、その他の不揮発性メモリ装置でも構成され得る。例えば、格納媒体としてＰＲＡＭ、ＭＲＡＭ、ＲｅＲＡＭ、ＦＲＡＭ（登録商標）、ＮＯＲフラッシュメモリ等が使用でき、異種のメモリ装置が混用されるメモリシステムも適用され得る。不揮発性メモリ装置は実質的に図３で説明したものと同様に構成することができる。
上述したＳＳＤ１２００で、ＳＳＤコントローラ１２１０は書き込み要請されたデータのサイズ又は不揮発性メモリ装置１２３０のバッファ領域の状態にしたがって擬似プログラム動作を遂行する。

図２４は、本発明の実施形態によるデータ格納装置２０００を例示的に示すブロック図である。
図２４を参照すると、本発明によるデータ格納装置２０００は、フラッシュメモリチップ２１００とフラッシュコントローラ２２００とを包含する。
フラッシュコントローラ２２００は、データ格納装置２０００の外部から受信された制御信号に基づいてフラッシュメモリチップ２１００を制御する。

また、フラッシュメモリチップ２１００の構成は、図３又は図２０に示した不揮発性メモリ装置（１２０、２２０）と実質的に同一であり、マルチチップで構成することもあり得る。
本発明のフラッシュメモリチップ２１００は、アレイが多層に積層されたスタックフラッシュ構造、ソース−ドレインが無いフラッシュ構造、ピン−タイプフラッシュ構造、及び３次元フラッシュ構造の内のいずれか１つで構成することができる。

本発明のデータ格納装置２０００は、メモリカード装置、ＳＳＤ装置、マルチメディアカード装置、ＳＤ（登録商標）装置、メモリスティック（登録商標）装置、ハードディスクドライブ装置、ハイブリッドドライブ装置、又は汎用直列バスフラッシュ装置を構成することができる。例えば、本発明のデータ格納装置２０００は、デジタル、カメラ、パーソナルコンピュータ等のような使用者装置に使用するための産業標準を満足するカードを構成することができる。
ここで、フラッシュコントローラ２２００は、書き込み要請されるデータのサイズ又はフラッシュメモリチップ２１００のバッファ領域の状態にしたがって擬似プログラム動作を遂行する。

図２５は、本発明の実施形態によるコンピューティングシステムを示すブロック図である。
図２５を参照すると、本本発明の実施形態によるコンピューティングシステム３０００は、システムバス３７００に電気的に接続されるネットワークアダプタ３１００、中央処理装置（ＣＰＵ）３２００、大容量格納装置３３００、ＲＡＭ３４００、ＲＯＭ３５００、及びユーザーインターフェイス３６００を含む。

ネットワークアダプタ３１００は、コンピューティングシステム３０００と外部のネットワーク４０００との間のインターフェイシングを提供する。
中央処理装置（ＣＰＵ）３２００は、ＲＡＭ３４００に常住するオペレーションシステム（ＯＳ）やアプリケーションプログラムを駆動するための諸般演算処理を遂行する。
大容量格納装置３３００は、コンピューティングシステム３０００に必要である諸般データを格納する。例えば、大容量格納装置３３００にはコンピューティングシステム３０００を駆動するためのオペレーションシステム（ＯＳ）、アプリケーションプログラム、多様なプログラムモジュール、プログラムデータ、及びユーザーデータ等が格納される。

ＲＡＭ３４００は、コンピューティングシステム３０００のワーキングメモリとして使用される。
ブーティング時に、ＲＡＭ３４００には大容量格納装置３３００から読み出されたオペレーションシステム（ＯＳ）、アプリケーションプログラム、多様なプログラムモジュール、及びプログラムの駆動に所要されるプログラムデータがロードされる。
ＲＯＭ３５００には、ブーティング時にオペレーションシステム（ＯＳ）が駆動される以前に活性化される基本的な入出力システムであるＢＩＯＳ（Ｂａｓｉｃ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ Ｓｙｓｔｅｍ）が格納される。
ユーザーインターフェイス３６００を通じてコンピューティングシステム３０００と使用者との間の情報交換が行われる。

上記以外にも、コンピューティングシステム３０００は、バッテリーやモデム（Ｍｏｄｅｍ）等をさらに包含することができる。
また、たとえば、図には示さないが、本発明によるコンピューティングシステム３０００には、アプリケーションチップセット（Ａｐｐｌｉｃａｔｉｏｎ ｃｈｉｐｓｅｔ）、カメライメージプロセッサー（Ｃａｍｅｒａ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、モバイルＤＲＡＭ等がさらに提供され得ることはこの分野の通常的な知識を習得した者に明確である。

大容量格納装置３３００は、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）、ＭＭＣカード（Ｍｕｌｔｉｍｅｄｉａ Ｃａｒｄ）、ＳＤ（登録商標）カード（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ Ｃａｒｄ）、マイクロＳＤ（登録商標）カード、メモリスティック（登録商標）（Ｍｅｍｏｒｙ Ｓｔｉｃｋ）、ＩＤカード、ＰＣＭＣＩＡカード、チップカード（Ｃｈｉｐ Ｃａｒｄ）、ＵＳＢカード、スマートカード（Ｓｍａｒｔ Ｃａｒｄ）、ＣＦ（登録商標）カード（Ｃｏｍｐａｃｔ Ｆｌａｓｈ Ｃａｒｄ）等で構成することができる。
本発明の大容量格納装置３３００は、書き込み要請されたデータのサイズ又はバッファ領域の状態にしたがって擬似プログラム動作を遂行することができる。

本発明による不揮発性メモリ装置及び／又はメモリコントローラは、多様な形態のパッケージを利用して実装され得る。
例えば、本発明によるフラッシュメモリ装置及び／又はメモリコントローラは、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）、等のようなパッケージを利用して実装され得る。

尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。

１００ メモリシステム
１１０、２１０ メモリコントローラ
１１５、２１５ マッピングテーブル
１２０、２２０ 不揮発性メモリ装置
１２１、２２１ セルアレイ
１２２、２２２ 行デコーダ
１２３、２２３ ページバッファ
１２４、２２４ 入出力バッファ
１２５、２２５ 制御ロジック
１２６、２２６ 電圧発生器
１５１ 基板
１５２ａ、１５２ｂ、１５２ｃ、１５２ｄ ドーピング領域
１５３ ピラー
１５３ａ 表面層
１５３ｂ 内部層
１５４ａ〜１５４ｉ 第１導電物質
１５５ 絶縁膜
１５６ ドレイン
１５７ａ、１５７ｂ、１５７ｃ 第２導電物質
１５８ 絶縁物質
２２１ａ バッファ領域
２２１ｂ メイン領域
１０００ 使用者装置
１１００ ホスト
１２００ ＳＳＤ
１２１０ ＳＳＤコントローラ
１２２０ バッファメモリ
１２３０ 不揮発性メモリ装置
２０００ データ格納装置
２１００ フラッシュメモリチップ
２２００ フラッシュコントローラ
３０００ コンピューティングシステム
３１００ ネットワークアダプタ
３２００ 中央処理装置（ＣＰＵ）
３３００ 大容量格納装置
３４００ ＲＡＭ
３５００ ＲＯＭ
３６００ ユーザーインターフェイス
３７００ システムバス
４０００ ネットワーク

Claims (27)

1. １回のプログラムサイクルの間に、１つのメモリセルにマルチビットデータをプログラムする不揮発性メモリ装置と、
   書き込み命令語にしたがって前記不揮発性メモリ装置の選択された行に接続されるメモリセルが第１プログラムモード又は第２プログラムモードのいずれか１つのモードでプログラムされるように前記不揮発性メモリ装置を制御するメモリコントローラとを有し、
   前記第１プログラムモードでは、前記メモリセルに格納可能である最大数に対応する複数の論理ページが格納され、
   前記第２プログラムモードでは、前記最大数より少ない１つ以上の論理ページが前記第１プログラムモードとは異なる電圧バイアスを用いて前記メモリセルに格納されることを特徴とするメモリシステム。
2. 前記第１プログラムモードでは、前記メモリセルに対するアドレスマッピングの時に、前記最大数に対応する複数の論理ページが各々マッピングされ、
   前記第２プログラムモードでは、前記複数の論理ページの中の少なくとも１つがアドレスマッピングで除外されることを特徴とする請求項１に記載のメモリシステム。
3. 前記第１プログラムモードでは、前記メモリセルには最大２つの論理ページが割り当てられ、
   前記第２プログラムモードでは、前記２つの論理ページの中で最上位ページ（ＭＳＢ Ｐａｇｅ）がアドレスマッピングに割り当てられ、最下位ページ（ＬＳＢ Ｐａｇｅ）は、アドレスマッピングで除外されることを特徴とする請求項２に記載のメモリシステム。
4. 前記第１プログラムモードでは、前記メモリセルには３つの論理ページが割り当てられ、
   前記第２プログラムモードでは、前記３つの論理ページの中で最上位ページ又は最下位ページのいずれか１つがアドレスマッピングに割り当てられることを特徴とする請求項１に記載のメモリシステム。
5. 前記第１プログラムモードでは、前記メモリセルには３つの論理ページが割り当てられ、
   前記第２プログラムモードでは、前記３つの論理ページの中で最上位ページと最下位ページとがアドレスマッピングに割り当てられることを特徴とする請求項１に記載のメモリシステム。
6. 前記第１プログラムモードでは、前記メモリセルには４つの論理ページが割り当てられ、
   前記第２プログラムモードでは、前記４つの論理ページの中で最下位ページがアドレスマッピングに割り当てられることを特徴とする請求項１に記載のメモリシステム。
7. 前記第２プログラムモードでは、前記メモリセルは、消去状態又は第１擬似プログラム状態のいずれか１つの状態にプログラムされることを特徴とする請求項３又は６に記載のメモリシステム。
8. 前記第１擬似プログラム状態は、前記メモリセルにマッピングされるいずれか１つの論理ページを読み出すための読み出し電圧の中で最も大きい電圧ウインドウを有する読み出し電圧の間に割り当てられることを特徴とする請求項７に記載のメモリシステム。
9. 前記第２プログラムモードでは、前記メモリセルは、消去状態又は第１擬似プログラム状態のいずれか１つの状態にプログラムされることを特徴とする請求項４に記載のメモリシステム。
10. 前記第１擬似プログラム状態は、前記メモリセルにマッピングされる各々の論理ページの読み出し電圧の中で最も大きい電圧ウインドウを有する読み出し電圧の間の閾値電圧分布に割り当てられることを特徴とする請求項９に記載のメモリシステム。
11. 前記第１プログラムモードでは、前記メモリセルは、マッピングテーブルに４つの論理ページが割り当てられ、
    前記第２プログラムモードでは、前記４つの論理ページの中で最上位ページを含む少なくとも２つの論理ページがアドレスマッピングに割り当てられることを特徴とする請求項１に記載のメモリシステム。
12. 前記第２プログラムモードでは、前記メモリセルは、消去状態、第１擬似プログラム状態、第２擬似プログラム状態、及び第３擬似プログラム状態の内の少なくとも１つのプログラム状態にプログラムされることを特徴とする請求項５又は１１に記載のメモリシステム。
13. 前記第２プログラムモードでの前記電圧バイアスの条件は、前記メモリセルへ提供されるプログラム電圧の増加量（ｉｎｃｒｅｍｅｎｔ）、プログラム開始電圧、検証電圧パルスの数、及びプログラムループの数の内の少なくとも１つが、前記第１プログラムモードと異なることを特徴とする請求項１に記載のメモリシステム。
14. 同一ワードラインに接続されるメモリセルに論理的にＮ（Ｎは２以上の整数）個ページのデータをプログラムするよう設定されるメモリセルアレイを含む不揮発性メモリ装置と、
    外部からの書き込み命令語及び書き込み要請されたデータを受信して、一般プログラムモード又は擬似プログラムモードの選択されたいずれか１つのモードに前記書き込み要請されたデータをプログラムするよう前記不揮発性メモリ装置を制御するメモリコントローラとを有し、
    前記一般プログラムモードでは、前記メモリコントローラは、前記書き込み要請されたデータを前記メモリセルアレイの前記同一ワードラインに接続されたメモリセルの各々にＮ−ビットデータが格納されるよう前記不揮発性メモリ装置を制御し、
    前記擬似プログラムモードでは、前記メモリコントローラは、前記書き込み要請されたデータを前記メモリセルアレイの前記同一ワードラインに接続されたメモリセルの各々にＮ−ビットより少ないビット数データが格納されるよう前記不揮発性メモリ装置を制御し、
    前記擬似プログラムモードのプログラム速度と前記一般プログラムモードのプログラム速度とが異なるように前記擬似プログラムモードのバイアス条件の内の少なくとも１つは、前記一般プログラムモードのバイアス条件の内の少なくとも１つと異なることを特徴とするメモリシステム。
15. 前記メモリコントローラは、前記Ｎ個の論理ページをマッピングするマッピングテーブルを構成し、前記Ｎ個の論理ページの中で前記擬似プログラムモードに割り当てられない論理ページを前記マッピングテーブルから除外することを特徴とする請求項１４に記載のメモリシステム。
16. 前記一般プログラムモード又は前記擬似プログラムモードは、前記書き込み要請されたデータのサイズ、属性、及び相対的な重要度の内の少なくとも１つに基づいて選択されることを特徴とする請求項１４に記載のメモリシステム。
17. シングルレベルセルで構成される第１メモリ領域とマルチレベルセルで構成される第２メモリ領域とを含む不揮発性メモリ装置と、
    外部から提供されるデータを前記第１メモリ領域に格納し、前記格納されたデータを第１プログラムモードにしたがって前記第２メモリ領域にプログラムするよう前記不揮発性メモリ装置を制御するメモリコントローラとを有し、
    前記メモリコントローラは、前記第１メモリ領域が消去状態であるか否かに基づき、書き込み要請されるデータを第２プログラムモードにしたがって前記第２メモリ領域に格納するよう前記不揮発性メモリ装置を制御し、
    前記第１プログラムモードでは、選択されたメモリ領域に複数のページデータが１回のプログラムサイクルの間に格納され、
    前記第２プログラムモードでは、前記選択されたメモリ領域に前記複数のページデータより少ない容量のデータが前記第１プログラムモードのプログラム速度より高速にプログラムされることを特徴とするメモリシステム。
18. 前記第２プログラムモードでは、前記書き込み要請されるデータが割り当てられる論理ページ以外のページアドレスは、マッピングテーブルから除外されることを特徴とする請求項１７に記載のメモリシステム。
19. 前記第２プログラムモードでは、前記選択されたメモリ領域は、消去状態又は第１擬似プログラム状態でプログラムされることを特徴とする請求項１８に記載のメモリシステム。
20. 前記第１擬似プログラム状態は、前記割り当てられた論理ページの読み出し電圧の中で最も大きい電圧ウインドウを有する読み出し電圧の間の閾値電圧に対応することを特徴とする請求項１９に記載のメモリシステム。
21. 前記第２プログラムモードでは、前記選択されたメモリ領域は、消去状態、第１擬似プログラム状態、第２擬似プログラム状態、及び第３擬似プログラム状態の内のいずれか１つの状態にプログラムされることを特徴とする請求項１８に記載のメモリシステム。
22. 前記第２プログラムモードでは、前記選択されたメモリ領域は、２つの論理ページ領域が割り当てられ、少なくとも１つの論理ページ領域は、マッピングテーブルから除外されることを特徴とする請求項２１に記載のメモリシステム。
23. ワンショットプログラム方式にて複数ページのデータをプログラムする不揮発性メモリ装置のプログラム方法において、
    書き込み要請されるデータのサイズを基準値と比較する段階と、
    前記データのサイズが前記基準値より小さい場合、前記書き込み要請されるデータに対する擬似プログラム命令語を前記不揮発性メモリ装置に提供する段階と、
    選択されたメモリセルに前記書き込み要請されたデータを前記擬似プログラム命令語に従う擬似プログラムモードでプログラムする段階と、
    前記選択されたメモリセルに含まれる複数の論理ページ領域の中から前記擬似プログラムモードによって除外されるページアドレスをマッピングテーブルから除外させる段階とを有し、
    前記擬似プログラムモードに従って形成されるメモリセルのプログラム状態は、前記ワンショットプログラム方式にしたがって形成される閾値電圧分布とは異なる閾値電圧分布で形成されることを特徴とする不揮発性メモリ装置のプログラム方法。
24. 前記擬似プログラムモードに従って形成されるメモリセルのプログラム状態は、消去状態と少なくとも１つの擬似プログラム状態とを含み、
    前記少なくとも１つの擬似プログラム状態に対応する閾値電圧分布は、割り当てられた論理ページの読み出し電圧の中で最も大きい電圧ウインドウを形成する読み出し電圧の間に対応することを特徴とする請求項２３に記載の不揮発性メモリ装置のプログラム方法。
25. 第１メモリ領域と第２メモリ領域とを有し、前記第２メモリ領域は、ワンショットプログラム方式に従ってデータが書き込まれる不揮発性メモリ装置のプログラム方法において、
    書き込みデータを受信する段階と、
    前記第１メモリ領域が消去状態であるか否かを検出する段階と、
    前記検出の結果、前記第１メモリ領域が消去されていない状態である場合、前記書き込みデータを前記第１メモリ領域にバッファリングせずに、前記第２メモリ領域の選択されたメモリセルに擬似プログラムモードにに従ってプログラムする段階と、
    前記選択されたメモリセルに含まれる複数の論理ページ領域の中から前記擬似プログラムモードによって除外されるページアドレスをマッピングテーブルから除外させる段階とを有し、
    前記擬似プログラムモードに従って形成される前記選択されたメモリセルの閾値電圧分布は、消去状態と少なくとも１つの擬似プログラム状態とを含み、
    前記少なくとも１つの擬似プログラム状態は、割り当てられた論理ページの読み出し電圧の中で最も大きい電圧ウインドウを有する閾値電圧分布に対応することを特徴とする不揮発性メモリ装置のプログラム方法。
26. 前記書き込みデータのサイズを基準値と比較する段階をさらに有することを特徴とする請求項２５に記載の不揮発性メモリ装置のプログラム方法。
27. 前記書き込みデータのサイズが基準値より大きい場合、前記書き込みデータを前記第１メモリ領域にプログラムする段階をさらに有することを特徴とする請求項２６に記載の不揮発性メモリ装置のプログラム方法。
    

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