CN105261391B - 一种sram存储阵列 - Google Patents
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Abstract
本发明属于存储电路领域，尤其涉及一种SRAM存储阵列。一种SRAM存储阵列，包括N行M列的多个SRAM存储单元，多个SRAM存储单元的每一行的上部和下部分别设置一字线，于多个SRAM存储单元的每一行中第一设定位置的SRAM存储单元的栅极连接一位于上部的第一字线，第二设定位置的SRAM存储单元的栅极连接一位于下部的第二字线；于其中一字线被选中时，对与字线连接的多个SRAM存储单元的预定比例进行操作，其中N和M为正整数。以上技术方案提供一种新的SRAM存储阵列，通过将同一行的SRAM存储单元的字线拆分为两条，当只对同一行的部分SRAM存储单元进行操作时，可极大降低操作功耗。
Description
技术领域
本发明属于存储电路领域，尤其涉及一种SRAM存储阵列。
背景技术
常见的SRAM(Static Random Access Memory，静态随机存储器)存储阵列，如图1所示一个四行八列的SRAM存储阵列，其每一行设置字线，每一列设置两条位线，字线用于控制SRAM存储单元的开启，位线则用于将存储器信息与外部联系，其工作过程大致如下：在待机状态时，位线被预充电到高电平，在相应的字线变为高电平时，与该字线相连接的所有SRAM存储单元都会进入操作状态，位线被选中的SRAM存储单元进行正常的读或写操作，而位线未被选中的SRAM存储单元则进行假读操作，假读操作会与正常的读操作一样产生功耗，特别当假读的比例过多时，会产生很大的功耗损失。
发明内容
针对以上技术问题，提供一种SRAM存储阵列，以解决现有技术操作时功耗过大的缺陷；
具体技术方案如下：
一种SRAM存储阵列，其中，包括N行M列的多个SRAM存储单元，所述多个SRAM存储单元的每一行的上部和下部分别设置一字线，于所述多个SRAM存储单元的每一行中第一设定位置的SRAM存储单元的栅极连接一位于上部的第一字线，第二设定位置的SRAM存储单元的栅极连接一位于下部的第二字线；于其中一字线被选中时，对与所述字线连接的多个SRAM存储单元中的预定比例进行操作，其中N和M为正整数。
上述的SRAM存储阵列，所述多个SRAM存储单元的每一列的左侧和右侧分别设置一位线，位于同一列的所述多个SRAM存储单元的每一个的左侧共同连接一第一位线，位于同一列的所述多个SRAM存储单元的每一个的右侧共同连接一第二位线。
上述的SRAM存储阵列，所述多个SRAM存储单元的每一列的左侧和右侧分别设置一位线，所述多个SRAM存储单元的每一个的左侧共同连接一第一位线，位于同一列的所述多个SRAM存储单元的每一个的右侧共同连接一第二位线，所述多个SRAM存储单元的相邻列共用一位线。
上述的SRAM存储阵列，所述第一设定位置为所述多个SRAM存储单元的每一行中位于奇数列的SRAM存储单元所在的位置；所述第二设定位置为所述多个SRAM存储单元的每一行中位于偶数列的SRAM存储单元所在的位置。
上述的SRAM存储阵列，所述第一设定位置为所述多个SRAM存储单元的每一行中所在列不大于M/2的SRAM存储单元所在的位置；所述第二设定位置为所述多个SRAM存储单元的每一行中所在列大于M/2的SRAM存储单元所在的位置。
上述的SRAM存储阵列，位于奇数列的所述多个SRAM存储单元的同一列与相邻的位于偶数列的所述多个SRAM存储单元所在的同一列共用同一位线。
上述的SRAM存储阵列，所述多个SRAM存储单元的每一个包括，
一第一开关器件，于一相应的字线作用下可控制地连接所述第一位线至一第一节点；
一第二开关器件，于所述字线的作用下可控制地连接所述第二位线至一第二节点；
一基本存储单元，于所述第一节点为高电压且所述第二节点为低电压时，存储的数据为1；或于所述第一节点为低电压并所述第二节点为高电压时，存储的数据为0。
上述的SRAM存储阵列，所述基本存储单元包括第一反相器和第二反相器，所述第一反相器的输入端与所述第一节点连接，所述第一反相器的输出端与所述第二节点连接；所述第二反相器的输入端与所述第二节点连接，所述第二反相器的输出端与所述第一节点连接。
上述的SRAM存储阵列，所述预定比例为一选一，或所述预定比例为二选一，或所述预定比例为四选一，或所述预定比例为八选一。
有益效果：以上技术方案提供一种新的SRAM存储阵列，通过将同一行的SRAM存储单元的字线拆分为两条，当只对同一行的部分SRAM存储单元进行操作时，可极大降低操作功耗。
附图说明
图1为现有技术中一种SRAM存储阵列的结构示意图；
图2为现有技术的相邻的两个SRAM存储单元的结构示意图；
图3为本发明的一种具体实施例的SRAM存储阵列的结构示意图；
图4为本发明的另一种具体实施例的SRAM存储阵列的结构示意图；
图5为本发明的一种具体实施例的相邻两个SRAM存储单元的排列结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
图2所示为现有技术的相邻两个SRAM存储单元的结构，同一行的 SRAM存储单元的字线WL全部连接在一起，每一列的SRAM存储单元相互独立，每个SRAM存储单元包括NMOS管M5和NMOS管M6，两个互耦反相器INV1、INV2构成的双稳态电路用于数据存储，字线选中时，即SRAM 存储单元的NMOS管打开时，与存“0”节点相连的位线会被“0”节点拉低，如同读操作，但是由于该位线未被选中，所以不与灵敏放大器连接，信息不被读出。但是该操作会和正常的读操作一样产生功耗，由于在字线被选中时，所有与该字线连接的SRAM存储单元都会进行操作状态，在操作时，位线未选中的单元会进行假读操作，浪费很多功耗。如纵向选取比例为二选一时则一半单元正常操作，另一半单元为假读；如纵向选取比例为四选一时则1/4 单元正常操作，另外3/4单元为假读；如纵向选取比例为八选一时，则1/8 单元正常操作，其余7/8单元为假读，功耗浪费严重。
本发明提供一种新的SRAM存储阵列，如图3所示，其中，包括N行 M列的多个SRAM存储单元，多个SRAM存储单元的每一行的上部和下部分别设置一字线，于多个SRAM存储单元的每一行中第一设定位置的SRAM 存储单元的栅极连接一位于上部的第一字线，第二设定位置的SRAM存储单元的栅极连接一位于下部的第二字线；于其中一字线被选中时，对与字线连接的多个SRAM存储单元中的预定比例进行操作，其中N和M为正整数。
本发明通过对现有技术的字线进行拆分，使得组成SRAM存储阵列的多个SRAM存储单元的每一行的上部和下部分别设置一字线，同一行中的一部分SRAM存储单元连接一条字线，同一行中另一部分SRAM存储单元连接另一条字线，使得当对SRAM存储阵列进行操作时，每一次只对两条字线的其中之一进行开启，则可以让同一行中原先会处于假读状态的另外一半单元关闭，从而可以减少因为假读而带来的功耗损失。
上述的预定比例可以一选一，或二选一，或四选一，或八选一。如纵向选取比例为二选一时，则一半单元正常操作，另一半单元关闭，没有假读；如纵向选取比例为四选一，则1/4单元正常操作，一半单元关闭，只有1/4 单元为假读；如纵向选取比例为八选一时，则1/8单元正常操作，一半单元关闭，3/4单元为假读；从而最大程度使得原先处于假读状态的SRAM存储单元关闭，减少假读带来的功耗损失。
于一种优选的实施例中，上述的SRAM存储阵列，多个SRAM存储单元的每一列的左侧和右侧分别设置一位线，位于同一列的多个SRAM存储单元的每一个的左侧共同连接一第一位线，位于同一列的多个SRAM存储单元的每一个的右侧共同连接一第二位线。
具体地，如图3所示，该SRAM存储阵列为四行八列结构，多个SRAM 存储单元的每一行的上部和下部分别设置一字线，如第一行分别设置第一字线WL0和第二字线WL1，第二行分别设置第一字线WL2和第二字线WL3，每一行的多个SRAM存储单元中部分SRAM存储单元与第一字线连接，每一行的多个SRAM存储单元中其余SRAM存储单元与第二字线连接；每一列的SRAM存储单元包括位于左侧的第一位线和位于右侧的第二位线，如第一列的第一位线BL0和第二位线BLB0，第二列的第二位线BL1和第二位线 BLB1。上述的设置可以使得字线的开启灵活，每次只开启其中一条，也可以两条都开启，则同一行的所有SRAM存储单元全部开启，这样可以适用于纵向选取比例为一选一的情形，即每次都全部选中、不存在假读的情况。
于一种改进的实施例中，如图4所示，多个SRAM存储单元的每一列的左侧和右侧分别设置一位线，多个SRAM存储单元的每一个的左侧共同连接一第一位线，位于同一列的多个SRAM存储单元的每一个的右侧共同连接一第二位线，多个SRAM存储单元的相邻列共用一位线。
图4中与图3的区别主要在于，多个SRAM存储单元的相邻列共用一位线，如第一列与第二列共用位线BL01，第二列与第三列共用位线BL12，第三列与第四列共用位线BL23，上述的设置减少了SRAM存储阵列的占用面积，并节省了空间。
上述的SRAM存储阵列，第一设定位置可以为多个SRAM存储单元的每一行中位于奇数列的SRAM存储单元所在的位置；所述第二设定位置为所述多个SRAM存储单元的每一行中位于偶数列的SRAM存储单元所在的位置。
具体地，同一行中位于奇数列的SRAM存储单元的栅端连接设置于上部的位线，同一行中位于偶数列的栅端连接设置于下部的位线，连接同一位线的SRAM存储单元间隔设置。
上述的SRAM存储阵列，第一设定位置可以为多个SRAM存储单元的每一行中所在列不大于M/2的SRAM存储单元所在的位置；第二设定位置可以为多个SRAM存储单元的每一行中所在列大于M/2的SRAM存储单元所在的位置。
于一种优选的实施例中，位于奇数列的多个SRAM存储单元的同一列与相邻的位于偶数列的多个SRAM存储单元所在的同一列共用同一位线。
当相邻的两个SRAM存储单元每次只开启一个SRAM存储单元时，则位线可以共用，从而节省空间。结合图4和图5进行说明，图4中第一行第一列的SRAM存储单元CELL1与第一行第二列的SRAM存储单元CELL2 分别连接不同字线，SRAM存储单元CELL1的栅端连接第一字线WL1， SRAM存储单元CELL2的栅端连接第二字线WL0，SRAM存储单元CELL1 的左侧连接第一位线BL00，SRAM存储单元CELL1的右侧与SRAM存储单元CELL2的左侧共用同一位线BL01，SRAM存储单元CELL2的右侧与下一个相邻的SRAM存储单元(即第一行第三列的SRAM存储单元)的左侧共用同一位线BL12。
上述的SRAM存储阵列，如图5所示，多个SRAM存储单元的每一个包括，
一第一开关器件M5，于一相应的字线WL1作用下可控制地连接第一位线BL00至一第一节点Q；
一第二开关器件M6，于字线WL1的作用下可控制地连接第二位线BL01 至一第二节点/Q；
一基本存储单元，于第一节点Q为高电压且第二节点/Q为低电压时，存储的数据为1；或于第一节点Q为低电压并第二节点/Q为高电压时，存储的数据为0。
上述的SRAM存储阵列，基本存储单元包括第一反相器INV1和第二反相器INV2，第一反相器INV1的输入端与第一节点Q连接，第一反相器的输出端与第二节点/Q连接；第二反相器INV2的输入端与第二节点/Q连接，第二反相器INV2的输出端与第一节点Q连接。
上述的第一开关器件M5采用NMOS管，第二开关器件M6采用NMOS 管，字线WL1连接第一开关器件M5和第二开关器件M6的栅端，用于控制存储器开启；第一位线BL00和第二位线BL01分别连接第一开关器件M5 和第二开关器件M6的漏端，用于将存储器信息与外部联系。
以上技术方案提供一种新的SRAM存储阵列，通过将同一行的SRAM存储单元的字线拆分为两条，当只对同一行的部分SRAM存储单元进行操作时，可极大降低操作功耗。
以上仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。
Claims (5)
1.一种SRAM存储阵列，其特征在于，包括N行M列的多个SRAM存储单元，所述多个SRAM存储单元的每一行的上部和下部分别设置一字线，于所述多个SRAM存储单元的每一行中第一设定位置的SRAM存储单元的栅极连接一位于上部的第一字线，第二设定位置的SRAM存储单元的栅极连接一位于下部的第二字线；于其中一字线被选中时，对与所述字线连接的所述多个SRAM存储单元中的预定比例进行操作，其中N和M为正整数；
所述第一设定位置为所述多个SRAM存储单元的每一行中所在列不大于M/2的SRAM存储单元所在的位置；所述第二设定位置为所述多个SRAM存储单元的每一行中所在列大于M/2的SRAM存储单元所在的位置。
2.根据权利要求1所述的SRAM存储阵列，其特征在于，所述多个SRAM存储单元的每一列的左侧和右侧分别设置一位线，位于同一列的所述多个SRAM存储单元的每一个的左侧共同连接一第一位线，位于同一列的所述多个SRAM存储单元的每一个的右侧共同连接一第二位线。
3.根据权利要求2所述的SRAM存储阵列，其特征在于，所述多个SRAM存储单元的每一个包括，
一第一开关器件，于一相应的字线作用下可控制地连接所述第一位线至一第一节点；
一第二开关器件，于所述字线的作用下可控制地连接所述第二位线至一第二节点；
一基本存储单元，于所述第一节点为高电压且所述第二节点为低电压时，存储的数据为1；或于所述第一节点为低电压并所述第二节点为高电压时，存储的数据为0。
4.根据权利要求3所述的SRAM存储阵列，其特征在于，所述基本存储单元包括第一反相器和第二反相器，所述第一反相器的输入端与所述第一节点连接，所述第一反相器的输出端与所述第二节点连接；所述第二反相器的输入端与所述第二节点连接，所述第二反相器的输出端与所述第一节点连接。
5.根据权利要求1所述的SRAM存储阵列，其特征在于，所述预定比例为一选一，或所述预定比例为二选一，或所述预定比例为四选一，或所述预定比例为八选一。
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