CN106356451A - 电阻式存储装置 - Google Patents

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Abstract

本发明提供一种电阻式存储装置，包括多数个存储单元对，各存储单元对包括主动区、第一字线及第二字线、源极线、第一电阻及第二电阻。主动区形成于基底上，第一字线及第二字线形成于该基底上，并与主动区交错。源极线形成于基底上并耦接至主动区。第一电阻及第二电阻配置于基底上，并分别耦接至主动区。第一位线及一第二位线形成于第一电阻及第二电阻之上，并耦接至第一电阻及第二电阻。其中，第一位线及第二位线大致与第一字线及第二字线平行的沿第一方向延伸。本发明的电阻式存储装置，可降低其操作过程中所可能产生的存储单元间的干扰现象。

Description

电阻式存储装置
技术领域
本发明涉及一种电阻式存储装置，尤其涉及一种电阻式存储装置的存储单元的配置结构。
背景技术
请参照图1，图1示出现有的电阻式存储装置的电路图。电阻式存储装置100由多个存储单元对111～114所构成。其中，以存储单元对111为范例，存储单元对111中具有两个存储单元1111以及1112，而存储单元1111由晶体管T1以及电阻R1所构成，存储单元1112由晶体管T2以及电阻R2所构成。
图1中的现有的存储单元对111～114，在各存储单元对中的存储单元，是共用源极线以及位线的。以存储单元对111为例，存储单元对111中的存储单元1111及1112共用相同的位线BL1以及相同的源极线SL1。在如图1的配置下，相同行的存储单元对111、113共用相同的源极线SL1，相同行的存储单元对112、114共用相同的源极线SL2，而相同列的存储单元对111、112共用相同的位线BL1，相同列的存储单元对113、114则共用相同的位线BL2。
当对电阻式存储装置100进行形成(forming)动作时，若存储单元1111为被选中存储单元时，存储单元1111对应的字线WL1被设定为3V，其余的字线WL2～WL4被设定为0V；存储单元1111对应的位线BL1被设定为4V，而位线BL2被设定为1.5V；存储单元1111对应的源极线SL1被设定为0V，而源极线SL2被设定为3V。此时，存储单元1111以及1112耦接源极线SL1以及位线BL1间的端点将同样承受4V的电压差，也就是说，未被选中的存储单元1112会被此次的形成动作所干扰，产生不被预期的状态。此外，在电阻式存储装置100进行设定或是重置动作中也会发生类似上述的干扰动作，降低电阻式存储装置100的工作效能。
发明内容
本发明提供一种电阻式存储装置，可降低其操作过程中所可能产生的存储单元间的干扰现象。
本发明的电阻式存储装置包括多数个存储单元对依阵列方式配置于基底上，依阵列方式配置于基底上。各存储单元对包括：主动区、源极线、第一电阻及第二电阻、第一位线及第二位线。主动区形成于基底上，第一字线及第二字线形成于基底上，并与主动区交错。源极线形成于基底上，并耦接至主动区。第一电阻及第二电阻配置于基底上，并分别耦接至主动区。第一位线及第二位线形成于第一电阻及第二电阻之上，并耦接至第一电阻及第二电阻。其中，第一位线及第二位线大致与该第一字线及第二字线平行的沿第一方向延伸。
基于上述，本发明提出的电阻式存储装置，其中的存储单元对结构中的存储单元分别耦接不同的位线，藉此，在电阻式存储装置中，接收相同源极线的多个存储单元分别接收不同的位线，而接收相同为位线的多个存储单元则分别耦接不同的源极线。如此一来，电阻式存储装置在进行操作(例如形成(forming)、设定(set)或重置(reset))时，存储单元间所产生的干扰状态可以有效的被减轻，提升电阻式存储装置操作时所产生的效能。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1示出现有的电阻式存储装置的电路图；
图2A示出本发明一实施例的电阻式存储体装置200的布局示意图；
图2B为图2A的线段II’示出的电阻式存储体装置200的剖面图；
图3示出图2A所示存储单元对另一实施例的布局示意图；
图4A示出图2A所示存储单元对又一实施例的布局示意图；
图4B示出图4A所示存储单元对另一实施例的布局示意图；
图5示出本发明实施例的电阻式存储装置的等效电路图。
附图标记说明：
100、200、500：电阻式存储装置；
111～114、201～204：存储单元对；
1111、1112、501～504：存储单元；
210：基底；
211～213：源极/漏极区；
221：第一栅极结构；
222：第二栅极结构；
420：突出部；
AA、AA’：主动区；
BL1～BL4：位线；
CON11、CON21、CON31、CON41、CON12、CON22、CON32、CON42、CON13、CON23、CON22”、CON21’、CON22’、CON23’：连接结构；
CCON11、CCON21、CCON12、CCON22、CM11、CM12、CCON22”、CM12”、CCON13、CM13’、CCON23’：中心；
D1～D7：方向；
M11、M12、M13、MP1、MP2、M12”、M11’、M12’、M13’：金属层；
R1～R4、R2’、R1”、R2”：电阻；
SL1、SL2、SL1’、SL1”：源极线；
T1～T4：晶体管；
WL1～WL4：字线。
具体实施方式
图2A示出本发明一实施例的电阻式存储体装置200的布局示意图。图2B为图2A的线段II’示出的电阻式存储体装置200的剖面图。请同时参照图2A及图2B，电阻式存储体装置200包括以阵列方式进行布局的多个存储单元对201～204。以存储单元对201为例，存储单元对201包括主动区AA、电阻R1及R2、源极线SL1、字线WL1及WL2以及位线BL1及BL2。字线WL1及WL2形成于基底210上并沿方向D1延伸。其中，字线WL1及WL2覆盖主动区AA的区域可分别形成耦接电阻R1以及R2的第一栅极结构221及第二栅极结构222。主动区AA未被字线WL1及WL2覆盖的区域则可分别经掺杂而形成源极/漏极区211～213。源极线SL1形成于主动区AA上方并沿方向D2延伸，源极线SL1可通过连接结构CON23、金属层M13及连接结构CON13耦接至字线WL1及WL2间的源极/漏极区213。电阻R1形成于基底210上方并可通过连接结构CON31、金属层MP1、连接结构CON21、金属层M11及连接结构CON11耦接字线WL1另一侧的源极/漏极区211。位线BL1形成于电阻R1上方并大致上沿与字线WL1平行的方向D1延伸，位线BL1可直接或通过连接结构CON41耦接至电阻R1。电阻R2形成于基底上方并可通过连接结构CON32、金属层MP2、连接结构CON22、金属层M12及连接结构CON12耦接字线WL2另一侧的源极/漏极区212。位线BL2则形成于电阻R2上方并大致上沿与字线WL1平行的方向D1延伸，位线BL2可直接或通过连接结构CON42耦接至电阻R2。请注意，本实施例中，源极线SL1是通过连接结构CON13、CON23及金属层M13耦接至源极/漏极区213，电阻R1是通过连接结构CON11、CON21、CON31及金属层M11、MP1耦接至源极/漏极区211，电阻R2是通过连接结构CON12、CON22、CON32及金属层M12、MP2耦接至源极/漏极区212，但本发明不限于此，源极线SL及电阻R1、R2也可视处理需求以更多或更少层的连接结构与金属层耦接至源极/漏极区。
特别说明的是，如图2A所示，连接结构CON21具有一中心CCON21，金属层M11具有一中心CM11，而连接结构CON11具有一中心CCON11。连接结构CON21的中心CCON21是以金属层M11的中心CM11朝方向D3偏移而设置，而连接结构CON11的中心CCON11是以金属层M11的中心CM11朝方向D4偏移而设置。另一方面，连接结构CON22具有一中心CCON22，金属层M12具有一中心CM12，而连接结构CON12具有一中心CCON12。连接结构CON22的中心CCON22是以金属层M12的中心CM12朝方向D3偏移，而连接结构CON12的中心CCON12是以金属层M12的中心CM12朝方向D4偏移。请注意，在本实施例中，方向D1与方向D3为相同的方向，但本发明不限于此，在其它实施例中，方向D1与方向D3也可为不同的方向。另外，在本实施例中，方向D3及方向D4为平行且相反的方向，但本发明不限于此，在其它实施例中，方向D3也可仅为不同于D4的方向。如图所示，本发明可通过偏移连接结构CON11、CON21、CON12、CON22以及金属层M11、M12的位置，使得电阻式存储装置的位线能以大致平行于字线的方式进行配置。
请参照图3，图3示出图2A所示存储单元对另一实施例的布局示意图。与图2A不同的是，图2A所示实施例的主动区AA是大致沿与源极线SL1相同的方向D2延伸，而本实施例的主动区AA’是沿不同于源极线SL1的方向D5延伸。另外，图2A所示实施例的源极线SL1是覆盖于主动区AA上，而方向D2与方向D1互相垂直。本实施例的源极线SL1仅覆盖主动区AA'的一部分，而方向D2与方向D1交错且不相垂直，并且，耦接源极线SL1与主动区AA'的连接结构CON13、CON23与金属层M13是配置于源极线SL1与主动区AA'的交错处。请注意，在本实施例中的金属层M12”及连接结构CON22”分别具有一金属中心CM12”及一中心CCON22”。其中，连接结构CON22”的中心CCON22”是以金属层M12”的中心CM12”朝方向D4偏移而设置，而连接结构CON12的中心CCON12是以金属层M12"的中心CM12"朝方向D3偏移而设置。如图所示，本发明可通过使主动区AA'与源极线SL1沿不同方向延伸，使得电阻式存储装置的位线可以大致平行于字线的方式进行配置。
请参照图4A，图4A示出图2A所示存储单元对又一实施例的布局示意图。与图2A不同的是，图2A所示实施例的源极线SL1配置于主动区AA的上方，并通过偏移连接结构CON11、CON21、CON12、CON22及金属层M11、M12的位置来使电阻R1及电阻R2耦接至主动区AA。在本实施例中，电阻R1"与电阻R2"则配置于主动区AA的上方，并通过偏移连接结构CON13、CON23’及金属层M13’的位置来使源极线SL1’耦接至主动区AA。特别说明的是，请参照图4A，连接结构CON23’具有一中心CCON23’，金属层M13’具有一中心CM13’，而连接结构CON13具有一中心CCON13。其中，连接结构CON23’的中心CCON23’是以金属层M13’的中心CM13’朝方向D6偏移而设置，而连接结构CON13的中心CCON13是以金属层M13’的中心CM13’朝方向D7偏移而设置。如图所示，本发明可通过偏移连接结构CON13、CON23’以及金属层M13’的位置，使得电阻式存储装置的位线BL1、BL2可以大致平行于字线WL1、WL2的方式进行配置。
请参照图4B，图4B示出图4A所示存储单元对另一实施例的布局示意图。与图4A不同的是，本实施例的源极线SL1"具有一突出部420，突出部形成于连接结构CON23的上方覆盖主动区AA的一部分，因此，本实施例无需偏移连接结构CON13、CON23及金属层M13的位置，即可使电阻式存储装置的位线BL1、BL2可以大致平行于字线WL1、WL2的方式进行配置。
附带一提的，在上述各实施例中，以晶片形式制造的存储单元对的位线、字线以及源极线，可以应用晶片中做为导线的材质来形成，例如金属层，而连接结构可以应用晶片中的连接层(VIA or contact)来形成。
以下请参照图5，图5示出本发明实施例的电阻式存储装置的等效电路图。电阻式存储装置500包括多个存储单元501～504。其中，存储单元501～504中分别包括晶体管T1～T4，并分别包括电阻R1～R4。以存储单元501为范例，晶体管T1的源极端耦接至源极线SL1而晶体管T1的漏极端耦接至电阻R1，电阻R1的另一端则耦接至位线BL1。
在图5的实施例中，在电路上，存储单元501及502共用源极线SL1，并分别耦接位线BL1及BL2；存储单元503及504则共用源极线SL2，并分别耦接位线BL1及BL2；存储单元501与503则共用位线BL1，并分别耦接源极线SL1及SL2；以及，存储单元502与504共用位线BL2，并分别耦接源极线SL1及SL2。并且，字线及位线大致平行的往方向D1延伸，而源极线则是往不同于方向D1的方向D2延伸进行配置。
当电阻式存储装置500进行形成(forming)操作时，若存储单元503是为选中存储单元(存储单元501、502及504为未选中存储单元)，位线BL1的电压力如可以设定为4V，源极线SL1及SL2的电压则可分别设定为3V及0V，位线BL2的电压则可设定为1.5V，字线WL1、WL2的电压则分别设定为3V以及0V。如此一来，晶体管T3可以依据字线WL1上的电压而开启，并依据位线BL1以及源极线SL2上的电压差(4.0V)执行形成动作。在此同时，存储单元504所承受的电压差等于位线BL2上的电压减去源极线SL2上的电压约等于1.5V，也就是说，存储单元504所受到的干扰有效的被减小，并降低所可能产生的漏电现象。
另外，在针对电阻式存储装置500进行设定(set)操作时，若存储单元503是为选中存储单元(存储单元501、502及504为未选中存储单元)，位线BL1的电压例如可以设定为2V，源极线SL1及SL2的电压则可分别设定为1V及0V，位线BL2的电压则可设定为0V，字线WL1、WL2的电压则分别设定为3V以及0V。如此一来，晶体管T3可以依据字线WL1上的电压而开启，并依据位线BL1以及源极线SL2上的电压差(2.0V)执行设定动作。在此同时，存储单元501、502所承受的电压差约等于1V，而存储单元504所承受的电压差约等于0V，也就是说，存储单元501、502、504所受到的干扰有效的被减小，并降低所可能产生的漏电现象。
此外，在针对电阻式存储装置500进行重置(reset)操作时，若存储单元503是为选中存储单元(存储单元501、502及504为未选中存储单元)，位线BL1的电压例如可以设定为0V，源极线SL1及SL2的电压则可分别设定为0V及2V，位线BL2的电压则可设定为1V，字线WL1、WL2的电压则分别设定为5V以及0V。如此一来，晶体管T3可以依据字线WL1上的电压而开启，并依据位线BL1以及源极线SL2上的电压差(-2.0V)执行重置动作。在此同时，存储单元501、502、504所承受的电压差约分别等于0V、1V及-1V，也就是说，存储单元501、502、504所受到的干扰有效的被避免，并降低所可能产生的漏电现象。
综上所述，本发明所提供的存储单元对，可使电阻式存储装置的位线以大致平行于字线的方式进行配置，并进一步使得电阻式存储装置中的存储单元在进行各项操作时，可以针对各存储单元的位线及源极线至少其中之一的电压进行个别设定，并藉此减低作过程中受到邻近的存储单元的影响，而产生干扰以及漏电的现象，进一步提升电阻式存储装置的效益。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (13)

1.一种电阻式存储装置，其特征在于，包括：
多数个存储单元对，依阵列方式配置于基底上，各所述存储单元对包括：
主动区，形成于所述基底上；
第一字线及第二字线，形成于所述基底上，并与所述主动区交错；
源极线，形成于所述基底上，并耦接至所述主动区；
第一电阻及第二电阻，配置于所述基底上，并分别耦接至所述主动区；以及
第一位线及第二位线，形成于所述第一电阻及所述第二电阻之上，并耦接至所述第一电阻及所述第二电阻，
其中，所述第一位线及所述第二位线大致与所述第一字线及所述第二字线平行的沿第一方向延伸。
2.根据权利要求1所述的电阻式存储装置，其特征在于，所述主动区沿第二方向配置于所述基底上，所述第一方向实质上与所述第二方向相交错。
3.根据权利要求2所述的电阻式存储装置，其特征在于，所述源极线沿第三方向配置，并覆盖所述主动区至少一部分。
4.根据权利要求3所述的电阻式存储装置，其特征在于，还包括第一连接结构，其中所述第一连接结构配置于所述源极线与所述主动区重叠的区域中，并且所述源极线通过所述第一连接结构耦接至所述主动区。
5.根据权利要求4所述的电阻式存储装置，其特征在于，所述源极线形成于所述主动区上方，且所述第三方向大致与所述第二方向相同，还包括：
第二连接结构，配置于所述主动区上方，并耦接至所述第一电阻。
6.根据权利要求5所述的电阻式存储装置，其特征在于，所述第二连接结构具有第二中心，还包括：
第一金属层，配置于所述第二连接结构上方，并具有第一金属层中心；
第三连接结构，配置于所述第一金属层上方且耦接至所述源极线，并具有第三中心，
其中，所述第二中心自所述第一金属层中心往第四方向偏移，且所述第三中心自所述第一金属层中心往第五方向偏移。
7.根据权利要求6所述的电阻式存储装置，其特征在于，还包括：
第四连接结构，配置于所述第主动区上方，并具有第四中心；
第二金属层，配置于所述第四连接结构上方，并具有第二金属层中心；
第五连接结构，配置于所述第二金属层上方且耦接至所述源极线，并具有第五中心，
其中，所述第四中心自所述第二金属层中心往所述第五方向偏移，且所述第五中心自所述第二金属层中心往所述第四方向偏移。
8.根据权利要求7所述的电阻式存储装置，其特征在于，所述第一电阻及所述第二电阻自所述源极线往所述第五方向偏移。
9.根据权利要求7所述的电阻式存储装置，其特征在于，所述第一电阻自所述源极线往所述第五方向偏移，且所述第二电阻自所述源极线往所述第四方向偏移。
10.根据权利要求2所述的电阻式存储装置，其特征在于，所述源极线大致与所述主动区平行的沿所述第二方向延伸，且所述第一连接结构具有第一中心，还包括：
第一金属层，配置于所述第一连接结构上方，并具有第一金属层中心；
第二连接结构，配置于所述第一金属层上方且耦接至所述源极线，并具有第二中心；其中
所述第一中心自所述第一金属层中心往第三方向偏移，且所述第二中心自所述第一金属层中心往第四方向偏移。
11.根据权利要求10所述的电阻式存储装置，其特征在于，所述第三方向与所述第四方向为相反的方同。
12.根据权利要求4所述的电阻式存储装置，其特征在于，所述第三方向实质上与所述第二方向相同，并且所述源极线具有突出部覆盖所述主动区的所述部分。
13.根据权利要求1所述的电阻式存储装置，其特征在于，配置在相同行的存储单元对共用相同第一位线、第二位线、第一字线以及第二字线，相同列的存储单元对结构共用相同的源极线。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112447219A (zh) * 2019-09-02 2021-03-05 联华电子股份有限公司 存储器布局结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007004924A (ja) * 2005-06-27 2007-01-11 Seiko Epson Corp 不揮発性メモリ装置、そのデータ書き込み方法
CN101083268A (zh) * 2006-05-31 2007-12-05 Arm有限公司 存储单元中的金属线布局
CN101542630A (zh) * 2005-07-26 2009-09-23 国际商业机器公司 使用垂直纳米管的非易失性切换和存储器器件

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6072711A (en) * 1997-12-12 2000-06-06 Lg Semicon Co., Ltd. Ferroelectric memory device without a separate cell plate line and method of making the same
US6147895A (en) * 1999-06-04 2000-11-14 Celis Semiconductor Corporation Ferroelectric memory with two ferroelectric capacitors in memory cell and method of operating same
US20050174841A1 (en) * 2004-02-05 2005-08-11 Iota Technology, Inc. Electronic memory with tri-level cell pair
DE102004047666B4 (de) * 2004-09-30 2015-04-02 Qimonda Ag Speicher mit Widerstandsspeicherzelle und Bewertungsschaltung

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007004924A (ja) * 2005-06-27 2007-01-11 Seiko Epson Corp 不揮発性メモリ装置、そのデータ書き込み方法
CN101542630A (zh) * 2005-07-26 2009-09-23 国际商业机器公司 使用垂直纳米管的非易失性切换和存储器器件
CN101083268A (zh) * 2006-05-31 2007-12-05 Arm有限公司 存储单元中的金属线布局

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112447219A (zh) * 2019-09-02 2021-03-05 联华电子股份有限公司 存储器布局结构

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