JP2000138355A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 センスアンプブロック内の各機能回路を小さ
い面積内に効率よくレイアウトすることのできる半導体
記憶装置を提供する。 【解決手段】 メモリセル側のビット線ペアが内側に向
かい合い、センスアンプ側のビット線ペアが外側に向く
ようにシェアドスイッチ回路４を配置し、その間にイコ
ライズ回路７のＭＯＳトランジスタを配置することによ
り、ＬＯＣＯＳ素子分離領域を隔てて分離された活性化
領域を共通の活性化領域で形成するとともに、シェアド
スイッチ回路４におけるＭＯＳトランジスタのソースあ
るいはドレインと、メモリセル内のビット線をイコライ
ズするＭＯＳトランジスタのソースあるいはドレインと
を、共通化する構成にすることによって、レイアウト面
積を小さくする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）等の半導体記憶装置に
関するもので、特に半導体記憶装置のセンスアンプブロ
ックのレイアウト構成に係るものである。

【０００２】

【従来の技術】ＤＲＡＭにおいては、チップ面積の増大
がチップコスト増大に大きく関わるため、いかにチップ
レイアウトを効率的に行いチップ面積縮小を図っていく
かということは、ＤＲＡＭ開発における最も重要な課題
の一つである。

【０００３】特に、センスアンプブロック等のメモリコ
ア回路は、メモリセルと同様に同一回路を多数配列する
ため、回路のチップ面積に占める割合が高い。

【０００４】ところが一方では、低消費電力化、高速動
作化のため、ビット線プリチャージイコライズ回路をシ
ェアドスイッチ回路の外側、すなわちメモリセル側にも
配置するなど、センスアンプブロックは複雑な回路構成
をとったり、シェアドスイッチ回路を構成するＭＯＳト
ランジスタのトランジスタ幅をできるだけ大きくするた
め、ＭＯＳトランジスタの配置をセンスアンプブロック
の幅方向に２列にするなど、レイアウト面積は益々増大
する傾向にある。

【０００５】図６は、上記従来の半導体装置のセンスア
ンプブロック内の回路図を示すものであり、メモリセル
側にもビット線イコライズ回路を配置した構成になって
いる。センスアンプブロックは多数個が列状に配置され
ているが、ここでは１つのみ示す。図６において、１は
センスアンプ側ビット線ＢＩＴ，ＸＢＩＴに読み出され
たデータを増幅するセンスアンプ、２はセンスアンプ側
ビット線ＢＩＴ，ＸＢＩＴとデータ線ＤＱ，ＸＤＱとを
接続するコラムスイッチ回路、３，４はメモリセルブロ
ック（図示せず）内のメモリセル側ビット線ＢＩＴＲ，
ＸＢＩＴＲとセンスアンプ１内のセンスアンプ側ビット
線ＢＩＴ，ＸＢＩＴとを接続するシェアドスイッチ回
路、６はセンスアンプ１内のセンスアンプ側ビット線Ｂ
ＩＴ，ＸＢＩＴのイコライズ・プリチャージを行うセン
スアンプ内ビット線イコライズ・プリチャージ回路であ
り、５，７はメモリセルブロック内のメモリセル側ビッ
ト線ＢＩＴＲ，ＸＢＩＴＲのイコライズを行うメモリセ
ルブロック内ビット線イコライズ回路である。ＥＱはイ
コライズ信号、ＳＨはシェアドスイッチ信号、ＳＡＰは
センスアンプＰ型トランジスタ駆動信号、ＳＡＮはセン
スアンプＮ型トランジスタ駆動信号である。Ｖｐｒｅは
イコライズ電源、Ｙはコラム選択信号である。

【０００６】図７は、図６と同様の半導体記憶装置のセ
ンスアンプブロック内の回路図を示すものであるが、メ
モリセル側にビット線プリチャージ回路も配置した構成
になっている。図７において、８，９はメモリセルブロ
ック内のビット線イコライズ・プリチャージを行うメモ
リセルブロック内ビット線イコライズ・プリチャージ回
路である。その他は図６と同じである。

【０００７】図６のように構成された半導体記憶装置に
ついて、以下その動作を説明する。メモリセルからデー
タの読み出しを行う場合、まずメモリセルブロック内ビ
ット線イコライズ回路５，７およびセンスアンプ内ビッ
ト線イコライズ・プリチャージ回路６によって、メモリ
セルブロック内のメモリセル側ビット線ＢＩＴＲ，ＸＢ
ＩＴＲとセンスアンプ１内のビット線ＢＩＴ，ＸＢＩＴ
のイコライズとプリチャージが行われ、シェアドスイッ
チ回路４で選択されたメモリセルブロックのデータがセ
ンスアンプ１によって増幅される。

【０００８】増幅されたデータは、コラムスイッチ回路
２によって、コラム選択信号Ｙをオン状態にすることに
より、センスアンプ側ビット線ＢＩＴ，ＸＢＩＴとデー
タ線ＤＱ，ＸＤＱとを接続してセンスアンプ側ビット線
ＢＩＴ，ＸＢＩＴのデータをデータ線ＤＱ，ＸＤＱに読
み出す。

【０００９】図７のように構成された半導体記憶装置に
ついても、その動作は図６と同様であり、メモリセルか
らデータの読み出しを行う場合、まずメモリセルブロッ
ク内ビット線イコライズ・プリチャージ回路８，９およ
びセンスアンプ内ビット線イコライズ・プリチャージ回
路６によって、メモリセルブロック内のメモリセル側ビ
ット線ＢＩＴＲ，ＸＢＩＴＲとセンスアンプ１内のセン
スアンプ側ビット線ＢＩＴ，ＸＢＩＴのイコライズとプ
リチャージが行われ、シェアドスイッチ回路４で選択さ
れたメモリセルブロックのデータがセンスアンプ１によ
って増幅される。

【００１０】図８は、半導体記憶装置のＭＯＳトランジ
スタのレイアウトの第１の例を示した模式図であり、図
６のセンスアンプブロック内の回路図のうち、シェアド
スイッチ回路４とメモリセルブロック内ビット線イコラ
イズ回路７（もしくは、シェアドスイッチ回路３とメモ
リセルブロック内ビット線イコライズ回路５）を一般的
なレイアウト図として表したものである。

【００１１】図８において、１０はＭＯＳトランジスタ
の活性化領域、１１はＭＯＳトランジスタのゲート電
極、１３はＬＯＣＯＳ素子分離領域を表す。他の符号は
前述の図６と同じである。各信号線は図中に示す通りで
ある。

【００１２】図８に示すレイアウトでは、各機能を有す
る回路は別々の活性化領域１０上に形成され、各ＭＯＳ
トランジスタ素子の間の領域には、ＬＯＣＯＳ素子分離
領域が形成される。したがって、センスアンプブロック
におけるシェアドスイッチ回路４とメモリセルブロック
内ビット線イコライズ回路７だけで、３個のＭＯＳトラ
ンジスタがあるため、３個の活性化領域１０をレイアウ
トしなければならない。

【００１３】図９は、半導体記憶装置のＭＯＳトランジ
スタのレイアウトの第２の例を示した模式図であり、図
６のセンスアンプブロック内の回路図のうち、シェアド
スイッチ回路４とメモリセルブロック内ビット線イコラ
イズ回路７をセンスアンプブロックの配列方向（矢印Ａ
の方向）に並べたレイアウト図である。なお、このレイ
アウト構成は、本件発明者が実施の形態との比較のため
に記載したもので、公知であるということではない。以
下の、図１０，図１１，図１２についても同様の趣旨で
図示をしている。

【００１４】図９において、１２はゲート電極１１をア
ルミ等の配線に接続するためのゲート電極−配線接続領
域であり、１２Ａはアルミ配線へのコンタクトであり、
他の符号は前述の図８と同じである。また、各信号名は
図中に示す通りである。

【００１５】図９に示すレイアウトでは、センスアンプ
ブロックの配列ピッチに合わせて活性化領域１０とゲー
ト電極−配線接続領域１２とがレイアウトされているた
め、センスアンプのピッチの中に活性化領域１０とゲー
ト電極−配線接続領域１２をとらなければならない。

【００１６】図１０は、半導体記憶装置のＭＯＳトラン
ジスタのレイアウト第３の例を示した模式図であり、図
７のセンスアンプブロック内の回路図のうち、シェアド
スイッチ回路４とメモリセルブロック内ビット線イコラ
イズ・プリチャージ回路９（もしくは、シェアドスイッ
チ回路３とメモリセルブロック内ビット線イコライズ・
プリチャージ回路８）とメモリセルブロックの境界の一
部をレイアウト図として表したものである。図１０にお
いて、１４はアルミ等のプリチャージ電源配線、１５は
メモリセルプレート電極であり、１４Ａはアルミ配線へ
のコンタクトであり、他の符号は前述の図８と同じであ
る。各信号名は図中に示す通りである。

【００１７】図１１は、図１０における実線（ａ）−
（ｂ）の断面構造を示したものである。図１１におい
て、１６はプリチャージ電源の活性化領域をアルミ等の
配線へ接続するコンタクト１４Ａと、メモリセルプレー
ト電極１５との分離のためのプリチャージ電源コンタク
ト−メモリセルプレート電極分離領域である。他の符号
は前述の図１０と同じである。

【００１８】図１０に示すレイアウト図では、センスア
ンプブロックの端部にアルミ配線に接続する必要のある
プリチャージ電源配線１４が配置されるため、センスア
ンプブロックとメモリセルブロックとの分離領域が図８
の場合より余分に必要である。

【００１９】図１２は、半導体記憶装置のＭＯＳトラン
ジスタのレイアウトの第４の例を示した模式図であり、
図６のセンスアンプブロック内の回路図のうちセンスア
ンプ内ビット線イコライズ・プリチャージ回路６とシェ
アドスイッチ回路４の活性化領域を示すレイアウト図で
あり、２１はアルミ配線へのコンタクトであり、２２は
ビット線へのコンタクトであり、２３はアルミ配線への
コンタクトであり、他の符号は前述の図８と同じであ
る。各信号名は図中に示す通りである。

【００２０】図１２に示すレイアウト図では、センスア
ンプ内ビット線イコライズ・プリチャージ回路６の活性
化領域１０のアルミ配線へのコンタクト２１とシェアド
スイッチ回路４の活性化領域１０のビット線へのコンタ
クト２２とが向かい合っている。コンタクトをとる活性
化領域１０は、ゲート電極１１−コンタクト２１または
２２の分離、コンタクト２１または２２−活性化領域１
０のオーバラップマージン等をとる必要があり、大きな
活性化領域が必要である。

【００２１】

【発明が解決しようとする課題】しかしながら、小さい
面積でＬＯＣＯＳ素子分離領域を形成することは、半導
体プロセス上困難であるので、今後の大規模集積回路で
要求される小さい面積のセンスアンプブロック内に上記
従来の構成で各機能回路をレイアウトすることが困難で
あるという問題を有していた。

【００２２】本発明は上記従来の問題点を解決するもの
で、センスアンプブロック内の各機能回路を小さい面積
内に効率よくレイアウトすることができる半導体記憶装
置を提供することを目的とする。

【００２３】

【課題を解決するための手段】この目的を達成するため
に、本発明の半導体記憶装置は、活性化領域を同一ビッ
ト線ペアにおけるセンスアンプで共通化するとともに、
異なるビット線のセンスアンプ同士でも共通化する構成
を有する。また、活性化領域の配置をビット線ピッチの
複数倍に合わせる構成を有する。

【００２４】具体的には、請求項１記載の発明は、２列
に並んだシェアドスイッチのＭＯＳトランジスタにおい
て、メモリセル内のビット線と接続されるソースあるい
はドレインを向かい合うように配置し、その間にメモリ
セル内のビット線のイコライズを行うＭＯＳトランジス
タを配置することにより、従来ＬＯＣＯＳ素子分離領域
を隔てて分離されていた活性化領域を共通の単一の活性
化領域で形成するとともに、シェアドスイッチ回路にお
けるＭＯＳトランジスタのソースあるいはドレインと、
メモリセルブロック内ビット線イコライズ回路のＭＯＳ
トランジスタのソースあるいはドレインとを、共通化す
る構成を有している。

【００２５】つまり、請求項１記載の半導体記憶装置
は、センスアンプとメモリセルブロックとの間にセンス
アンプ側ビット線にメモリセルブロック側ビット線を選
択的に接続するためのシェアドスイッチ回路を設け、セ
ンスアンプとシェアドスイッチ回路との間にセンスアン
プ内ビット線イコライズ回路を設けるとともに、メモリ
セルブロックとシェアドスイッチ回路との間にメモリセ
ルブロック内ビット線イコライズ回路を設けた半導体記
憶装置であって、シェアドスイッチ回路を構成する第１
および第２のＭＯＳトランジスタとメモリセルブロック
内ビット線イコライズ回路を構成する第３のＭＯＳトラ
ンジスタを共通の単一の第１の活性化領域に設け、第
１，第２および第３のＭＯＳトランジスタを第３のＭＯ
Ｓトランジスタが中央位置に配置された状態で一列に並
べ、かつ第１，第２および第３のＭＯＳトランジスタの
各ソース・ドレイン領域の並び方向を第１，第２および
第３のＭＯＳトランジスタの並び方向と一致させ、第
１，第２および第３のＭＯＳトランジスタの各ソース・
ドレイン領域のうちの互いに隣接した２つのソース・ド
レイン領域を共通化したことを特徴とする。

【００２６】請求項１の発明の構成によれば、メモリセ
ル内のビット線のイコライズを行う機能を有する第１お
よび第２のＭＯＳトランジスタと、メモリセルのブロッ
ク選択を行う機能を有する第３のＭＯＳトランジスタの
うちの、いずれか一方がオン状態の時はもう他方はオフ
状態になるので、２つの機能を有するＭＯＳトランジス
タのソース・ドレイン領域を共通化して１個の活性化領
域上に複数（この例では、第１，第２および第３の３
個）のＭＯＳトランジスタを形成することが可能であ
り、これによってＭＯＳトランジスタの活性化領域を減
らし、センスアンプブロックのレイアウト面積の効率化
を図ることができる。

【００２７】請求項２記載の発明は、請求項１記載の発
明の構成に、シェアドスイッチ回路とメモリセルブロッ
ク内ビット線イコライズ回路とを共通化した活性化領域
の配置ピッチが、センスアンプブロックの配置ピッチと
異なり、ゲート電極のアルミ配線へのコンタクトを複数
のセンスアンプブロック毎にとる構成を付加している。

【００２８】つまり、請求項２記載の半導体記憶装置
は、請求項１記載の半導体記憶装置において、センスア
ンプとメモリセルブロックとシェアドスイッチ回路とセ
ンスアンプ内ビット線イコライズ回路とメモリセルブロ
ック内ビット線イコライズ回路とからなる回路群が回路
群の並び方向と直交する方向に多数配列され、第１，第
２および第３のＭＯＳトランジスタの各ゲート電極を配
線に接続するためのゲート電極−配線接続領域を、複数
列の回路群におけるシェアドスイッチ回路およびメモリ
セルブロック内ビット線イコライズ回路毎に１箇所ず
つ、隣接した２つの列のシェアドスイッチ回路およびメ
モリセルブロック内ビット線イコライズ回路の各々の第
１，第２および第３のＭＯＳトランジスタが形成される
２つの第１の活性化領域の間に形成したことを特徴とす
る。

【００２９】請求項２の発明の構成によれば、ゲート電
極−配線接続のためのコンタクト領域を複数の活性化領
域毎にとればよく、一つ一つの活性化領域をセンスアン
プ回路のピッチ方向に最大限大きくとることができるた
め、シェアドスイッチ回路およびメモリセルブロック内
ビット線イコライズ回路の各ＭＯＳトランジスタ（第
１，第２および第３のＭＯＳトランジスタ）のトランジ
スタ幅を最大限大きくすることができ、センスアンプ動
作の高速化、安定化が図れる。

【００３０】請求項３記載の発明は、請求項１記載の発
明の構成に、メモリセルブロック内ビット線プリチャー
ジ回路の活性化領域を、センスアンプブロックの配列方
向に隣接する他のビット線プリチャージ回路の活性化領
域を連結して共通化し、トランジスタのソース・ドレイ
ン領域からのプリチャージ電源配線へのコンタクトの位
置をセンスアンプブロック端から内側にずらす構成を付
加している。

【００３１】つまり、請求項３記載の半導体記憶装置
は、請求項１記載の半導体記憶装置において、メモリセ
ルブロックとシェアドスイッチ回路との間にメモリセル
側ビット線をプリチャージするメモリセルブロック内ビ
ット線プリチャージ回路を有し、センスアンプとメモリ
セルブロックとシェアドスイッチ回路とセンスアンプ内
ビット線イコライズ回路とメモリセルブロック内ビット
線イコライズ回路とメモリセルブロック内ビット線プリ
チャージ回路とからなる回路群が回路群の並び方向と直
交する方向に多数配列され、メモリセルブロック内ビッ
ト線プリチャージ回路が形成される第２および第３の活
性化領域を、第２の活性化領域がメモリセルブロックか
ら遠く第３の活性化領域がメモリセルブロックから近い
状態に回路群の並び方向に並べて配置し、メモリセルブ
ロック内ビット線プリチャージ回路の第２の活性化領域
と一側に隣接した他のメモリセルブロック内ビット線プ
リチャージ回路の第３の活性化領域とを連結して共通化
し、メモリセルブロック内ビット線プリチャージ回路の
第３の活性化領域と他側に隣接した他のメモリセルブロ
ック内ビット線プリチャージ回路の第２の活性化領域と
を連結して共通化し、メモリセルブロック内ビット線プ
リチャージ回路の第２の活性化領域にプリチャージ電源
配線に対するコンタクトを設けたことを特徴とする。

【００３２】請求項３の発明の構成によれば、プリチャ
ージ電源配線のコンタクト位置をセンスアンプブロック
の端部から内側方向に移動させることができるので、セ
ンスアンプブロックの端部とメモリセルプレート電極と
を近づけることができ、センスアンプとメモリセルブロ
ックのレイアウト面積の効率化を図ることができる。

【００３３】請求項４の発明は、請求項１記載の発明の
構成に、シェアドスイッチ回路とメモリセルブロックの
ビット線イコライズ回路を共通化した活性化領域と、セ
ンスアンプ内ビット線イコライズ・プリチャージ回路の
活性化領域において、活性化領域の形状を、単純な長方
形の形状から複雑な多角形の形状にし、お互いに配線へ
のコンタクト領域を互い違いに配置する構成を有してい
る。

【００３４】つまり、請求項４記載の半導体記憶装置
は、請求項１記載の半導体記憶装置において、センスア
ンプとシェアドスイッチ回路との間に、センスアンプ内
ビット線イコライズ回路に代えてセンスアンプ内ビット
線イコライズ・プリチャージ回路を有し、センスアンプ
とメモリセルブロックとシェアドスイッチ回路とセンス
アンプ内ビット線イコライズ・プリチャージ回路とメモ
リセルブロック内ビット線イコライズ回路とからなる回
路群が回路群の並び方向と直交する方向に多数配列さ
れ、隣接した複数列の回路群における複数個のセンスア
ンプ内ビット線イコライズ・プリチャージ回路が形成さ
れる第４の活性化領域をシェアドスイッチ回路に近接し
た箇所で連結して共通化し、複数個のセンスアンプ内ビ
ット線イコライズ・プリチャージ回路が形成される第４
の活性化領域どうしの連結領域にプリチャージ電源に接
続するプリチャージ電源用コンタクト領域を形成し、隣
接した複数列の回路群における複数個のシェアドスイッ
チ回路の活性化領域のセンスアンプ内ビット線イコライ
ズ・プリチャージ回路に近接した箇所にセンスアンプ側
ビット線に接続するビット線用コンタクト領域を形成
し、センスアンプ内ビット線イコライズ・プリチャージ
回路の活性化領域のプリチャージ電源用コンタクト領域
以外の部分をシェアドスイッチ回路の活性化領域から後
退させるとともに、シェアドスイッチ回路の活性化領域
のビット線用コンタクト領域以外の部分をセンスアンプ
内ビット線イコライズ・プリチャージ回路の活性化領域
から後退させて、プリチャージ電源用コンタクト領域と
ビット線用コンタクト領域とを互い違いに配置したこと
を特徴とする。

【００３５】請求項４の発明の構成によれば、シェアド
スイッチ回路およびメモリセルブロック内ビット線イコ
ライズ回路とセンスアンプ内ビット線イコライズ・プリ
チャージ回路とを互いに近づけることができ、シェアド
スイッチ回路およびメモリセルブロック内ビット線イコ
ライズ回路とセンスアンプ内ビット線イコライズ・プリ
チャージ回路のレイアウト面積の効率化を図ることがで
きる。

【００３６】

【発明の実施の形態】本発明の実施の形態に係る半導体
記憶装置について、図面を参照しながら説明する。

【００３７】（第１の実施の形態）本発明の第１の実施
の形態に係る半導体記憶装置は、メモリセル内のビット
線のイコライズを行う機能を有するＭＯＳトランジスタ
とメモリセルのブロック選択を行う機能を有するＭＯＳ
トランジスタの活性化領域を共通化して活性化領域を減
らし、センスアンプブロックのレイアウト面積の効率化
を図るものである。

【００３８】図１は第１の実施の形態に係る半導体記憶
装置のレイアウトを示す模式図である。図１において、
１０はＭＯＳトランジスタの活性化領域、１１はＭＯＳ
トランジスタのゲート電極、４はシェアドスイッチ回
路、７はメモリセルブロック内ビット線イコライズ回路
である。各信号線名は図中に示す通りである。

【００３９】図１において、例えば図の右側にメモリセ
ルブロックが、図の左側にセンスアンプがレイアウトさ
れる場合では、メモリセル側のビット線ペアＢＩＴＲ，
ＸＢＩＴＲが内側に向かい合い、センスアンプ側のビッ
ト線ペアＢＩＴ，ＸＢＩＴが外側に向くようにシェアド
スイッチ回路４を構成する第１および第２のＭＯＳトラ
ンジスタを配置し、その間にメモリセルブロック内ビッ
ト線イコライズ回路７を構成する第３のＭＯＳトランジ
スタを配置することにより、シェアドスイッチ回路４の
活性化領域と、メモリセルブロック内ビット線イコライ
ズ回路７の活性化領域は共通化され、１個の活性化領域
上に形成される。

【００４０】つまり、この半導体記憶装置は、センスア
ンプとメモリセルブロックとの間にセンスアンプ側ビッ
ト線にメモリセルブロック側ビット線を選択的に接続す
るためのシェアドスイッチ回路を設け、センスアンプと
シェアドスイッチ回路との間にセンスアンプ内ビット線
イコライズ回路を設けるとともに、メモリセルブロック
とシェアドスイッチ回路との間にメモリセルブロック内
ビット線イコライズ回路を設けてある（図６，図７参
照）。

【００４１】そして、図１のように、シェアドスイッチ
回路４を構成する第１および第２のＭＯＳトランジスタ
とメモリセルブロック内ビット線イコライズ回路７を構
成する第３のＭＯＳトランジスタを共通の単一の第１の
活性化領域１０に設ける。この場合、シェアドスイッチ
回路４を構成する第１および第２のＭＯＳトランジスタ
とメモリセルブロック内ビット線イコライズ回路７を構
成する第３のＭＯＳトランジスタを、上記第３のＭＯＳ
トランジスタが中央位置に配置された状態で一列に並
べ、かつ第１，第２および第３のＭＯＳトランジスタの
各ソース・ドレイン領域の並び方向を第１，第２および
第３のＭＯＳトランジスタの並び方向と一致させ、第
１，第２および第３のＭＯＳトランジスタの各ソース・
ドレイン領域のうちの互いに隣接した２つのソース・ド
レイン領域を共通化している。

【００４２】以上のように構成された半導体記憶装置に
ついて、以下その動作を説明する。まずビット線のイコ
ライズの時はメモリセルブロック内ビット線イコライズ
回路７を構成する第３のＭＯＳトランジスタがオン状態
でシェアドスイッチ回路４を構成する第１および第２の
ＭＯＳトランジスタはオフ状態になっている。したがっ
て、メモリセルブロックとセンスアンプはシェアドスイ
ッチ回路４を構成する第１および第２のＭＯＳトランジ
スタのゲートで分離されている。

【００４３】つぎに、メモリセルブロック内のビット線
のイコライズの終了後、メモリセルブロックをシェアド
スイッチ回路４で選択し、メモリセルブロック内のメモ
リセル側ビット線ＢＩＴＲ，ＸＢＩＴＲとセンスアンプ
内のセンスアンプ側ビット線ＢＩＴ，ＸＢＩＴを接続す
る場合、メモリセルブロック内ビット線イコライズ回路
７を構成する第３のＭＯＳトランジスタはオフ状態で、
シェアドスイッチ回路４を構成する第１および第２のＭ
ＯＳトランジスタはオン状態となっている。したがっ
て、ビット線ＢＩＴ，ＸＢＩＴ，ＢＩＴＲ，ＸＢＩＴＲ
間は、メモリセルブロック内ビット線イコライズ回路７
を構成する第３のＭＯＳトランジスタのゲートで分離さ
れている。

【００４４】このように、メモリセル側ビット線ペアＢ
ＩＴＲ，ＸＢＩＴＲが内側に向かい合い、センスアンプ
側ビット線ペアＢＩＴ，ＸＢＩＴが外側に向くようにシ
ェアドスイッチ回路４を配置し、その間にメモリセルブ
ロック内ビット線イコライズ回路７を構成する第３のＭ
ＯＳトランジスタを配置することにより、シェアドスイ
ッチ回路４の活性化領域とメモリセル内ビット線イコラ
イズ回路７の活性化領域は共通化され、１個の活性化領
域上に形成することができ、ＬＯＣＯＳ素子分離領域を
形成することなく回路を形成することができる。

【００４５】第１の実施の形態に係る半導体記憶装置に
よれば、ＭＯＳトランジスタの活性化領域を３個から１
個に、ＬＯＣＯＳ素子分離領域を２箇所から無しにする
ことにより、シェアドスイッチ回路とイコライズ回路の
レイアウト面積を４０パーセント程度縮小することがで
き、センスアンプブロック全体に対しても約１０パーセ
ント程度縮小することができる。また逆に言えば、ビッ
ト線イコライズ回路をシェアドスイッチ回路４の外側す
なわちメモリセルブロック側にも配置するという回路構
成の増加をしても、レイアウト面積の増加のない効率的
なレイアウトを実現することができる。

【００４６】（第２の実施の形態）図２は本発明の第２
の実施の形態に係る半導体記憶装置のレイアウトを示す
模式図である。図２において、１２はゲート電極とアル
ミなどの配線にコンタクトをとるためのゲート電極−配
線接続領域（コンタクト領域）、１２Ａはアルミ配線へ
のコンタクト、１３はＬＯＣＯＳ素子分離領域、他は図
１と同じであり各信号線名は図中に示すとおりである。

【００４７】第１の実施の形態がシェアドスイッチ回路
４とメモリセル内ビット線イコライズ回路７のレイアウ
トに対して、センスアンプの幅方向にレイアウト面積効
率向上を図るものであるのに対して、第２の実施の形態
は、センスアンプブロックの配列ピッチ方向にレイアウ
ト面積効率向上を図るものである。センスアンプブロッ
クのピッチは、メモリセルのビット線ピッチにより決定
されており、したがってシェアドスイッチ回路４とメモ
リセル内ビット線イコライズ回路７のトランジスタ幅
は、センスアンプのピッチからゲート電極をアルミなど
の配線と接続するゲート電極−配線接続領域１２を減じ
た大きさしかとることができない。

【００４８】図２では、シェアドスイッチ回路４とメモ
リセル内ビット線イコライズ回路７の活性化領域のレイ
アウトを、センスアンプブロックのピッチの例えば２倍
を単位としてレイアウトし、活性化領域１０が２個に対
して、ゲート電極−配線接続領域１２を１個設ける構成
を成している。

【００４９】つまり、この半導体記憶装置では、センス
アンプとメモリセルブロックとシェアドスイッチ回路と
センスアンプ内ビット線イコライズ回路とメモリセルブ
ロック内ビット線イコライズ回路とからなる回路群が回
路群の並び方向と直交する方向（交差する方向）に多数
配列されている（図６，図７参照）。

【００５０】そして、図２に示すように、シェアドスイ
ッチ回路４およびメモリセルブロック内ビット線イコラ
イズ回路７を構成する第１，第２および第３のＭＯＳト
ランジスタの各ゲート電極を配線に接続するためのゲー
ト電極−配線接続領域１２を、複数列の回路群における
シェアドスイッチ回路４およびメモリセルブロック内ビ
ット線イコライズ回路７毎に１箇所ずつ、隣接した２つ
の列のシェアドスイッチ回路４およびメモリセルブロッ
ク内ビット線イコライズ回路７の各々の第１，第２およ
び第３のＭＯＳトランジスタが形成される２つの第１の
活性化領域１０の間に形成している。

【００５１】以上のように構成された半導体記憶装置に
ついて、以下その動作を説明する。回路の動作は第１の
実施の形態と全く同じである。図２の構成によれば、セ
ンスアンプのピッチ内にゲート電極−配線接続領域１２
の半分とＬＯＣＯＳ素子分離領域１３の半分をとればよ
く、残りの領域は活性化領域１０としてレイアウトでき
る。一般的プロセスでは、ゲート電極−配線接続領域１
２はＬＯＣＯＳ素子分離領域１３よりかなり大きいた
め、従来例と比べるとシェアドスイッチ回路４とメモリ
セル内ビット線イコライズ回路７のトランジスタ幅が大
きくレイアウトでき、回路動作の高速化、安定化を向上
させることができる。

【００５２】第２の実施の形態に係る半導体記憶装置に
よれば、シェアドスイッチ回路４とメモリセル内ビット
線イコライズ回路７の活性化領域のレイアウトを、セン
スアンプピッチの２倍でレイアウトし、活性化領域１０
が２個に対してゲート電極−配線接続領域１２が１個と
いう構成を成すことにより、トランジスタ幅を大きくレ
イアウトでき、回路動作の高速化、安定化を向上させる
ことができる。

【００５３】また、上記活性化領域をセンスアンプピッ
チの４倍、８倍・・・でレイアウトすれば、トランジス
タ幅をさらに大きくできることが簡単に考えられるが、
ゲート抵抗もそれだけ増大する。

【００５４】（第３の実施の形態）本発明の第３の実施
の形態に係る半導体記憶装置は、センスアンプブロック
端とメモリセルプレート電極を近づけることにより、セ
ンスアンプとメモリセルブロックのレイアウト面積の効
率化を図るものである。

【００５５】図３は、本発明の第３の実施の形態に係る
半導体記憶装置のレイアウトを示す模式図である。１７
はメモリセルブロック内ビット線プリチャージ回路であ
る。１４はアルミ等のプリチャージ電源配線、１４Ａは
アルミ配線（プリチャージ電源配線１４）へのコンタク
ト、１５はメモリセルプレート電極であり、他の番号は
図１、図２と同じである。各信号線名は図中に示すとお
りである。

【００５６】図３において、メモリセルブロック内ビッ
ト線プリチャージ回路１７の活性化領域を図に示すよう
な形状にして隣のビット線ペア間で共通化し、ＭＯＳト
ランジスタのソースあるいはドレインからアルミなどの
プリチャージ電源配線１４へのコンタクト位置がセンス
アンプブロック端では必要のない構成を有している。

【００５７】つまり、この半導体記憶装置は、メモリセ
ルブロックとシェアドスイッチ回路との間にメモリセル
側ビット線をプリチャージするメモリセルブロック内ビ
ット線プリチャージ回路を有し、センスアンプとメモリ
セルブロックとシェアドスイッチ回路とセンスアンプ内
ビット線イコライズ回路とメモリセルブロック内ビット
線イコライズ回路とメモリセルブロック内ビット線プリ
チャージ回路とからなる回路群が回路群の並び方向と直
交する方向に多数配列されている（図６，図７参照）。

【００５８】そして、図３に示すように、メモリセルブ
ロック内ビット線プリチャージ回路１７が形成される第
２および第３の活性化領域１０Ａ，１０Ｂを、第２の活
性化領域１０Ａがメモリセルブロックから遠く第３の活
性化領域１０Ｂがメモリセルブロックから近い状態に回
路群の並び方向に並べて配置し、メモリセルブロック内
ビット線プリチャージ回路１７の第２の活性化領域１０
Ａと一側に隣接した他のメモリセルブロック内ビット線
プリチャージ回路１７の第３の活性化領域１０Ｂとを連
結して共通化し、メモリセルブロック内ビット線プリチ
ャージ回路１７の第３の活性化領域１０Ｂと他側に隣接
した他のメモリセルブロック内ビット線プリチャージ回
路１７の第２の活性化領域１０Ａとを連結して共通化
し、メモリセルブロック内ビット線プリチャージ回路１
７の第２の活性化領域１０Ａにプリチャージ電源配線１
４に対するコンタクト１４Ａを設けている。

【００５９】図４は、図３における実線（ａ）−（ｂ）
の断面構造を示している。図４において、１６は、プリ
チャージ電源の活性化領域をアルミ等の配線へ接続する
コンタクト１４Ａとメモリセルプレート電極１５の分離
領域である。他の符号は図１〜図３と同じである。

【００６０】以上のように構成された半導体記憶装置に
ついて、以下その動作を説明する。回路の動作は第１の
実施の形態と全く同じである。

【００６１】図３および図４の構成によれば、メモリセ
ルプレート電極１５の端をメモリセルブロック内ビット
線プリチャージ回路１７の活性化領域１０Ｂ上まで近づ
けることができる。一般的なプロセスではメモリセルに
対してある程度のメモリセルプレート電極１５のオーバ
ラップマージンがある。メモリセルプレート電極５の端
をセンスアンプブロック内の活性化領域（１０Ｂ）上ま
で近づけることができるということは、メモリセルブロ
ックとセンスアンプブロックを効率的に配置できるとい
うことである。

【００６２】第３の実施の形態に係る半導体記憶装置に
よれば、メモリセルブロック内ビット線プリチャージ回
路１７の活性化領域１０Ａ，１０Ｂを隣のビット線ペア
間で共通化し、ＭＯＳトランジスタのソースあるいはド
レインからアルミなどのプリチャージ電源配線１４への
コンタクト位置がセンスアンプブロック端では必要のな
い構成を成すことにより、メモリセルブロックとセンス
アンプブロックの境界を効率的にレイアウトできる。

【００６３】（第４の実施の形態）本発明の第４の実施
の形態に係る半導体記憶装置は、センスアンプ内ビット
線イコライズ・プリチャージ回路の活性化領域とシェア
ドスイッチ回路の活性化領域において、コンタクトをと
る位置を互い違いに配置することで、レイアウト面積の
効率化を図るものである。

【００６４】図５は、本発明の第４の実施の形態に係る
半導体記憶装置のレイアウトを示す模式図であり、２３
はアルミ配線へのコンタクト、２４はビット線へのコン
タクト、３１はセンスアンプ内ビット線イコライズ・プ
リチャージ回路６の活性化領域１０Ｃにおけるコンタク
ト領域、３２はシェアドスイッチ回路４のコンタクト領
域である。その他の符号は図１〜図４と同じである。各
信号線名は図中に示すとおりである。

【００６５】図５において、センスアンプ内ビット線イ
コライズ・プリチャージ回路６の活性化領域１０Ｃにお
けるプリチャージ電源用コンタクト領域３１を隣のビッ
ト線ペアの活性化領域１０Ｃと共通化し、シェアドスイ
ッチ回路４のビット線用コンタクト領域３２と互い違い
に配置するとともに、活性化領域１０Ｃの形状が従来例
が単純な長方形であるのに対して複雑な多角形である構
成を有している。

【００６６】つまり、この半導体記憶装置では、センス
アンプとシェアドスイッチ回路との間にセンスアンプ内
ビット線イコライズ・プリチャージ回路を有し、センス
アンプとメモリセルブロックとシェアドスイッチ回路と
センスアンプ内ビット線イコライズ・プリチャージ回路
とメモリセルブロック内ビット線イコライズ回路とから
なる回路群が回路群の並び方向と直交する方向に多数配
列されている（図６，図７参照）。

【００６７】そして、図４に示すように、隣接した複数
列（この例では、２列）の回路群における複数個のセン
スアンプ内ビット線イコライズ・プリチャージ回路６が
形成される第４の活性化領域１０Ｃをシェアドスイッチ
回路４に近接した箇所で連結して共通化し、複数個のセ
ンスアンプ内ビット線イコライズ・プリチャージ回路６
が形成される第４の活性化領域１０Ｃどうしの連結領域
にプリチャージ電源に接続するプリチャージ電源用コン
タクト領域３１を形成し、隣接した複数列の回路群にお
ける複数個のシェアドスイッチ回路４の活性化領域１０
Ｄのセンスアンプ内ビット線イコライズ・プリチャージ
回路６に近接した箇所にセンスアンプ側ビット線ＢＩ
Ｔ，ＸＢＩＴに接続するビット線用コンタクト領域３２
を形成し、センスアンプ内ビット線イコライズ・プリチ
ャージ回路６の活性化領域１０Ｃのプリチャージ電源用
コンタクト領域３１以外の部分をシェアドスイッチ回路
４の活性化領域から後退させるとともに、シェアドスイ
ッチ回路４の活性化領域１０Ｃのビット線用コンタクト
領域３２以外の部分をセンスアンプ内ビット線イコライ
ズ・プリチャージ回路６の活性化領域１０Ｃから後退さ
せて、プリチャージ電源用コンタクト領域３１とビット
線用コンタクト領域３２とを互い違いに配置したことを
特徴とする。

【００６８】以上のように構成された半導体記憶装置に
ついて、以下その動作を説明する。回路の動作は第１の
実施の形態と全く同じである。図５の構成によれば、セ
ンスアンプ内ビット線イコライズ・プリチャージ回路６
の活性化領域１０Ｃにおけるプリチャージ用コンタクト
領域３１の位置とシェアドスイッチ回路４のビット線用
コンタクト領域３２の位置が互い違いになっており、ま
たコンタクトをとるのに必要なオーバラップ部分以外は
必要最小限の形状になっているため、センスアンプ内ビ
ット線イコライズ・プリチャージ回路６とシェアドスイ
ッチ回路４を従来例に比べ数パーセント近づけることが
できる。

【００６９】第４の実施の形態に係る半導体記憶装置に
よれば、センスアンプ内ビット線イコライズ・プリチャ
ージ回路６の活性化領域１０Ｃにおけるプリチャージ用
コンタクト領域３１を隣のビット線ペアの活性化領域１
０Ｃと共通化し、シェアドスイッチ回路４のビット線用
コンタクト領域３２と互い違いに配置することで、セン
スアンプ内ビット線イコライズ・プリチャージ回路６と
シェアドスイッチ回路４を効率的にレイアウトできる。

【００７０】

【発明の効果】請求項１記載の半導体記憶装置によれ
ば、ＭＯＳトランジスタの活性化領域を３個から１個
に、ＬＯＣＯＳ素子分離領域を２箇所から無しにするこ
とにより、シェアドスイッチ回路とイコライズ回路のレ
イアウト面積を４０パーセント程度縮小することがで
き、センスアンプを含む回路群全体に対しても約１０パ
ーセント程度縮小することができる。

【００７１】請求項２記載の半導体記憶装置によれば、
シェアドスイッチ回路とメモリセル内ビット線イコライ
ズ回路の活性化領域のレイアウトを、センスアンプのピ
ッチの数倍でレイアウトし、活性化領域が複数個に対し
てゲート電極のコンタクト領域をとる構成を成すことに
より、トランジスタ幅を大きくレイアウトすることがで
き、回路動作の高速化、安定化を向上させることができ
る。

【００７２】請求項３記載の半導体記憶装置によれば、
メモリセルブロック内のビット線プリチャージ回路の活
性化領域を隣のビット線ペア間で共通化し、ＭＯＳトラ
ンジスタのソースあるいはドレインからアルミなどのプ
リチャージ電源配線へのコンタクト位置がセンスアンプ
ブロック端では必要のない構成を成すことによりメモリ
セルブロックとセンスアンプブロックの境界を効率的に
レイアウトできる。

【００７３】請求項４記載の半導体記憶装置によれば、
センスアンプ内ビット線イコライズ・プリチャージ回路
の活性化領域におけるプリチャージ電源用コンタクト領
域を隣のビット線ペアの活性化領域と共通化し、シェア
ドスイッチ回路のビット線用コンタクト領域と互い違い
に配置することで、センスアンプ内ビット線イコライズ
・プリチャージ回路とシェアドスイッチ回路を効率的に
レイアウトできる。

【００７４】以上のように、レイアウト面積を大きく効
率化することができる半導体記憶装置を実現できるもの
である。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における半導体記憶
装置のレイアウトを示す模式図である。

【図２】本発明の第２の実施の形態における半導体記憶
装置のレイアウトを示す模式図である。

【図３】本発明の第３の実施の形態における半導体記憶
装置のレイアウトを示す模式図である。

【図４】図３の半導体記憶装置の実線（ａ）−（ｂ）の
断面図である。

【図５】本発明の第４の実施の形態における半導体記憶
装置のレイアウトを示す模式図である

【図６】半導体メモリのセンスアンプブロックにおいて
ビット線イコライズ回路をシェアドスイッチ回路の外側
にも配置した時の各機能回路図である。

【図７】半導体メモリのセンスアンプブロックにおいて
ビット線イコライズ・プリチャージ回路をシェアドスイ
ッチ回路の外側にも配置した時の各機能回路図である。

【図８】本発明の第１の実施の形態における従来の半導
体記憶装置のレイアウトを示す模式図である。

【図９】本発明の第２の実施の形態における従来の半導
体記憶装置のレイアウトを示す模式図である。

【図１０】本発明の第３の実施の形態における従来の半
導体記憶装置のレイアウトを示す模式図である。

【図１１】図１０の半導体記憶装置の実線（ａ）−
（ｂ）の断面図である。

【図１２】本発明の第４の実施の形態における従来の半
導体記憶装置のレイアウトを示す模式図である。

【符号の説明】

１ センスアンプ ２ コラムスイッチ回路 ３，４ シェアドスイッチ回路 ５，７ メモリセルブロック内ビット線イコライズ回路 ６ センスアンプ内ビット線イコライズ・プリチャ
ージ回路 ８，９ メモリセル内ビット線イコライズ・プリチャー
ジ回路 １０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ 活性化領域 １１ ゲート電極 １２ ゲート電極−配線接続領域 １３ ＬＯＣＯＳ素子分離領域 １４ プリチャージ電源配線 １５ メモリセルプレート電極 １６ プリチャージ電源コンタクト−メモリセルプレ
ート電極分離領域 １７ メモリセル内ビット線プリチャージ回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 センスアンプとメモリセルブロックとの
   間にセンスアンプ側ビット線にメモリセルブロック側ビ
   ット線を選択的に接続するためのシェアドスイッチ回路
   を設け、前記センスアンプと前記シェアドスイッチ回路
   との間にセンスアンプ内ビット線イコライズ回路を設け
   るとともに、前記メモリセルブロックと前記シェアドス
   イッチ回路との間にメモリセルブロック内ビット線イコ
   ライズ回路を設けた半導体記憶装置であって、 前記シェアドスイッチ回路を構成する第１および第２の
   ＭＯＳトランジスタと前記メモリセルブロック内ビット
   線イコライズ回路を構成する第３のＭＯＳトランジスタ
   を共通の単一の第１の活性化領域に設け、 前記第１，第２および第３のＭＯＳトランジスタを前記
   第３のＭＯＳトランジスタが中央位置に配置された状態
   で一列に並べ、かつ前記第１，第２および第３のＭＯＳ
   トランジスタの各ソース・ドレイン領域の並び方向を前
   記第１，第２および第３のＭＯＳトランジスタの並び方
   向と一致させ、 前記第１，第２および第３のＭＯＳトランジスタの各ソ
   ース・ドレイン領域のうちの互いに隣接した２つのソー
   ス・ドレイン領域を共通化したことを特徴とする半導体
   記憶装置。
2. 【請求項２】 センスアンプとメモリセルブロックとシ
   ェアドスイッチ回路とセンスアンプ内ビット線イコライ
   ズ回路とメモリセルブロック内ビット線イコライズ回路
   とからなる回路群が前記回路群の並び方向と直交する方
   向に多数配列され、 前記第１，第２および第３のＭＯＳトランジスタの各ゲ
   ート電極を配線に接続するためのゲート電極−配線接続
   領域を、複数列の回路群における前記シェアドスイッチ
   回路および前記メモリセルブロック内ビット線イコライ
   ズ回路毎に１箇所ずつ、隣接した２つの列の前記シェア
   ドスイッチ回路および前記メモリセルブロック内ビット
   線イコライズ回路の各々の前記第１，第２および第３の
   ＭＯＳトランジスタが形成される２つの第１の活性化領
   域の間に形成したことを特徴とする請求項１記載の半導
   体記憶装置。
3. 【請求項３】 メモリセルブロックとシェアドスイッチ
   回路との間にメモリセル側ビット線をプリチャージする
   メモリセルブロック内ビット線プリチャージ回路を有
   し、センスアンプと前記メモリセルブロックと前記シェ
   アドスイッチ回路とセンスアンプ内ビット線イコライズ
   回路とメモリセルブロック内ビット線イコライズ回路と
   前記メモリセルブロック内ビット線プリチャージ回路と
   からなる回路群が前記回路群の並び方向と直交する方向
   に多数配列され、 前記メモリセルブロック内ビット線プリチャージ回路が
   形成される第２および第３の活性化領域を、前記第２の
   活性化領域が前記メモリセルブロックから遠く前記第３
   の活性化領域が前記メモリセルブロックから近い状態に
   前記回路群の並び方向に並べて配置し、前記メモリセル
   ブロック内ビット線プリチャージ回路の第２の活性化領
   域と一側に隣接した他のメモリセルブロック内ビット線
   プリチャージ回路の第３の活性化領域とを連結して共通
   化し、前記メモリセルブロック内ビット線プリチャージ
   回路の第３の活性化領域と他側に隣接した他のメモリセ
   ルブロック内ビット線プリチャージ回路の第２の活性化
   領域とを連結して共通化し、前記メモリセルブロック内
   ビット線プリチャージ回路の第２の活性化領域にプリチ
   ャージ電源配線に対するコンタクトを設けたことを特徴
   とする請求項１記載の半導体記憶装置。
4. 【請求項４】 センスアンプとシェアドスイッチ回路と
   の間に、センスアンプ内ビット線イコライズ回路に代え
   てセンスアンプ内ビット線イコライズ・プリチャージ回
   路を有し、センスアンプと前記メモリセルブロックと前
   記シェアドスイッチ回路とセンスアンプ内ビット線イコ
   ライズ・プリチャージ回路とメモリセルブロック内ビッ
   ト線イコライズ回路とからなる回路群が前記回路群の並
   び方向と直交する方向に多数配列され、 隣接した複数列の回路群における複数個の前記センスア
   ンプ内ビット線イコライズ・プリチャージ回路が形成さ
   れる第４の活性化領域を前記シェアドスイッチ回路に近
   接した箇所で連結して共通化し、前記複数個のセンスア
   ンプ内ビット線イコライズ・プリチャージ回路が形成さ
   れる第４の活性化領域どうしの連結領域にプリチャージ
   電源に接続するプリチャージ電源用コンタクト領域を形
   成し、前記隣接した複数列の回路群における複数個の前
   記シェアドスイッチ回路の活性化領域の前記センスアン
   プ内ビット線イコライズ・プリチャージ回路に近接した
   箇所にセンスアンプ側ビット線に接続するビット線用コ
   ンタクト領域を形成し、前記センスアンプ内ビット線イ
   コライズ・プリチャージ回路の活性化領域の前記プリチ
   ャージ電源用コンタクト領域以外の部分をシェアドスイ
   ッチ回路の活性化領域から後退させるとともに、前記シ
   ェアドスイッチ回路の活性化領域の前記ビット線用コン
   タクト領域以外の部分を前記センスアンプ内ビット線イ
   コライズ・プリチャージ回路の活性化領域から後退させ
   て、前記プリチャージ電源用コンタクト領域と前記ビッ
   ト線用コンタクト領域とを互い違いに配置したことを特
   徴とする請求項１記載の半導体記憶装置。