JPH05283655A - マスクｒｏｍ - Google Patents
マスクｒｏｍInfo
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- JPH05283655A JPH05283655A JP8123892A JP8123892A JPH05283655A JP H05283655 A JPH05283655 A JP H05283655A JP 8123892 A JP8123892 A JP 8123892A JP 8123892 A JP8123892 A JP 8123892A JP H05283655 A JPH05283655 A JP H05283655A
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- bit line
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- transistor
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
- G11C17/126—Virtual ground arrays
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【構成】本発明のマスクＲＯＭは、メインビット線と接
続されるメモリセルブロックを選択する複数の第１のブ
ロック選択線と、仮想接地線と接続されるメモリセルブ
ロックを選択する複数の第２のブロック選択線とを具備
し、第１のブロック選択線と第２のブロック選択線とが
メモリセルブロックを挟んで交互に配列される。 【効果】本発明を用いると、１ブロック中に多数のワー
ド線を設けることが出来、センスアンプのマージンに影
響を与えず、さらに、選択信号線の本数を減らして単位
ビットあたりの面積が小さなマスクＲＯＭを提供でき
る。
続されるメモリセルブロックを選択する複数の第１のブ
ロック選択線と、仮想接地線と接続されるメモリセルブ
ロックを選択する複数の第２のブロック選択線とを具備
し、第１のブロック選択線と第２のブロック選択線とが
メモリセルブロックを挟んで交互に配列される。 【効果】本発明を用いると、１ブロック中に多数のワー
ド線を設けることが出来、センスアンプのマージンに影
響を与えず、さらに、選択信号線の本数を減らして単位
ビットあたりの面積が小さなマスクＲＯＭを提供でき
る。
Description
【０００１】
【産業上の利用分野】本発明は、いわゆるマスクＲＯＭ
（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）に関する。特
に、ＮＯＲ型マスクＲＯＭに関する。
（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）に関する。特
に、ＮＯＲ型マスクＲＯＭに関する。
【０００２】
【従来の技術】大容量のマスクＲＯＭのメモリセルとし
て、メモリセルのソース、ドレインをＮ型拡散層により
形成し、このＮ型拡散層と直交するようにワード線を配
置したＮＯＲ型マスクＲＯＭが使用されるようになって
いる。［図４］及び［図５］は、このようなマスクＲＯ
Ｍのメモリセルアレイの回路構成及びメモリセルアレイ
の平面図を示している。
て、メモリセルのソース、ドレインをＮ型拡散層により
形成し、このＮ型拡散層と直交するようにワード線を配
置したＮＯＲ型マスクＲＯＭが使用されるようになって
いる。［図４］及び［図５］は、このようなマスクＲＯ
Ｍのメモリセルアレイの回路構成及びメモリセルアレイ
の平面図を示している。
【０００３】同図において、上下方向に配設されたビッ
ト線１０１はＮ型拡散層、左右方向に配設されたワード
線１０２はポリサイドによって形成される。ビット線１
０１とワード線１０２が交差するように配置され、交差
部にＭＯＳトランジスタのソース、及びドレイン領域、
交差部の間にＭＯＳトランジスタのチャネルが形成され
るメモリセルトランジスタ１０３はＮＯＲ型構成であ
る。メモリセルトランジスタ１０３は、チャネルへの不
純物拡散量の相違などの手法により、セルが保持すべき
情報ビットに対応して所定のゲート電圧により導通し、
あるいは非導通となるように設定されている。この様な
構造のフラットセルはＮ型拡散層をビット線としてい
て、これの抵抗及び接合容量が大きくなる。したがっ
て、これらを低減し高速読み出しを可能にするためブロ
ック選択構造をしている。［図４］の回路はｉ番目のブ
ロックを示している。各ブロックはビット線１０１の両
端に各々接続された偶数列選択トランジスタ１０４及び
奇数列選択トランジスタ１０５と１６本のワード線ＷＬ
0 〜ＷＬ15を各々ゲート電極とした１６個のメモリセル
群により構成されており、メモリセルアレイはビット線
１０１方向に２５６ブロックに分割されている。ビット
線１０１は偶数列選択トランジスタ１０４及び奇数列選
択トランジスタ１０５を介してアルミニウムで形成され
たメインビット線１０６に接続されている。メインビッ
ト線１０６の下方端部は列選択線ＣＳによって制御され
る列選択トランジスタ１１３を介してセンスアンプ１１
４に接続される。仮想接地線１０７もアルミニウムで形
成されていて、偶数列選択トランジスタ１０４及び奇数
列選択トランジスタ１０５を介してメモリセルトランジ
スタ１０３のソースに接続される。仮想接地線１０７の
下方端部は列選択トランジスタ１１３及び仮想接地選択
線ＶＳによって制御される仮想接地選択トランジスタ１
１５を介して接地される。メインビット線１０６と仮想
接地線１０７は隣合うように配置されている。メモリセ
ルは偶数列１０８、奇数列１０９のどちらかに属し、ビ
ット線１０１の両端の偶数列選択トランジスタ１０４及
び奇数列選択トランジスタ１０５を切替えることによ
り、偶数列１０８、奇数列１０９の選択を行うことが出
来る。
ト線１０１はＮ型拡散層、左右方向に配設されたワード
線１０２はポリサイドによって形成される。ビット線１
０１とワード線１０２が交差するように配置され、交差
部にＭＯＳトランジスタのソース、及びドレイン領域、
交差部の間にＭＯＳトランジスタのチャネルが形成され
るメモリセルトランジスタ１０３はＮＯＲ型構成であ
る。メモリセルトランジスタ１０３は、チャネルへの不
純物拡散量の相違などの手法により、セルが保持すべき
情報ビットに対応して所定のゲート電圧により導通し、
あるいは非導通となるように設定されている。この様な
構造のフラットセルはＮ型拡散層をビット線としてい
て、これの抵抗及び接合容量が大きくなる。したがっ
て、これらを低減し高速読み出しを可能にするためブロ
ック選択構造をしている。［図４］の回路はｉ番目のブ
ロックを示している。各ブロックはビット線１０１の両
端に各々接続された偶数列選択トランジスタ１０４及び
奇数列選択トランジスタ１０５と１６本のワード線ＷＬ
0 〜ＷＬ15を各々ゲート電極とした１６個のメモリセル
群により構成されており、メモリセルアレイはビット線
１０１方向に２５６ブロックに分割されている。ビット
線１０１は偶数列選択トランジスタ１０４及び奇数列選
択トランジスタ１０５を介してアルミニウムで形成され
たメインビット線１０６に接続されている。メインビッ
ト線１０６の下方端部は列選択線ＣＳによって制御され
る列選択トランジスタ１１３を介してセンスアンプ１１
４に接続される。仮想接地線１０７もアルミニウムで形
成されていて、偶数列選択トランジスタ１０４及び奇数
列選択トランジスタ１０５を介してメモリセルトランジ
スタ１０３のソースに接続される。仮想接地線１０７の
下方端部は列選択トランジスタ１１３及び仮想接地選択
線ＶＳによって制御される仮想接地選択トランジスタ１
１５を介して接地される。メインビット線１０６と仮想
接地線１０７は隣合うように配置されている。メモリセ
ルは偶数列１０８、奇数列１０９のどちらかに属し、ビ
ット線１０１の両端の偶数列選択トランジスタ１０４及
び奇数列選択トランジスタ１０５を切替えることによ
り、偶数列１０８、奇数列１０９の選択を行うことが出
来る。
【０００４】例えば偶数列の読み出しは、偶数列選択線
１１０と、一本のワード線、例えばＷＬ15が選択される
とハイレベル（以下、“Ｈ”と略記する）となり、メモ
リセルトランジスタ１０３’のソース、ドレインがアル
ミニウムの仮想接地線１０７及びメインビット線１０６
に接続される。このとき、奇数列選択線１１１がロウレ
ベル（以下、“Ｌ”と略記する）となって奇数列選択ト
ランジスタ１０５はオフになっている。奇数列のメモリ
セル１０３’’等のゲートにもワード線ＷＬ15によって
“Ｈ”が印加されるが、奇数列のメモリセルのソース、
ドレイン間はオン状態の偶数列選択トランジスタ１０４
を介して短絡されており、メモリセルトランジスタ１０
３’’はオフになっている。
１１０と、一本のワード線、例えばＷＬ15が選択される
とハイレベル（以下、“Ｈ”と略記する）となり、メモ
リセルトランジスタ１０３’のソース、ドレインがアル
ミニウムの仮想接地線１０７及びメインビット線１０６
に接続される。このとき、奇数列選択線１１１がロウレ
ベル（以下、“Ｌ”と略記する）となって奇数列選択ト
ランジスタ１０５はオフになっている。奇数列のメモリ
セル１０３’’等のゲートにもワード線ＷＬ15によって
“Ｈ”が印加されるが、奇数列のメモリセルのソース、
ドレイン間はオン状態の偶数列選択トランジスタ１０４
を介して短絡されており、メモリセルトランジスタ１０
３’’はオフになっている。
【０００５】したがって、ブロックｉの偶数列選択線１
１０と、ワード線ＷＬ15が選択されると、メモリセルト
ランジスタ１０３’を通過する電流の有無に応じて、記
録された内容がセンスアンプ１１４に読み出される。奇
数列のメモリセルを読み出す場合も同様にして行える。
１０と、ワード線ＷＬ15が選択されると、メモリセルト
ランジスタ１０３’を通過する電流の有無に応じて、記
録された内容がセンスアンプ１１４に読み出される。奇
数列のメモリセルを読み出す場合も同様にして行える。
【０００６】しかしながら、上記したメモリセル構造で
は、読み出し時の電流が読み出すメモリセルを底辺とす
るＵ字型の経路をたどる。例えば偶数列のメモリセルト
ランジスタ１０３’をアクセスする場合は、コンタクト
ホール１１２、偶数列選択トランジスタ１０４を介して
Ｎ型拡散層による抵抗の大きいビット線１０１の端から
端までを経路とする。Ｎ型拡散層によるビット線１０１
の行方向の長さをｌとすると最悪の場合、電流は２ｌの
長さのＮ型拡散層を通過する必要がでてくる。したがっ
てこの部分で電圧降下が大きく、１ブロック中に設けら
れるワード線の本数は制限される。また、選択されたメ
モリセルの物理的な位置によって異なった電圧降下値で
あるため、センスアンプのマージンが小さくなるという
問題があった。
は、読み出し時の電流が読み出すメモリセルを底辺とす
るＵ字型の経路をたどる。例えば偶数列のメモリセルト
ランジスタ１０３’をアクセスする場合は、コンタクト
ホール１１２、偶数列選択トランジスタ１０４を介して
Ｎ型拡散層による抵抗の大きいビット線１０１の端から
端までを経路とする。Ｎ型拡散層によるビット線１０１
の行方向の長さをｌとすると最悪の場合、電流は２ｌの
長さのＮ型拡散層を通過する必要がでてくる。したがっ
てこの部分で電圧降下が大きく、１ブロック中に設けら
れるワード線の本数は制限される。また、選択されたメ
モリセルの物理的な位置によって異なった電圧降下値で
あるため、センスアンプのマージンが小さくなるという
問題があった。
【０００７】
【発明が解決しようとする課題】上記したように、従来
のＮＯＲ型マスクＲＯＭは１ブロック中に設けられるワ
ード線の本数は制限される、また、選択されたメモリセ
ルの物理的な位置によって異なった電圧降下値であるた
め、センスアンプのマージンが小さくなるという欠点が
あった。
のＮＯＲ型マスクＲＯＭは１ブロック中に設けられるワ
ード線の本数は制限される、また、選択されたメモリセ
ルの物理的な位置によって異なった電圧降下値であるた
め、センスアンプのマージンが小さくなるという欠点が
あった。
【０００８】本発明は、上記欠点を除去し、１ブロック
中に多数のワード線を設けることが出来、センスアンプ
のマージンに影響を与えず、さらに、選択信号線の本数
を減らして単位ビットあたりの面積が小さなマスクＲＯ
Ｍを提供することを目的とする。
中に多数のワード線を設けることが出来、センスアンプ
のマージンに影響を与えず、さらに、選択信号線の本数
を減らして単位ビットあたりの面積が小さなマスクＲＯ
Ｍを提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、メインビット線と仮想接地線と複数の
メモリセルからなる複数のメモリセルブロックとを有す
るマスクＲＯＭにおいて、前記複数のメモリセルブロッ
クのうち前記メインビット線と接続されるメモリセルブ
ロックを選択する複数の第１のブロック選択線と、前記
複数のメモリセルブロックのうち前記仮想接地線と接続
されるメモリセルブロックを選択する複数の第２のブロ
ック選択線とを具備し、前記第１のブロック選択線と前
記第２のブロック選択線とが前記メモリセルブロックを
挟んで交互に配列されることを特徴とするマスクＲＯＭ
を提供する。また、前記第１及び第２のブロック選択線
が隣接する前記メモリセルブロックどうしで共有される
ことを特徴とする読み出し専用メモリを提供する。
に、本発明では、メインビット線と仮想接地線と複数の
メモリセルからなる複数のメモリセルブロックとを有す
るマスクＲＯＭにおいて、前記複数のメモリセルブロッ
クのうち前記メインビット線と接続されるメモリセルブ
ロックを選択する複数の第１のブロック選択線と、前記
複数のメモリセルブロックのうち前記仮想接地線と接続
されるメモリセルブロックを選択する複数の第２のブロ
ック選択線とを具備し、前記第１のブロック選択線と前
記第２のブロック選択線とが前記メモリセルブロックを
挟んで交互に配列されることを特徴とするマスクＲＯＭ
を提供する。また、前記第１及び第２のブロック選択線
が隣接する前記メモリセルブロックどうしで共有される
ことを特徴とする読み出し専用メモリを提供する。
【００１０】また、前記メモリセルブロックが平行に配
列された複数のビット線と、このビット線と直交する複
数のワード線と、前記ビット線及び前記ワード線の交差
部をソース及びドレイン領域とし前記交差部に挟まれる
部分をチャネル領域とする複数のメモリセルトランジス
タとからなることを特徴とするマスクＲＯＭを提供す
る。
列された複数のビット線と、このビット線と直交する複
数のワード線と、前記ビット線及び前記ワード線の交差
部をソース及びドレイン領域とし前記交差部に挟まれる
部分をチャネル領域とする複数のメモリセルトランジス
タとからなることを特徴とするマスクＲＯＭを提供す
る。
【００１１】
【作用】本発明で提供する手段を用いると、第１、第２
のブロック選択線がブロックの対辺に位置するので、電
流経路の折返しがなく、この結果、従来のマスクＲＯＭ
と比較してＮ型拡散層を通る電流経路が半分ですむ。し
たがって、この部分での電圧降下は半分になる。
のブロック選択線がブロックの対辺に位置するので、電
流経路の折返しがなく、この結果、従来のマスクＲＯＭ
と比較してＮ型拡散層を通る電流経路が半分ですむ。し
たがって、この部分での電圧降下は半分になる。
【００１２】また、読み出し時のセル電流の電流経路の
折返しがないため、選択されたメモリセルの物理的な位
置によってブロック内での電圧降下値が変動せず、セン
スアンプのマージンが小さくならない。
折返しがないため、選択されたメモリセルの物理的な位
置によってブロック内での電圧降下値が変動せず、セン
スアンプのマージンが小さくならない。
【００１３】また、隣合うメモリセルブロックどうしで
第１のブロック選択線及び第２のブロック選択線を共有
し合い、第１のブロック選択線と第２のブロック選択線
との両方に選択されたブロックから情報を読取る。この
ようにすると、ブロック選択線の本数を減らすことがで
きる。
第１のブロック選択線及び第２のブロック選択線を共有
し合い、第１のブロック選択線と第２のブロック選択線
との両方に選択されたブロックから情報を読取る。この
ようにすると、ブロック選択線の本数を減らすことがで
きる。
【００１４】
【実施例】本発明の第１の実施例のＮＯＲ型マスクＲＯ
Ｍのメモリセルアレイ［図１］及び［図２］を参照して
説明する。［図１］及び［図２］は、この様なマスクＲ
ＯＭのｉ番目のブロックのメモリセルアレイの回路構成
及びメモリセルアレイの平面図を示している。
Ｍのメモリセルアレイ［図１］及び［図２］を参照して
説明する。［図１］及び［図２］は、この様なマスクＲ
ＯＭのｉ番目のブロックのメモリセルアレイの回路構成
及びメモリセルアレイの平面図を示している。
【００１５】同図において、上下方向に配設されたビッ
ト線２０１はＮ型拡散層、左右方向に配設されたワード
線２０２はポリサイドによって形成される。ビット線２
０１とワード線２０２が交差するように配置され、交差
部にＭＯＳトランジスタのソース、及びドレイン領域、
交差部の間にＭＯＳトランジスタのチャネルが形成さ
れ、メモリセルトランジスタ２０３はＮＯＲ型構成であ
る。メモリセルトランジスタ２０３は、上記の通り、セ
ルが保持すべき情報ビットに対応して所定のゲート電圧
により導通し、あるいは非導通となるように設定されて
いる。各ブロックはＮ型拡散層にるビット線の組と１６
本のワード線ＷＬ0 〜ＷＬ15を各々ゲート電極とした１
６個のメモリセル群により構成されており、メモリセル
アレイはビット線２０１方向に２５６ブロックに分割さ
れている。複数のブロックに渡ってビット線２０１と平
行してアルミニウムからなるメインビット線２０６が配
設されていて、下方端部は列選択線ＣＳによって制御さ
れる列選択トランジスタ２１３を介してセンスアンプ２
１４に接続される。また、複数のブロックに渡ってビッ
ト線２０１と平行してアルミニウムからなる仮想接地線
２０７が配設されていて、下方端部は列選択トランジス
タ２１３及び仮想接地選択線ＶＳによって制御される仮
想接地選択トランジスタ２１５を介して接地される。Ｎ
型拡散層で形成されるビット線２０１はＢ、Ｃ、Ｄの３
つの組に分けられ、…Ｂ、Ｃ、Ｄ、Ｃ、Ｂ、Ｃ…の順に
並んでいる。メモリセルトランジスタ２０３も、ビット
線２０１Ｂをソースにビット線２０１Ｃをドレインとす
るメモリセルトランジスタ２０３ＢＣと、ビット線２０
１Ｃをソースにビット線２０１Ｄをドレインとするメモ
リセルトランジスタ２０１ＣＤとに分けられる。したが
って、メモリセルトランジスタ２０３も、…ＢＣ、Ｂ
Ｃ、ＣＤ、ＣＤ、ＢＣ…の順に並んでいる。ビット線２
０１Ｂとビット線２０１ＣとはＣＤセル選択線ＳＣＤに
よって制御されるＭＯＳトランジスタ２２３によって接
続され、ビット線２０１Ｄとビット線２０１ＣとはＢＣ
セル選択線ＳＢＣによって制御されるＭＯＳトランジス
タ２２５によって接続されている。さらに、ビット線２
０１Ｂは第１のｉ番目のブロック選択線ＢＳ１i によっ
て制御されるＭＯＳトランジスタ２２７によって仮想接
地線２０７と接続されている。また、ビット線２０１Ｄ
は第２のｉ番目のブロック選択線ＢＳ２i によって制御
されるＭＯＳトランジスタ２２９によってメインビット
線２０６と接続されている。
ト線２０１はＮ型拡散層、左右方向に配設されたワード
線２０２はポリサイドによって形成される。ビット線２
０１とワード線２０２が交差するように配置され、交差
部にＭＯＳトランジスタのソース、及びドレイン領域、
交差部の間にＭＯＳトランジスタのチャネルが形成さ
れ、メモリセルトランジスタ２０３はＮＯＲ型構成であ
る。メモリセルトランジスタ２０３は、上記の通り、セ
ルが保持すべき情報ビットに対応して所定のゲート電圧
により導通し、あるいは非導通となるように設定されて
いる。各ブロックはＮ型拡散層にるビット線の組と１６
本のワード線ＷＬ0 〜ＷＬ15を各々ゲート電極とした１
６個のメモリセル群により構成されており、メモリセル
アレイはビット線２０１方向に２５６ブロックに分割さ
れている。複数のブロックに渡ってビット線２０１と平
行してアルミニウムからなるメインビット線２０６が配
設されていて、下方端部は列選択線ＣＳによって制御さ
れる列選択トランジスタ２１３を介してセンスアンプ２
１４に接続される。また、複数のブロックに渡ってビッ
ト線２０１と平行してアルミニウムからなる仮想接地線
２０７が配設されていて、下方端部は列選択トランジス
タ２１３及び仮想接地選択線ＶＳによって制御される仮
想接地選択トランジスタ２１５を介して接地される。Ｎ
型拡散層で形成されるビット線２０１はＢ、Ｃ、Ｄの３
つの組に分けられ、…Ｂ、Ｃ、Ｄ、Ｃ、Ｂ、Ｃ…の順に
並んでいる。メモリセルトランジスタ２０３も、ビット
線２０１Ｂをソースにビット線２０１Ｃをドレインとす
るメモリセルトランジスタ２０３ＢＣと、ビット線２０
１Ｃをソースにビット線２０１Ｄをドレインとするメモ
リセルトランジスタ２０１ＣＤとに分けられる。したが
って、メモリセルトランジスタ２０３も、…ＢＣ、Ｂ
Ｃ、ＣＤ、ＣＤ、ＢＣ…の順に並んでいる。ビット線２
０１Ｂとビット線２０１ＣとはＣＤセル選択線ＳＣＤに
よって制御されるＭＯＳトランジスタ２２３によって接
続され、ビット線２０１Ｄとビット線２０１ＣとはＢＣ
セル選択線ＳＢＣによって制御されるＭＯＳトランジス
タ２２５によって接続されている。さらに、ビット線２
０１Ｂは第１のｉ番目のブロック選択線ＢＳ１i によっ
て制御されるＭＯＳトランジスタ２２７によって仮想接
地線２０７と接続されている。また、ビット線２０１Ｄ
は第２のｉ番目のブロック選択線ＢＳ２i によって制御
されるＭＯＳトランジスタ２２９によってメインビット
線２０６と接続されている。
【００１６】以下、メモリトランジスタ２０３ＢＣの読
み出し動作を説明する。第１のｉ番目のブロック選択線
ＢＳ１i が“Ｈ”になり、ＭＯＳトランジスタ２２７が
オンになると、ビット線２０１Ｂと仮想接地線２０７と
が接続される。さらに、第２のｉ番目のブロック選択線
ＢＳ２i が“Ｈ”になり、ＭＯＳトランジスタ２２９が
オンになると、ビット線２０１Ｄとメインビット線２０
６とが接続される。続いて、ＢＣセル選択線ＳＢＣが
“Ｈ”になるとＭＯＳトランジスタ２２５がオンにな
り、ビット線２０１Ｄとビット線２０３Ｃとが接続され
る。ＣＤセル選択線列選択線ＳＣＤは“Ｌ”なのでＭＯ
Ｓトランジスタ２２３はオフである。続いて、列選択線
ＣＳが“Ｈ”になり接地選択線ＶＳが“Ｈ”になると、
ビット線２０１Ｂが接地電位となり、ビット線２０１Ｃ
がセンスアンプと接続される。続いて、選択されたワー
ド線、例えばＷＬ0 が“Ｈ”になるとメモリトランジス
タ２０３ＢＣに書込まれた内容に応じてメインビット線
２０６と仮想接地線２０７との間に電流が流れる。この
電流をセンスアンプで検知する。このときの電流経路を
同図に点線で示す。
み出し動作を説明する。第１のｉ番目のブロック選択線
ＢＳ１i が“Ｈ”になり、ＭＯＳトランジスタ２２７が
オンになると、ビット線２０１Ｂと仮想接地線２０７と
が接続される。さらに、第２のｉ番目のブロック選択線
ＢＳ２i が“Ｈ”になり、ＭＯＳトランジスタ２２９が
オンになると、ビット線２０１Ｄとメインビット線２０
６とが接続される。続いて、ＢＣセル選択線ＳＢＣが
“Ｈ”になるとＭＯＳトランジスタ２２５がオンにな
り、ビット線２０１Ｄとビット線２０３Ｃとが接続され
る。ＣＤセル選択線列選択線ＳＣＤは“Ｌ”なのでＭＯ
Ｓトランジスタ２２３はオフである。続いて、列選択線
ＣＳが“Ｈ”になり接地選択線ＶＳが“Ｈ”になると、
ビット線２０１Ｂが接地電位となり、ビット線２０１Ｃ
がセンスアンプと接続される。続いて、選択されたワー
ド線、例えばＷＬ0 が“Ｈ”になるとメモリトランジス
タ２０３ＢＣに書込まれた内容に応じてメインビット線
２０６と仮想接地線２０７との間に電流が流れる。この
電流をセンスアンプで検知する。このときの電流経路を
同図に点線で示す。
【００１７】次に、メモリトランジスタ２０３ＣＤの読
み出し動作を説明する。第１のｉ番目のブロック選択線
ＢＳ１i が“Ｈ”になり、ＭＯＳトランジスタ２２７が
オンになると、ビット線２０１Ｂと仮想接地線２０７と
が接続される。さらに、第２のｉ番目のブロック選択線
ＢＳ２i が“Ｈ”になり、ＭＯＳトランジスタ２２９が
オンになると、ビット線２０１Ｄとメインビット線２０
６とが接続される。続いて、ＣＤセル選択線ＳＣＤが
“Ｈ”になるとＭＯＳトランジスタ２２３がオンにな
り、ビット線２０１Ｂとビット線２０３Ｃとが接続され
る。ＢＣセル選択線列選択線ＳＢＣは“Ｌ”なのでＭＯ
Ｓトランジスタ２２５はオフである。続いて、列選択線
ＣＳが“Ｈ”になり接地選択線ＶＳが“Ｈ”になると、
ビット線２０１Ｃが接地電位となり、ビット線２０１Ｄ
がセンスアンプと接続される。続いて、選択されたワー
ド線、例えばＷＬ0 が“Ｈ”になるとメモリトランジス
タ２０３ＣＤに書込まれた内容に応じてメインビット線
２０６と仮想接地線２０７との間に電流が流れる。この
電流をセンスアンプで検知する。
み出し動作を説明する。第１のｉ番目のブロック選択線
ＢＳ１i が“Ｈ”になり、ＭＯＳトランジスタ２２７が
オンになると、ビット線２０１Ｂと仮想接地線２０７と
が接続される。さらに、第２のｉ番目のブロック選択線
ＢＳ２i が“Ｈ”になり、ＭＯＳトランジスタ２２９が
オンになると、ビット線２０１Ｄとメインビット線２０
６とが接続される。続いて、ＣＤセル選択線ＳＣＤが
“Ｈ”になるとＭＯＳトランジスタ２２３がオンにな
り、ビット線２０１Ｂとビット線２０３Ｃとが接続され
る。ＢＣセル選択線列選択線ＳＢＣは“Ｌ”なのでＭＯ
Ｓトランジスタ２２５はオフである。続いて、列選択線
ＣＳが“Ｈ”になり接地選択線ＶＳが“Ｈ”になると、
ビット線２０１Ｃが接地電位となり、ビット線２０１Ｄ
がセンスアンプと接続される。続いて、選択されたワー
ド線、例えばＷＬ0 が“Ｈ”になるとメモリトランジス
タ２０３ＣＤに書込まれた内容に応じてメインビット線
２０６と仮想接地線２０７との間に電流が流れる。この
電流をセンスアンプで検知する。
【００１８】この様に、第１の実施例のマスクＲＯＭ
は、［図１］で示したような電流経路を通り、従来のマ
スクＲＯＭと比較してＮ型拡散層を通る電流経路が半分
ですむ。したがって、この部分での電圧降下は半分にな
る。この結果、一つのブロックに従来よりも多くのワー
ド線（例えば３２本）を設けることが出来る。さらに電
圧降下分は選択されたメモリセルの物理的な位置によら
ない。よって、センスアンプのマージンが小さくなると
いう問題が解決される。
は、［図１］で示したような電流経路を通り、従来のマ
スクＲＯＭと比較してＮ型拡散層を通る電流経路が半分
ですむ。したがって、この部分での電圧降下は半分にな
る。この結果、一つのブロックに従来よりも多くのワー
ド線（例えば３２本）を設けることが出来る。さらに電
圧降下分は選択されたメモリセルの物理的な位置によら
ない。よって、センスアンプのマージンが小さくなると
いう問題が解決される。
【００１９】しかし、このブロック構造のマスクＲＯＭ
は、一つのブロックに２本のブロック選択線（第１のｉ
番目のブロック選択線ＢＳ１i と第２のｉ番目のブロッ
ク選択線ＢＳ２i ）と２本の列選択信号線（ＢＣセル選
択線ＳＤ、ＣＤセル選択線ＳＢ）があり、合計４本の選
択信号が必要となってくる。したがって、１ブロックの
ワード線の本数が増えてコンタクトホールの個数が減っ
たとしても、選択信号線が増加するので、単位ビットあ
たりの面積がそれほど小さくならないという欠点があ
る。
は、一つのブロックに２本のブロック選択線（第１のｉ
番目のブロック選択線ＢＳ１i と第２のｉ番目のブロッ
ク選択線ＢＳ２i ）と２本の列選択信号線（ＢＣセル選
択線ＳＤ、ＣＤセル選択線ＳＢ）があり、合計４本の選
択信号が必要となってくる。したがって、１ブロックの
ワード線の本数が増えてコンタクトホールの個数が減っ
たとしても、選択信号線が増加するので、単位ビットあ
たりの面積がそれほど小さくならないという欠点があ
る。
【００２０】［図３］及び［図４］は、本発明の第２の
実施例に関わるマスクＲＯＭのｉ番目のブロックのメモ
リセルアレイの回路構成及びメモリセルアレイの平面図
を示している。
実施例に関わるマスクＲＯＭのｉ番目のブロックのメモ
リセルアレイの回路構成及びメモリセルアレイの平面図
を示している。
【００２１】同図において、上下方向に配設されたビッ
ト線３０１はＮ型拡散層、左右方向に配設されたワード
線３０２はポリサイドによって形成される。ビット線３
０１とワード線３０２が交差するように配置され、交差
部にＭＯＳトランジスタのソース、及びドレイン領域、
交差部の間にＭＯＳトランジスタのチャネルが形成さ
れ、メモリセルトランジスタ３０３はＮＯＲ型構成であ
る。メモリセルトランジスタ３０３は、上記の通り、セ
ルが保持すべき情報ビットに対応して所定のゲート電圧
により導通し、あるいは非導通となるように設定されて
いる。各ブロックはＮ型拡散層にるビット線の組と１６
本のワード線ＷＬ0 〜ＷＬ15を各々ゲート電極とした１
６個のメモリセル群により構成されており、メモリセル
アレイはビット線３０１方向に２５６ブロックに分割さ
れている。複数のブロックに渡ってビット線３０１と平
行してメインビット線３０６が配設されていて、下方端
部は、列選択信号ＣＳによって制御される列選択トラン
ジスタ３１３を介してセンスアンプに接続される。ま
た、複数のブロックに渡ってビット線３０１と平行して
アルミニウムからなる仮想接地線３０７が配設されてい
て、下方端部は列選択トランジスタ３１３及び仮想接地
選択線ＶＳによって制御される仮想接地選択トランジス
タ３１５を介して接地される。Ｎ型拡散層で形成される
ビット線３０１はＢ、Ｃ、Ｄの３つの組に分けられ、…
Ｂ、Ｃ、Ｄ、Ｃ、Ｂ、Ｃ…の順に並んでいる。ここで、
ビット線３０１Ｂはｉ−１番目のブロックに延びてい
て、ｉ−１番目のブロックのＢ組のビット線と共有され
ている。また、ビット線３０１Ｄはｉ＋１番目のブロッ
クに延びていて、ｉ＋１番目のブロックのＤ組のビット
線と共有されている。メモリセルトランジスタ３０３
も、ビット線３０１Ｂをソースにビット線３０１Ｃをド
レインとするメモリセルトランジスタ３０３ＢＣと、ビ
ット線３０１Ｃをソースにビット線３０１Ｄをドレイン
とするメモリセルトランジスタ３０１ＣＤとに分けられ
る。したがって、メモリセルトランジスタ３０３も、…
ＢＣ、ＢＣ、ＣＤ、ＣＤ、ＢＣ…の順に並んでいる。ビ
ット線３０１Ｂとビット線３０１ＣとはＣＤセル選択線
ＳＣＤによって制御されるＭＯＳトランジスタ３２３に
よって接続され、ビット線３０１Ｄとビット線３０１Ｃ
とはＢＣセル選択線ＳＢＣによって制御されるＭＯＳト
ランジスタ３２５によって接続されている。さらに、ビ
ット線３０１Ｂはｉ番目のブロック選択線ＢＳi によっ
て制御されるＭＯＳトランジスタ３２７によって仮想接
地線３０７と接続されている。また、ビット線３０１Ｄ
はｉ＋１番目のブロック選択線ＢＳi+1 によって制御さ
れるＭＯＳトランジスタ３２９によってメインビット線
３０６と接続されている。
ト線３０１はＮ型拡散層、左右方向に配設されたワード
線３０２はポリサイドによって形成される。ビット線３
０１とワード線３０２が交差するように配置され、交差
部にＭＯＳトランジスタのソース、及びドレイン領域、
交差部の間にＭＯＳトランジスタのチャネルが形成さ
れ、メモリセルトランジスタ３０３はＮＯＲ型構成であ
る。メモリセルトランジスタ３０３は、上記の通り、セ
ルが保持すべき情報ビットに対応して所定のゲート電圧
により導通し、あるいは非導通となるように設定されて
いる。各ブロックはＮ型拡散層にるビット線の組と１６
本のワード線ＷＬ0 〜ＷＬ15を各々ゲート電極とした１
６個のメモリセル群により構成されており、メモリセル
アレイはビット線３０１方向に２５６ブロックに分割さ
れている。複数のブロックに渡ってビット線３０１と平
行してメインビット線３０６が配設されていて、下方端
部は、列選択信号ＣＳによって制御される列選択トラン
ジスタ３１３を介してセンスアンプに接続される。ま
た、複数のブロックに渡ってビット線３０１と平行して
アルミニウムからなる仮想接地線３０７が配設されてい
て、下方端部は列選択トランジスタ３１３及び仮想接地
選択線ＶＳによって制御される仮想接地選択トランジス
タ３１５を介して接地される。Ｎ型拡散層で形成される
ビット線３０１はＢ、Ｃ、Ｄの３つの組に分けられ、…
Ｂ、Ｃ、Ｄ、Ｃ、Ｂ、Ｃ…の順に並んでいる。ここで、
ビット線３０１Ｂはｉ−１番目のブロックに延びてい
て、ｉ−１番目のブロックのＢ組のビット線と共有され
ている。また、ビット線３０１Ｄはｉ＋１番目のブロッ
クに延びていて、ｉ＋１番目のブロックのＤ組のビット
線と共有されている。メモリセルトランジスタ３０３
も、ビット線３０１Ｂをソースにビット線３０１Ｃをド
レインとするメモリセルトランジスタ３０３ＢＣと、ビ
ット線３０１Ｃをソースにビット線３０１Ｄをドレイン
とするメモリセルトランジスタ３０１ＣＤとに分けられ
る。したがって、メモリセルトランジスタ３０３も、…
ＢＣ、ＢＣ、ＣＤ、ＣＤ、ＢＣ…の順に並んでいる。ビ
ット線３０１Ｂとビット線３０１ＣとはＣＤセル選択線
ＳＣＤによって制御されるＭＯＳトランジスタ３２３に
よって接続され、ビット線３０１Ｄとビット線３０１Ｃ
とはＢＣセル選択線ＳＢＣによって制御されるＭＯＳト
ランジスタ３２５によって接続されている。さらに、ビ
ット線３０１Ｂはｉ番目のブロック選択線ＢＳi によっ
て制御されるＭＯＳトランジスタ３２７によって仮想接
地線３０７と接続されている。また、ビット線３０１Ｄ
はｉ＋１番目のブロック選択線ＢＳi+1 によって制御さ
れるＭＯＳトランジスタ３２９によってメインビット線
３０６と接続されている。
【００２２】以下、メモリトランジスタ２０３ＢＣの読
み出し動作を説明する。ｉ番目のブロック選択線ＢＳi
が“Ｈ”になり、ＭＯＳトランジスタ３２７がオンにな
ると、ビット線３０１Ｂと仮想接地線３０７とが接続さ
れる。さらに、ｉ＋１番目のブロック選択線ＢＳi+1 が
“Ｈ”になり、ＭＯＳトランジスタ３２９がオンになる
と、ビット線３０１Ｄとメインビット線３０６とが接続
される。続いて、ＢＣセル選択線ＳＢＣが“Ｈ”になる
とＭＯＳトランジスタ３２５がオンになり、ビット線３
０１Ｄとビット線３０３Ｃとが接続される。ＣＤセル選
択線列選択線ＳＣＤは“Ｌ”なのでＭＯＳトランジスタ
３２３はオフである。続いて、列選択線ＣＳが“Ｈ”に
なり接地選択線ＶＳが“Ｈ”になると、ビット線３０１
Ｂが接地電位となり、ビット線３０１Ｃがセンスアンプ
と接続される。続いて、選択されたワード線、例えばＷ
Ｌ0 が“Ｈ”になるとメモリトランジスタ３０３ＢＣに
書込まれた内容に応じてメインビット線３０６と仮想接
地線３０７との間に電流が流れる。この電流をセンスア
ンプで検知する。このときの電流経路を同図に点線で示
す。
み出し動作を説明する。ｉ番目のブロック選択線ＢＳi
が“Ｈ”になり、ＭＯＳトランジスタ３２７がオンにな
ると、ビット線３０１Ｂと仮想接地線３０７とが接続さ
れる。さらに、ｉ＋１番目のブロック選択線ＢＳi+1 が
“Ｈ”になり、ＭＯＳトランジスタ３２９がオンになる
と、ビット線３０１Ｄとメインビット線３０６とが接続
される。続いて、ＢＣセル選択線ＳＢＣが“Ｈ”になる
とＭＯＳトランジスタ３２５がオンになり、ビット線３
０１Ｄとビット線３０３Ｃとが接続される。ＣＤセル選
択線列選択線ＳＣＤは“Ｌ”なのでＭＯＳトランジスタ
３２３はオフである。続いて、列選択線ＣＳが“Ｈ”に
なり接地選択線ＶＳが“Ｈ”になると、ビット線３０１
Ｂが接地電位となり、ビット線３０１Ｃがセンスアンプ
と接続される。続いて、選択されたワード線、例えばＷ
Ｌ0 が“Ｈ”になるとメモリトランジスタ３０３ＢＣに
書込まれた内容に応じてメインビット線３０６と仮想接
地線３０７との間に電流が流れる。この電流をセンスア
ンプで検知する。このときの電流経路を同図に点線で示
す。
【００２３】次に、メモリトランジスタ３０３ＣＤの読
み出し動作を説明する。ｉ番目のブロック選択線ＢＳi
が“Ｈ”になり、ＭＯＳトランジスタ３２７がオンにな
ると、ビット線３０１Ｂと仮想接地線３０７とが接続さ
れる。さらに、ｉ＋１番目のブロック選択線ＢＳi+1 が
“Ｈ”になり、ＭＯＳトランジスタ３２９がオンになる
と、ビット線３０１Ｄとメインビット線３０６とが接続
される。続いて、ＣＤセル選択線ＳＣＤが“Ｈ”になる
とＭＯＳトランジスタ３２３がオンになり、ビット線３
０１Ｂとビット線３０３Ｃとが接続される。ＢＣセル選
択線ＳＢＣは“Ｌ”なのでＭＯＳトランジスタ３２５は
オフである。続いて、列選択線ＣＳが“Ｈ”になり接地
選択線ＶＳが“Ｈ”になると、ビット線３０１Ｃが接地
電位となり、ビット線３０１Ｄがセンスアンプと接続さ
れる。続いて、選択されたワード線、例えばＷＬ0 が
“Ｈ”になるとメモリトランジスタ３０３ＣＤに書込ま
れた内容に応じてメインビット線３０６と仮想接地線３
０７との間に電流が流れる。この電流をセンスアンプで
検知する。
み出し動作を説明する。ｉ番目のブロック選択線ＢＳi
が“Ｈ”になり、ＭＯＳトランジスタ３２７がオンにな
ると、ビット線３０１Ｂと仮想接地線３０７とが接続さ
れる。さらに、ｉ＋１番目のブロック選択線ＢＳi+1 が
“Ｈ”になり、ＭＯＳトランジスタ３２９がオンになる
と、ビット線３０１Ｄとメインビット線３０６とが接続
される。続いて、ＣＤセル選択線ＳＣＤが“Ｈ”になる
とＭＯＳトランジスタ３２３がオンになり、ビット線３
０１Ｂとビット線３０３Ｃとが接続される。ＢＣセル選
択線ＳＢＣは“Ｌ”なのでＭＯＳトランジスタ３２５は
オフである。続いて、列選択線ＣＳが“Ｈ”になり接地
選択線ＶＳが“Ｈ”になると、ビット線３０１Ｃが接地
電位となり、ビット線３０１Ｄがセンスアンプと接続さ
れる。続いて、選択されたワード線、例えばＷＬ0 が
“Ｈ”になるとメモリトランジスタ３０３ＣＤに書込ま
れた内容に応じてメインビット線３０６と仮想接地線３
０７との間に電流が流れる。この電流をセンスアンプで
検知する。
【００２４】さらに一般的には、ｊ番目のブロックをア
クセスする場合は、ｊ番目のブロック選択線とｊ＋１番
目のブロック選択線を“Ｈ”にすれば良い。このよう
に、接地側とセンスアンプ側の二つのトランジスタをオ
ンにすれば選択されたブロックがアクティブになる。こ
の結果、一つのブロックに対して一本のブロック選択信
号線を割当てれば良く、ＢＣセル選択線ＳＢＣ及びＣＤ
セル選択線ＳＣＤを加えて、一つのブロックに対して合
計３本の信号線でよい。変形ブロック型の従来例と比較
して信号線が一本減るという効果がある。したがって、
単位ビットあたりのセル面積が小さくなる。
クセスする場合は、ｊ番目のブロック選択線とｊ＋１番
目のブロック選択線を“Ｈ”にすれば良い。このよう
に、接地側とセンスアンプ側の二つのトランジスタをオ
ンにすれば選択されたブロックがアクティブになる。こ
の結果、一つのブロックに対して一本のブロック選択信
号線を割当てれば良く、ＢＣセル選択線ＳＢＣ及びＣＤ
セル選択線ＳＣＤを加えて、一つのブロックに対して合
計３本の信号線でよい。変形ブロック型の従来例と比較
して信号線が一本減るという効果がある。したがって、
単位ビットあたりのセル面積が小さくなる。
【００２５】また、第２の実施例に示した構造のマスク
ＲＯＭは、［図３］で示したような電流経路を通り、従
来構造のマスクＲＯＭと比較してＮ型拡散層を通る電流
経路が半分ですむ。したがって、この部分での電圧降下
は半分になる。この結果、一つのブロックに従来よりも
多くのワード線（例えば３２本）を設けることが出来
る。さらに電圧降下分は選択されたメモリセルの物理的
な位置によらない。よって、センスアンプのマージンが
小さくなるという問題が解決される。
ＲＯＭは、［図３］で示したような電流経路を通り、従
来構造のマスクＲＯＭと比較してＮ型拡散層を通る電流
経路が半分ですむ。したがって、この部分での電圧降下
は半分になる。この結果、一つのブロックに従来よりも
多くのワード線（例えば３２本）を設けることが出来
る。さらに電圧降下分は選択されたメモリセルの物理的
な位置によらない。よって、センスアンプのマージンが
小さくなるという問題が解決される。
【００２６】次に、本発明の第３の実施例にを［図５］
を参照して説明する。［図５］は本発明の第３の実施例
に関わるマスクＲＯＭのｉ番目のブロック及びｉ＋１番
目のブロックのメモリセルアレイの回路構成を示してい
る。
を参照して説明する。［図５］は本発明の第３の実施例
に関わるマスクＲＯＭのｉ番目のブロック及びｉ＋１番
目のブロックのメモリセルアレイの回路構成を示してい
る。
【００２７】同図において、上下方向にビット線４０
１、左右方向にワード線４０２を配設する。ビット線４
０１とワード線４０２は交差するように配置され、第１
の実施例と同様にＮＯＲ構成でメモリセルトランジスタ
４０３が配列される。メモリセルトランジスタ４０３
は、上記の通り、セルが保持すべき情報ビットに対応し
て所定のゲート電圧により導通し、あるいは非導通とな
るように設定されている。各ブロックはビット線の組と
１６本のワード線ＷＬ0 〜ＷＬ15を各々ゲート電極とし
た１６個のメモリセル群により構成されており、メモリ
セルアレイはビット線４０１方向に２５６ブロックに分
割されている。複数のブロックに渡ってビット線４０１
と平行してメインビット線４０６が配設されていて、下
方端部は図示してはいないが列選択トランジスタを介し
てセンスアンプに接続される。また、複数のブロックに
渡ってビット線４０１と平行して仮想接地線４０７が配
設されていて、下方端部は列選択トランジスタ及び仮想
接地選択トランジスタを介して接地される。ビット線４
０１はＢ、Ｃ、Ｄの３つの組に分けられ、…Ｂ、Ｃ、
Ｄ、Ｃ、Ｂ、Ｃ…の順に並んでいる。ここで、ビット線
４０１Ｂはｉ−１番目のブロックに延びていて、ｉ−１
番目のブロックのＢ組のビット線と共有されている。ま
た、ビット線４０１Ｄはｉ＋１番目のブロックに延びて
いて、ｉ＋１番目のブロックのＤ組のビット線と共有さ
れている。また、ビット線４０１Ｃは１番目のブロック
から２５６番目のブロックまで延々と延びている。メモ
リセルトランジスタ４０３も、ビット線４０１Ｂをソー
スにビット線４０１Ｃをドレインとするメモリセルトラ
ンジスタ４０３ＢＣと、ビット線４０１Ｃをソースにビ
ット線４０１Ｄをドレインとするメモリセルトランジス
タ４０１ＣＤとに分けられる。したがって、メモリセル
トランジスタ４０３も、…ＢＣ、ＢＣ、ＣＤ、ＣＤ、Ｂ
Ｃ…の順に並んでいる。…ｉ−２、ｉ、ｉ＋２…番目の
ブロック内で、ビット線４０１Ｂとビット線４０１Ｃと
は選択線ＳＢによって制御されるＭＯＳトランジスタ４
２３によって接続され、…ｉ−１、ｉ＋１…番目のブロ
ック内で、ビット線４０１Ｄとビット線４０１Ｃとは選
択線ＳＤによって制御されるＭＯＳトランジスタ４２５
によって接続されている。さらに、…ｉ−２、ｉ、ｉ＋
２…番目のブロック内で、ビット線４０１Ｂはブロック
選択線ＢＳi 等によって制御されるＭＯＳトランジスタ
４２７によって仮想接地線４０７と接続されている。ま
た、…ｉ−１、ｉ＋１…番目のブロック内で、ビット線
４０１Ｄはｉ＋１番目のブロック選択線ＢＳi+1 等によ
って制御されるＭＯＳトランジスタ４２９によってメイ
ンビット線４０６と接続されている。
１、左右方向にワード線４０２を配設する。ビット線４
０１とワード線４０２は交差するように配置され、第１
の実施例と同様にＮＯＲ構成でメモリセルトランジスタ
４０３が配列される。メモリセルトランジスタ４０３
は、上記の通り、セルが保持すべき情報ビットに対応し
て所定のゲート電圧により導通し、あるいは非導通とな
るように設定されている。各ブロックはビット線の組と
１６本のワード線ＷＬ0 〜ＷＬ15を各々ゲート電極とし
た１６個のメモリセル群により構成されており、メモリ
セルアレイはビット線４０１方向に２５６ブロックに分
割されている。複数のブロックに渡ってビット線４０１
と平行してメインビット線４０６が配設されていて、下
方端部は図示してはいないが列選択トランジスタを介し
てセンスアンプに接続される。また、複数のブロックに
渡ってビット線４０１と平行して仮想接地線４０７が配
設されていて、下方端部は列選択トランジスタ及び仮想
接地選択トランジスタを介して接地される。ビット線４
０１はＢ、Ｃ、Ｄの３つの組に分けられ、…Ｂ、Ｃ、
Ｄ、Ｃ、Ｂ、Ｃ…の順に並んでいる。ここで、ビット線
４０１Ｂはｉ−１番目のブロックに延びていて、ｉ−１
番目のブロックのＢ組のビット線と共有されている。ま
た、ビット線４０１Ｄはｉ＋１番目のブロックに延びて
いて、ｉ＋１番目のブロックのＤ組のビット線と共有さ
れている。また、ビット線４０１Ｃは１番目のブロック
から２５６番目のブロックまで延々と延びている。メモ
リセルトランジスタ４０３も、ビット線４０１Ｂをソー
スにビット線４０１Ｃをドレインとするメモリセルトラ
ンジスタ４０３ＢＣと、ビット線４０１Ｃをソースにビ
ット線４０１Ｄをドレインとするメモリセルトランジス
タ４０１ＣＤとに分けられる。したがって、メモリセル
トランジスタ４０３も、…ＢＣ、ＢＣ、ＣＤ、ＣＤ、Ｂ
Ｃ…の順に並んでいる。…ｉ−２、ｉ、ｉ＋２…番目の
ブロック内で、ビット線４０１Ｂとビット線４０１Ｃと
は選択線ＳＢによって制御されるＭＯＳトランジスタ４
２３によって接続され、…ｉ−１、ｉ＋１…番目のブロ
ック内で、ビット線４０１Ｄとビット線４０１Ｃとは選
択線ＳＤによって制御されるＭＯＳトランジスタ４２５
によって接続されている。さらに、…ｉ−２、ｉ、ｉ＋
２…番目のブロック内で、ビット線４０１Ｂはブロック
選択線ＢＳi 等によって制御されるＭＯＳトランジスタ
４２７によって仮想接地線４０７と接続されている。ま
た、…ｉ−１、ｉ＋１…番目のブロック内で、ビット線
４０１Ｄはｉ＋１番目のブロック選択線ＢＳi+1 等によ
って制御されるＭＯＳトランジスタ４２９によってメイ
ンビット線４０６と接続されている。
【００２８】以下、メモリトランジスタ２０４ＢＣの読
み出し動作を説明する。ｉ番目のブロック選択線ＢＳi
が“Ｈ”になり、ＭＯＳトランジスタ４２７がオンにな
ると、ビット線４０１Ｂと仮想接地線４０７とが接続さ
れる。さらに、ｉ＋１番目のブロック選択線ＢＳi+1 が
“Ｈ”になり、ＭＯＳトランジスタ４２９がオンになる
と、ビット線４０１Ｄとメインビット線４０６とが接続
される。続いて、選択線ＳＢが“Ｈ”になるとＭＯＳト
ランジスタ４２５がオンになり、ビット線４０１Ｄとビ
ット線４０３Ｃとが接続される。選択線ＳＤは“Ｌ”な
のでＭＯＳトランジスタ４２３はオフである。したがっ
て、ビット線４０１Ｂが接地電位となり、ビット線４０
１Ｃがセンスアンプと接続される。続いて、選択された
ワード線、例えばＷＬ0 が“Ｈ”になるとメモリトラン
ジスタ４０３ＢＣに書込まれた内容に応じてメインビッ
ト線４０６と仮想接地線４０７との間に電流が流れる。
この電流をセンスアンプで検知する。このときの電流経
路を同図に点線で示す。
み出し動作を説明する。ｉ番目のブロック選択線ＢＳi
が“Ｈ”になり、ＭＯＳトランジスタ４２７がオンにな
ると、ビット線４０１Ｂと仮想接地線４０７とが接続さ
れる。さらに、ｉ＋１番目のブロック選択線ＢＳi+1 が
“Ｈ”になり、ＭＯＳトランジスタ４２９がオンになる
と、ビット線４０１Ｄとメインビット線４０６とが接続
される。続いて、選択線ＳＢが“Ｈ”になるとＭＯＳト
ランジスタ４２５がオンになり、ビット線４０１Ｄとビ
ット線４０３Ｃとが接続される。選択線ＳＤは“Ｌ”な
のでＭＯＳトランジスタ４２３はオフである。したがっ
て、ビット線４０１Ｂが接地電位となり、ビット線４０
１Ｃがセンスアンプと接続される。続いて、選択された
ワード線、例えばＷＬ0 が“Ｈ”になるとメモリトラン
ジスタ４０３ＢＣに書込まれた内容に応じてメインビッ
ト線４０６と仮想接地線４０７との間に電流が流れる。
この電流をセンスアンプで検知する。このときの電流経
路を同図に点線で示す。
【００２９】次に、メモリトランジスタ４０３ＣＤの読
み出し動作を説明する。ｉ番目のブロック選択線ＢＳi
が“Ｈ”になり、ＭＯＳトランジスタ４２７がオンにな
ると、ビット線４０１Ｂと仮想接地線４０７とが接続さ
れる。さらに、ｉ＋１番目のブロック選択線ＢＳi+1 が
“Ｈ”になり、ＭＯＳトランジスタ４２９がオンになる
と、ビット線４０１Ｄとメインビット線４０６とが接続
される。続いて、選択線ＳＤが“Ｈ”になるとＭＯＳト
ランジスタ４２３がオンになり、ビット線４０１Ｂとビ
ット線４０３Ｃとが接続される。選択線ＳＢは“Ｌ”な
のでＭＯＳトランジスタ４２５はオフである。したがっ
て、ビット線４０１Ｃが接地電位となり、ビット線４０
１Ｄがセンスアンプと接続される。続いて、選択された
ワード線、例えばＷＬ0 が“Ｈ”になるとメモリトラン
ジスタ４０３ＣＤに書込まれた内容に応じてメインビッ
ト線４０６と仮想接地線４０７との間に電流が流れる。
この電流をセンスアンプで検知する。
み出し動作を説明する。ｉ番目のブロック選択線ＢＳi
が“Ｈ”になり、ＭＯＳトランジスタ４２７がオンにな
ると、ビット線４０１Ｂと仮想接地線４０７とが接続さ
れる。さらに、ｉ＋１番目のブロック選択線ＢＳi+1 が
“Ｈ”になり、ＭＯＳトランジスタ４２９がオンになる
と、ビット線４０１Ｄとメインビット線４０６とが接続
される。続いて、選択線ＳＤが“Ｈ”になるとＭＯＳト
ランジスタ４２３がオンになり、ビット線４０１Ｂとビ
ット線４０３Ｃとが接続される。選択線ＳＢは“Ｌ”な
のでＭＯＳトランジスタ４２５はオフである。したがっ
て、ビット線４０１Ｃが接地電位となり、ビット線４０
１Ｄがセンスアンプと接続される。続いて、選択された
ワード線、例えばＷＬ0 が“Ｈ”になるとメモリトラン
ジスタ４０３ＣＤに書込まれた内容に応じてメインビッ
ト線４０６と仮想接地線４０７との間に電流が流れる。
この電流をセンスアンプで検知する。
【００３０】さらに一般的には、ｊ番目のブロックをア
クセスする場合は、ｊ番目のブロック選択線とｊ＋１番
目のブロック選択線を“Ｈ”にすれば良い。このよう
に、接地側とセンスアンプ側の二つのトランジスタをオ
ンにすれば選択されたブロックがアクティブになる。こ
の結果、一つのブロックに対してブロック選択信号線は
一本になる。また、選択線ＳＢ、ＳＤは二つのセルに対
して２本割当てればよい。この結果、二つのブロックに
対して合計４本の信号線でよい。変形ブロック型の従来
例と比較して１ブロックあたり信号線が２本減るという
効果がある。したがって、単位ビットあたりのセル面積
がさらに小さくなる。ここで、ビット線４０１Ｃは全ブ
ロックに延ばして配設されたが、配線の接合容量が無視
できないときは、適当な間隔をあけて分断しても良い。
クセスする場合は、ｊ番目のブロック選択線とｊ＋１番
目のブロック選択線を“Ｈ”にすれば良い。このよう
に、接地側とセンスアンプ側の二つのトランジスタをオ
ンにすれば選択されたブロックがアクティブになる。こ
の結果、一つのブロックに対してブロック選択信号線は
一本になる。また、選択線ＳＢ、ＳＤは二つのセルに対
して２本割当てればよい。この結果、二つのブロックに
対して合計４本の信号線でよい。変形ブロック型の従来
例と比較して１ブロックあたり信号線が２本減るという
効果がある。したがって、単位ビットあたりのセル面積
がさらに小さくなる。ここで、ビット線４０１Ｃは全ブ
ロックに延ばして配設されたが、配線の接合容量が無視
できないときは、適当な間隔をあけて分断しても良い。
【００３１】以上、第１、第２、第３の実施例を説明し
てきたが、これらのマスクＲＯＭは読み出し時の電流経
路の折返しがないため、選択されたメモリセルの物理的
な位置によってブロック内での電圧降下値が変動せず、
センスアンプのマージンが小さくならない。
てきたが、これらのマスクＲＯＭは読み出し時の電流経
路の折返しがないため、選択されたメモリセルの物理的
な位置によってブロック内での電圧降下値が変動せず、
センスアンプのマージンが小さくならない。
【００３２】また、第２、第３の実施例のマスクＲＯＭ
は、隣合うメモリセルブロックどうしで接地側のブロッ
ク選択線及びセンスアンプ側のブロック選択線を共有し
合い、両方に選択されたブロックから情報を読取る。こ
のようにすると、従来の変形ブロック構造と比較して１
ブロックあたり一本のブロック選択線を減らすことが出
来る。さらに、セル選択線を共有し合うことにより従来
の変形ブロック構造と比較して１ブロックあたり一本の
セル選択線を減らすことができる。また、両ブロック選
択線がブロックの対辺に位置するので、電流経路の折返
しがなく、この結果、従来のマスクＲＯＭと比較してＮ
型拡散層を通る電流経路が半分ですむ。したがって、こ
の部分での電圧降下は半分になり、一つのブロックに従
来よりも多くのワード線（例えば３２本）を設けること
が出来る。この結果、単位メモリセルあたりの面積が小
さくなる。例えば、１ブロックに３２本のワード線を設
けたとき、第１の実施例は従来のマスクＲＯＭと比較し
て９％、第２の実施例は従来のマスクＲＯＭと比較して
約１０％単位メモリセルあたりの面積が小さくなる。ま
た、第３の実施例は従来のマスクＲＯＭと比較して約１
３％単位メモリセルあたりの面積が小さくなる。
は、隣合うメモリセルブロックどうしで接地側のブロッ
ク選択線及びセンスアンプ側のブロック選択線を共有し
合い、両方に選択されたブロックから情報を読取る。こ
のようにすると、従来の変形ブロック構造と比較して１
ブロックあたり一本のブロック選択線を減らすことが出
来る。さらに、セル選択線を共有し合うことにより従来
の変形ブロック構造と比較して１ブロックあたり一本の
セル選択線を減らすことができる。また、両ブロック選
択線がブロックの対辺に位置するので、電流経路の折返
しがなく、この結果、従来のマスクＲＯＭと比較してＮ
型拡散層を通る電流経路が半分ですむ。したがって、こ
の部分での電圧降下は半分になり、一つのブロックに従
来よりも多くのワード線（例えば３２本）を設けること
が出来る。この結果、単位メモリセルあたりの面積が小
さくなる。例えば、１ブロックに３２本のワード線を設
けたとき、第１の実施例は従来のマスクＲＯＭと比較し
て９％、第２の実施例は従来のマスクＲＯＭと比較して
約１０％単位メモリセルあたりの面積が小さくなる。ま
た、第３の実施例は従来のマスクＲＯＭと比較して約１
３％単位メモリセルあたりの面積が小さくなる。
【００３３】
【発明の効果】本発明を用いると、１ブロック中に多数
のワード線を設けることが出来、センスアンプのマージ
ンに影響を与えず、さらに、選択信号線の本数を減らし
て単位ビットあたりの面積が小さなマスクＲＯＭを提供
できる。
のワード線を設けることが出来、センスアンプのマージ
ンに影響を与えず、さらに、選択信号線の本数を減らし
て単位ビットあたりの面積が小さなマスクＲＯＭを提供
できる。
【図１】本発明の第１の実施例を示す回路構成図
【図２】本発明の第１の実施例を示す平面図
【図３】本発明の第２の実施例を示す回路構成図
【図４】本発明の第２の実施例を示す平面図
【図５】本発明の第３の実施例を示す回路構成図
【図６】従来例を示す回路構成図
【図７】従来例を示す平面図
２０１ ビット線 ２０２ ワード線 ２０３ メモリセル ２０６ メインビット線 ２０７ 仮想接地線 ２１３ 列選択トランジスタ ２１４ センスアンプ ２１５ 仮想接地線トランジスタ ２２５、２２７、２２９、２２３ ＭＯＳトランジス
タ
タ
Claims (3)
- 【請求項１】 メインビット線と仮想接地線と複数のメ
モリセルからなる複数のメモリセルブロックとを有する
マスクＲＯＭにおいて、 前記複数のメモリセルブロックのうち前記メインビット
線と接続されるメモリセルブロックを選択する複数の第
１のブロック選択線と、 前記複数のメモリセルブロックのうち前記仮想接地線と
接続されるメモリセルブロックを選択する複数の第２の
ブロック選択線とを具備し、 前記第１のブロック選択線と前記第２のブロック選択線
とが前記メモリセルブロックを挟んで交互に配列される
ことを特徴とするマスクＲＯＭ。 - 【請求項２】 前記第１及び第２のブロック選択線が隣
接する前記メモリセルブロックどうしで共有されること
を特徴とする請求項１記載のマスクＲＯＭ。 - 【請求項３】 前記メモリセルブロックが平行に配列さ
れた複数のビット線と、このビット線と直交する複数の
ワード線と、前記ビット線及び前記ワード線の交差部を
ソース及びドレイン領域とし前記交差部に挟まれる部分
をチャネル領域とする複数のメモリセルトランジスタと
からなることを特徴とする請求項１及び請求項２記載の
マスクＲＯＭ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8123892A JP3068944B2 (ja) | 1992-04-03 | 1992-04-03 | マスクｒｏｍ |
| US08/041,587 US5349563A (en) | 1992-04-03 | 1993-04-05 | Mask ROM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8123892A JP3068944B2 (ja) | 1992-04-03 | 1992-04-03 | マスクｒｏｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05283655A true JPH05283655A (ja) | 1993-10-29 |
| JP3068944B2 JP3068944B2 (ja) | 2000-07-24 |
Family
ID=13740857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8123892A Expired - Fee Related JP3068944B2 (ja) | 1992-04-03 | 1992-04-03 | マスクｒｏｍ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5349563A (ja) |
| JP (1) | JP3068944B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010528402A (ja) * | 2007-05-25 | 2010-08-19 | マーベル ワールド トレード リミテッド | Ｎｏｒ型メモリアレイのためのビット線デコーダアーキテクチャ |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100252475B1 (ko) * | 1997-05-24 | 2000-04-15 | 윤종용 | 반도체 롬 장치 |
| KR100254568B1 (ko) * | 1997-06-25 | 2000-05-01 | 윤종용 | 반도체 독출 전용 메모리 장치 |
| KR100268444B1 (ko) * | 1997-08-30 | 2000-10-16 | 윤종용 | 강유전체 랜덤 액세스 메모리 장치 |
| JP3583042B2 (ja) * | 1999-11-09 | 2004-10-27 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置 |
| US6388910B1 (en) * | 2001-08-16 | 2002-05-14 | Amic Technology (Taiwan) Inc. | NOR type mask ROM with an increased data flow rate |
| WO2004019409A1 (en) * | 2002-08-26 | 2004-03-04 | Solid State System Co., Ltd. | Compact mask programmable rom |
| WO2012168954A1 (en) | 2011-06-10 | 2012-12-13 | Micron Technology Inc. | Apparatus and methods to perform read-while write (rww) operations |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07109701B2 (ja) * | 1987-11-30 | 1995-11-22 | 株式会社東芝 | キャッシュメモリ |
| US5193076A (en) * | 1988-12-22 | 1993-03-09 | Texas Instruments Incorporated | Control of sense amplifier latch timing |
| US5202843A (en) * | 1990-04-25 | 1993-04-13 | Oki Electric Industry Co., Ltd. | CAE system for automatic heat analysis of electronic equipment |
| US5245570A (en) * | 1990-12-21 | 1993-09-14 | Intel Corporation | Floating gate non-volatile memory blocks and select transistors |
-
1992
- 1992-04-03 JP JP8123892A patent/JP3068944B2/ja not_active Expired - Fee Related
-
1993
- 1993-04-05 US US08/041,587 patent/US5349563A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010528402A (ja) * | 2007-05-25 | 2010-08-19 | マーベル ワールド トレード リミテッド | Ｎｏｒ型メモリアレイのためのビット線デコーダアーキテクチャ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3068944B2 (ja) | 2000-07-24 |
| US5349563A (en) | 1994-09-20 |
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Legal Events
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