JP2000137988A - 強誘電体メモリ - Google Patents

Abstract

(57)【要約】 【課題】 耐久性を損なうことなくコンパクト化を図り
得る強誘電体メモリを提供する。 【解決手段】 信号線１３、１６が接続された一対の電
極１５ａと該電極間の強誘電体１５ｂとからなるキャパ
シタ１５を備え、分極方向を２値情報として格納するメ
モリセル１１と、前記情報の読み出しのために両信号線
を経て読み出し電圧がキャパシタに印加されたとき、前
記分極方向に応じて変化する信号線の電荷量の変化に対
応した情報信号を出力すべく動作する出力部１９、２０
とを含む強誘電体メモリ。出力部は、前記電荷量の変化
に対応したスイッチング動作をなすべく前記キャパシタ
と直列的に接続されるように信号線に接続されたゲート
静電容量を備える電界効果トランジスタ１９と、該トラ
ンジスタのスイッチング動作に応じて前記情報に対応し
た信号を出力する出力回路２０とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、キャパシタが設け
られたメモリセルを備えるランダム・アクセス・メモリ
（ＲＡＭ）に関し、特に、キャパシタの誘電体が強誘電
体からなるメモリセルを備える不揮発性の強誘電体メモ
リ（ＦＲＡＭ）に関する。

【０００２】

【従来の技術】各メモリセルのキャパシタの誘電体が強
誘電体からなるメモリは、強誘電体メモリと称されてい
る。強誘電体メモリでは、例えば、各メモリセルの強誘
電体キャパシタの一方の電極は、スイッチング動作をな
す選択トランジスタを介してビット線に接続され、他方
の電極はプレート線に接続されている。選択トランジス
タの動作により選択された強誘電体キャパシタの両電極
間にある強誘電体は、信号線であるビット線およびプレ
ート線を経て、所定の書き込み電圧を印加されると、そ
の電圧の極性すなわち印加方向に応じた自発分極を生じ
る。自発分極によれば、電界の除去後も、その分極方向
が保存されることから、各メモリセルは、それぞれの強
誘電体キャパシタの分極方向を２値情報として保持す
る。

【０００３】この強誘電体キャパシタを備える不揮発性
のメモリセルから情報を読み出すために、従来では、キ
ャパシタの誘電体が常誘電体からなる揮発性のメモリで
あるＤＲＡＭ（ダイナミック・ランダム・アクセス・メ
モリ）におけると同様なセンスアンプおよびダミーセル
が用いられている。

【０００４】情報の読み出しのために、選択された強誘
電体キャパシタに両信号線を経て所定の読み出し電圧が
印加されると、この電圧の印加方向と逆方向の分極状態
にある強誘電体キャパシタでは、分極が反転する。この
分極の反転により、パルスの印加に対し順方向に分極さ
れていた強誘電体キャパシタと、逆方向に分極されてい
た強誘電体キャパシタとの間で、すなわち強誘電体キャ
パシタの分極の方向に応じて、ビット線あるいはプレー
ト線に放出される電荷量が異なる。この電荷量に基づく
ビット線あるいはプレート線の電位と、該線と対をなし
かつダミーセルが接続された対線の電位との間の微小な
差が、センスアンプにより検出され、該センスアンプか
ら、強誘電体キャパシタに格納された情報に対応した情
報信号が出力される。

【０００５】ところで、従来の強誘電体メモリでは、前
記したように、各強誘電体キャパシタの電荷の放出量に
起因する電位の変化を直接的にセンスアンプに入力して
おり、この微小な電位を検出するために前記したような
ダミーセルが用いられている。強誘電体メモリでは、前
記ダミーセルも強誘電体キャパシタからなり、このダミ
ーセルが選択トランジスタを経て、センスアンプへの断
続を制御されている。

【０００６】従来のＤＲＡＭにおけると同様に、一本の
ビット線に複数のメモリセルすなわち強誘電体キャパシ
タが設けられるとき、各ビット線に１つのダミーセルを
設けることができる。この場合、１つのビット線に設け
られた複数のメモリセルの各読み出し動作毎に、このビ
ット線に設けられた１つのダミーセルがその分極の反転
動作を繰り返す。従って、１つのビット線に設けられた
ダミーセルは、このビット線に設けられた全てのメモリ
セルの読み出し動作回数の総和に一致する回数の分極反
転を繰り返すことになる。

【０００７】ＤＲＡＭでは、ダミーセルは分極およびそ
の反転を受けることはなく、読み出し動作の繰り返しに
よっては、常誘電体キャパシタからなるダミーセルに耐
久性の問題が生じることはない。

【０００８】しかしながら、キャパシタが強誘電体キャ
パシタからなる強誘電体メモリでは、そのダミーセルも
強誘電体キャパシタからなる。そのため、１つのメモリ
セルの読み出し動作の回数よりもはるかに多数回の分極
反転動作を繰り返すダミーセルの強誘電体には、疲労と
呼ばれ、読み出しエラーの原因となる強誘電特性の劣化
が生じ易く、ダミーセルの耐久性に問題が生じる。この
耐久性の問題を解決するために、従来の強誘電体メモリ
では、各メモリセル毎に相補的にダミーセルを設け、こ
れにより、ダミーセルの劣化に起因する読み出しエラー
の軽減を図っていた。

【０００９】そのため、従来の強誘電体メモリでは、各
メモリセル毎にこれと相補的にダミーセルおよび該ダミ
ーセルのための選択トランジスタが必要となることか
ら、メモリのコンパクト化の上で不利であった。

【００１０】

【発明が解決しようとする課題】そこで、本願発明の目
的は、耐久性を損なうことなくコンパクト化を図り得る
強誘電体メモリを提供することにある。

【００１１】

【課題を解決するための手段】本発明は、以上の点を解
決するために、次の構成を採用する。 〈構成〉本発明は、基本的には、それぞれに信号線が接
続された一対の電極および該両電極間の強誘電体からな
る強誘電体キャパシタを備え前記強誘電体の分極方向を
２値情報として格納するメモリセルと、該メモリセルに
格納された前記情報を読み取るために前記両信号線を経
て所定の読み出し電圧が前記キャパシタに印加されたと
き前記分極の方向に応じて変化するいずれか一方の前記
信号線の電荷量の変化に対応した情報信号を出力すべく
動作する出力部とを含む強誘電体メモリにおいて、前記
出力部が、前記電荷量の変化に対応したスイッチング動
作をなすべく前記強誘電体キャパシタと直列的に接続さ
れるように前記信号線に接続されたゲート静電容量を備
える電界効果トランジスタと、該電界トランジスタのス
イッチング動作に応じて前記情報に対応した信号を出力
する出力回路とを備えることを特徴とする。

【００１２】〈作用〉本発明に係る前記強誘電体メモリ
では、前記メモリセルの分極方向に応じて変化する前記
電荷量の変化に基づく電位差が前記電界効果トランジス
タにそのスイッチング動作を与える。この電界効果トラ
ンジスタのスイッチング動作により、出力回路が前記情
報に対応した出力信号を出力すべく制御を受ける。この
ため、前記電荷量の変化に基づく微小な電位差を直接的
に所定の情報信号に増幅する必要がないことから、従来
のようなダミーセルを用いることなく、メモリセルに格
納された情報すなわち強誘電体キャパシタに格納された
情報を確実に読み出すことができる。

【００１３】従って、本発明によれば、前記電界効果ト
ランジスタおよび出力回路を各メモリセル毎に設けるこ
となく、前記信号線毎に複数のメモリセルを設け、この
信号線毎に前記電界効果トランジスタおよび出力回路を
設けることができることから、コンパクト化を損なうこ
となく耐久性に優れた強誘電体メモリが提供される。

【００１４】

【発明の実施の形態】以下、本発明を図示の実施の形態
について詳細に説明する。 〈具体例１〉図１は、本発明に係る強誘電体メモリの具
体例１の一部を示す回路図である。本発明に係る強誘電
体メモリ１０は、マトリクス状に配置された多数のメモ
リセル１１を備える。各メモリセル１１は、複数のワー
ド線（ＷＬｎ：ｎ＝１，…）１２と該ワード線に直角に
配置された複数のビット線（ＢＬ）１３（図１には、１
本のビット線１３のみが示されている。）とで構成され
た網の目状の配線の各交点に配置されている。

【００１５】各メモリセル１１は、１つの例えばｎ型Ｍ
ＯＳトランジスタからなる選択トランジスタ１４と、１
つの強誘電体キャパシタ１５とからなる。強誘電体キャ
パシタ１５は、従来よく知られているように、一対の電
極１５ａと、両電極間に配置された強誘電体１５ｂとか
らなり、所定の静電容量Ｃfを有する。強誘電体１５ｂ
は、両電極１５ａ間に抗電圧値を越える電圧の印加を受
けると、その電圧の極性、すなわち、その印加方向に応
じた方向に自発分極を生じる。この自発分極により、従
来よく知られているように、強誘電体キャパシタ１５は
その分極方向を２値情報として格納することができる。

【００１６】強誘電体キャパシタ１５は、そのメモリセ
ル１１に対応するビット線（ＢＬ）１３と、該ビット線
に対応してこれと平行に配置されたプレート線（ＰＬ）
１６との間に、選択トランジスタ１４を介して断続可能
に接続されている。図示の例では、一方の電極１５ａ
が、選択トランジスタ１４を経て、ビット線１３に断続
可能に接続されている。また、他方の電極１５ａは、直
接的にプレート線１６に接続されている。選択トランジ
スタ１４のゲートは、メモリセル１１に対応するワード
線１２に接続されており、該ワード線への選択信号の送
出により、該ワード線が例えば５Ｖの高電位になったと
き、該ワード線にゲートが接続された選択トランジスタ
１４は、これに対応する強誘電体キャパシタ１５をビッ
ト線１３に導通させる。これにより、強誘電体キャパシ
タ１５は、一対の信号線であるビット線１３およびプレ
ート線１６間に接続される。

【００１７】プレート線１６は、例えばｐ型ＭＯＳトラ
ンジスタからなるスイッチング素子１７を経て、後述す
るメモリセル１１への情報の書き込みあるいはこれから
の情報の読み出しのためのクロックパルス源１８に接続
可能である。スイッチング素子１７は、前記した読み出
し動作時以外の常時、プレート線１６を前記クロックパ
ルス源１８に接続し、前記した読み出し動作時のみ、プ
レート線１６を前記クロックパルス源から遮断すること
により、該プレート線を浮遊状態におく。この浮遊状態
では、プレート線１６は、所定の静電容量Ｃplを有す
る。

【００１８】スイッチング素子１７として、ｎ型ＭＯＳ
トランジスタ等の種々のスイッチング素子を用いること
ができる。スイッチング素子にＭＯＳトランジスタを利
用する場合、前記したとおり、スイッチング素子１７
は、読み出し動作時のみ、プレート線１６を前記クロッ
クパルス源から遮断し、通常は両者を接続状態におくこ
とから、省電力化の点で、ノーマリオンタイプであるデ
プレション型ＭＯＳトランジスタを用いることが望まし
い。

【００１９】メモリセル１１への書き込み動作に先立っ
て、スイッチング素子１７を経てクロックパルス源１８
に接続されたプレート線１６は、例えば０Ｖの低電位に
おかれる。また、各ビット線１３およびワード線１２も
０Ｖの低電位におかれる。

【００２０】メモリセル１１に例えば「１」情報を書き
込むとき、情報を書き込むべきメモリセル１１に対応す
るワード線１２に、選択信号として、選択トランジスタ
１４の閾値を越える例えば５Ｖの高電位が与えられる
と、この選択トランジスタ１４の導通により、該選択ト
ランジスタを経てこれに接続された強誘電体キャパシタ
１５がビット線１３に接続される。その後、選択された
メモリセル１１に対応するビット線１３に強誘電体１５
ｂの抗電圧を越え、強誘電体キャパシタ１５の分極を反
転させるに十分な大きさの書き込み電圧が印加される。
この電圧の印加により、選択されたメモリセル１１の強
誘電体キャパシタ１５がビット線１３およびプレート線
１６間で所定の書き込み電圧を印加されることから、一
方向に自発分極を生じ、その結果、強誘電体キャパシタ
１５に「１」情報が書き込まれる。

【００２１】他方、メモリセル１１への「０」情報の書
き込みでは、選択されたメモリセル１１に対応するビッ
ト線１３が０Ｖにおかれた状態で、クロックパルス源１
８からプレート線１６に所定の書き込み電圧を有するパ
ルスが印加され、これにより強誘電体キャパシタ１５が
逆方向に自発分極を生じる。その結果、強誘電体キャパ
シタ１５に「０」情報が書き込まれる。

【００２２】各メモリセル１１の強誘電体キャパシタ１
５に書き込まれたこれらの情報を読み出すために、各プ
レート線１６には、出力部（１９および２０）が設けら
れている。この出力部は、プレート線１６に接続された
読み出し用電界効果トランジスタ１９と、該電界効果ト
ランジスタに関連して設けられ、この電界効果トランジ
スタ１９のスイッチング動作により出力の制御を受ける
出力回路２０とを備える。

【００２３】出力回路２０は、第１および第２の入力端
を有する例えば差動増幅器からなるセンスアンプ２１を
備える。センスアンプ２１の第１の入力端には、スイッ
チング動作を行う電界効果トランジスタ１９を経て、第
１の電位線２２に接続されている。電位線２２には、望
ましくは前記抗電圧値よりも低い所定の電圧値を有する
高電位パルスが印加される。また、センスアンプ２１の
第２の入力端には、前記高電位パルスよりも低い電圧値
を有する基準電位を与える第２の電位源２３が接続され
ている。

【００２４】センスアンプ２１は、選択されたメモリセ
ル１１からの情報の読み出し動作時、電界効果トランジ
スタ１９の導通により、電位線２２の高電位が入力され
たとき、その出力端から例えば「１」となる高電位信号
を出力し、また電界効果トランジスタ１９の遮断状態で
は、前記出力端から例えば「０」となる低電位信号を出
力する。

【００２５】センスアンプ２１の前記第１の入力端に関
連して設けられた電界効果トランジスタ１９は、図示の
例ではソースが電位線２２の側に接続され、そのドレイ
ンがセンスアンプ２１の前記第１の入力端側に接続され
たｎ型ＭＯＳトランジスタからなり、そのゲートがプレ
ート線１６に接続されている。その結果、電界効果トラ
ンジスタ１９の所定の静電容量Ｃoxを有するゲート静電
容量は、強誘電体キャパシタ１５と相互に直列接続され
ている。

【００２６】メモリセル１１の読み出し動作を示すタイ
ミングチャートが図２に示されている。図２のタイミン
グチャートに示されているように、読み出し動作に先立
って、スイッチング素子１７はプレート線（ＰＬ）１６
をクロックパルス源１８への接続状態におく。ビット線
（ＢＬ）１３、ワード線（ＷＬ）１２、プレート線（Ｐ
Ｌ）１６および電位線（ＤＬ）２２は、低電位である０
Ｖの電位に保持されている。

【００２７】読み出し動作では、先ず、スイッチング素
子１７がプレート線（ＰＬ）１６をクロックパルス源１
８から遮断し、これによりプレート線１６が浮遊状態に
おかれる。プレート線（ＰＬ）１６が浮遊状態におかれ
た状態で、電位線（ＤＬ）２２が前記した高電位パルス
により、高電位状態におかれると、続いて、読み出すべ
きメモリセル１１に対応するワード線（ＷＬ）１２が高
電位状態におかれることにより、対応する選択トランジ
スタ１４の導通により、これに対応する強誘電体キャパ
シタ１５がビット線（ＢＬ）１３に接続される。

【００２８】この強誘電体キャパシタ１５がビット線
（ＢＬ）１３に接続された状態で、選択されたビット線
（ＢＬ）１３に読み出しのための高電位パルスが印加さ
れる。

【００２９】前記したビット線（ＢＬ）１３への読み出
しパルスの印加により、選択されたメモリセル１１の強
誘電体キャパシタ１５が接続されかつ浮遊状態におかれ
たプレート線１６には、強誘電体キャパシタ１５に格納
された情報すなわち分極方向に応じた電荷が放出され
る。

【００３０】すなわち、前記した読み出しパルスと逆方
向に分極されていたとき、強誘電体キャパシタ１５は分
極方向が反転することから、前記した読み出しパルスと
同一方向に分極されていた場合に比較して、多量の電荷
を放出することとなる。

【００３１】強誘電体キャパシタ１５および電界効果ト
ランジスタ１９を含む図３の等価回路図から明らかなよ
うに、前記電荷の放出による影響を受ける電界効果トラ
ンジスタ１９のゲート静電容量の分圧Ｖoxは、次式 Ｖox ＝Ｃf・Ｖbl／(Ｃf+Ｃox＋Ｃpl) ……（１） で関係付けられる。ここで、Ｖblは、ビット線１３の電
圧である。

【００３２】式（１）は次式 Ｖox ＝Ｖbl ／｛１＋(Ｃox／Ｃf＋Ｃpl／Ｃf)｝ ……（２） で示される。式（２）は、強誘電体キャパシタ１５の静
電容量Ｃfでの分極の反転が生じた場合、この反転が生
じなかった場合に比較して、より大きなゲート静電容量
の分圧Ｖoxが得られることを意味する。

【００３３】従って、電界効果トランジスタ１９の閾値
を適正に選択することにより、強誘電体キャパシタ１５
の分極の反転時にのみ、電界効果トランジスタ１９を導
通させ、電位線２２の高電位をセンスアンプ２１の前記
一方の入力端に入力させることができる。これにより、
センスアンプ２１は、読み出し動作時に、その出力端か
ら例えば「１」信号を出力する。

【００３４】他方、読み出し動作時に、電界効果トラン
ジスタ１９が遮断状態におかれると、センスアンプ２１
の前記一方の入力端に高電位が付加されることはなく、
センスアンプ２１はその出力端から例えば「０」信号を
出力する。

【００３５】図４は、電界効果トランジスタ１９の読み
出し動作時の分圧Ｖoxの変化を示すシミュレーション結
果である。このシミュレーションでは、計算の簡素化の
ために、プレート線１６の浮遊静電容量Ｃplが仮定的に
０とされている。強誘電体キャパシタ１５の強誘電体１
５ｂについて、その残留分極Ｐr＝７．０μｍＣ／c
m^２、抗電界Ｅc＝５０ＫＶ／cm、比誘電率ε＝２５０、
膜厚ｔ＝０．３μｍであり、電界効果トランジスタ１９
のゲート酸化膜の膜厚は１０ｎｍであり、さらに電界効
果トランジスタ１９のゲート静電容量面積／強誘電体キ
ャパシタ１５の静電容量面積比は、１の各値が採用され
た。

【００３６】図４のグラフの横軸は、ビット線１３の電
圧Ｖbl（Ｖ）を示し、またその縦軸は電界効果トランジ
スタ１９のゲート電圧Ｖox（Ｖ）を示す。図４のグラフ
に示された特性線２４は、読み出し時に、５Ｖの電圧を
有する読み出しパルスがビット線１３に印加されたと
き、該当するセルの強誘電体キャパシタ１５に分極の反
転が生じたときの電界効果トランジスタ１９のゲート電
圧Ｖoxの変化を示す特性線である。他方、特性線２５
は、強誘電体キャパシタ１５に分極の反転が生じなかっ
たときの電界効果トランジスタ１９のゲート電圧Ｖoxの
変化を示す。

【００３７】図４の特性線２４によれば、強誘電体キャ
パシタ１５の分極反転により、約３．５Ｖの最大ゲート
電圧が得られる。他方、特性線２５によれば、強誘電体
キャパシタ１５の分極の非反転では、約２．８Ｖの最大
ゲート電圧が得られる。従って、電界効果トランジスタ
１９の閾値を例えば両最大ゲート電圧値の中間値に設定
することにより、強誘電体キャパシタ１５の分極反転時
にのみ確実に電界効果トランジスタ１９を導通させ、こ
れにより、メモリセル１１からの情報読み出し時に、強
誘電体キャパシタ１５の分極に対応する情報信号をセン
スアンプ２１から出力させることができる。

【００３８】前記した強誘電体キャパシタ１５および電
界効果トランジスタ１９の各値は、例示に過ぎず、前記
した強誘電体キャパシタ１５の分極の反転、非反転を検
出すべく、強誘電体キャパシタ１５および電界効果トラ
ンジスタ１９の各値を適宜設定することができる。

【００３９】前記した情報の読み出し時、強誘電体キャ
パシタ１５の分極に反転が生じると、データの破壊が生
じるが、このデータの破壊が生じた強誘電体キャパシタ
１５には、従来よく知られているように、プレート線１
６を経たクロックパルス源１８からの書き込みパルスに
より、情報の再書き込みが行われる。

【００４０】本発明に係る前記強誘電体メモリ１０によ
れば、前記したように、強誘電体キャパシタ１５の分極
の反転、非反転に基づく該強誘電体キャパシタの放出電
荷量の差により、電界効果トランジスタ１９のスイッチ
ング動作を制御することができ、この電界効果トランジ
スタ１９のスイッチング動作の制御により、電位線２２
の電位のセンスアンプ２１への入力を制御することがで
きることから、センスアンプ２１からの情報信号の出力
を制御することができる。

【００４１】従って、従来のように強誘電体キャパシタ
１５の分極の反転、非反転に基づく該強誘電体キャパシ
タの放出電荷量の差を直接的に検出するためのダミーセ
ルを用いることなく、このことから、従来のダミーセル
の耐久性の劣化問題を生じることなく、メモリセル１１
の情報を確実に読み出すことができる。また、出力回路
２０を各メモリセル１１毎に設けることなく、それぞれ
に複数のメモリセル１１が設けられた各ビット線１３毎
に電界効果トランジスタ１９および出力回路２０を設け
ることができることから、従来の常誘電体キャパシタを
備えるＤＲＡＭと同等な集積度を有する強誘電体メモリ
１０を得ることが可能となる。

【００４２】前記した具体例１では、図４に示した特性
線２４および２５で得られる各最大ゲート電圧の差に基
づき電界効果トランジスタ１９の閾値を設定する例を示
した。これに対し、図４に示された各特性線２４および
２５がヒステリシス特性を描くことに着目し、ビット線
１３の電圧が零になったときの電界効果トランジスタ１
９のゲート電位差により、強誘電体キャパシタ１５の分
極の反転、非反転を読み出すことができる。

【００４３】図４に示すように、強誘電体キャパシタ１
５の分極の非反転時の特性線２５では、ビット線１３の
電圧が零に戻ったとき、電界効果トランジスタ１９のゲ
ート電圧もほぼ零になる。これに対し、強誘電体キャパ
シタ１５の分極の反転時の特性線２４では、ビット線１
３の電圧が零に戻ったとき、電界効果トランジスタ１９
のゲート電圧は例えば０．３Ｖのような正の残留電圧に
維持される。従って、このときのゲート電圧差に基づき
電界効果トランジスタ１９の閾値を設定することができ
る。

【００４４】図５に示すタイミングチャートは、前記し
た残留電圧を利用して強誘電体キャパシタ１５のデータ
を読み出す方法を示す。図５に示されたタイミングチャ
ートによれば、図２のタイミングチャートに示した例に
おけると同様に、読み出し動作に先立って、スイッチン
グ素子１７はプレート線（ＰＬ）１６をクロックパルス
源１８への接続状態におく。ビット線（ＢＬ）１３、ワ
ード線（ＷＬ）１２、プレート線（ＰＬ）１６および電
位線（ＤＬ）２２は、低電位である０Ｖの電位に保持さ
れている。

【００４５】読み出し動作では、先ず、スイッチング素
子１７がプレート線（ＰＬ）１６をクロックパルス源１
８から遮断し、これによりプレート線１６が浮遊状態に
おかれる。プレート線（ＰＬ）１６が浮遊状態におかれ
た状態で、読み出すべきメモリセル１１に対応するワー
ド線（ＷＬ）１２が高電位状態におかれ、対応する選択
トランジスタ１４の導通により、これに対応する強誘電
体キャパシタ１５がビット線（ＢＬ）１３に接続され
る。

【００４６】この強誘電体キャパシタ１５がビット線
（ＢＬ）１３に接続された状態で、選択されたビット線
（ＢＬ）１３に読み出しのための高電位パルスが印加さ
れる。

【００４７】ビット線１３へのパルスの印加後、ビット
線１３の電位が０に戻るが、前記したとおり、読み出し
パルスにより強誘電体キャパシタ１５の分極が反転した
とき、電界効果トランジスタ１９のゲートに作用する残
留電圧により、電界効果トランジスタ１９が導通状態に
おかれる。他方、強誘電体キャパシタ１５に分極の反転
が生じないとき、電界効果トランジスタ１９のゲートに
は零の電圧が作用するのみであり、該電界効果トランジ
スタは遮断状態におかれる。

【００４８】従って、このとき電位線（ＤＬ）２２に所
望の電圧パルスを印加し、このパルス電圧のセンスアン
プ２１への印加を電界効果トランジスタ１９の前記した
スイッチング作用により制御することができ、これによ
り、センスアンプ２１から読取り情報を出力することが
できる。

【００４９】図５に示したタイミングチャートによれ
ば、読み出し時に、電界効果トランジスタ１９の断続状
態がビット線１３の電位が零になった後も保存的に維持
されることから、読み出し時間Ｔは、電位線（ＤＬ）２
２に印加される前記電圧パルスのパルス幅に依存させる
ことが可能となる。従って、読み出し時間Ｔは、電位線
２２に印加されるパルス電圧のパルス幅の設定により、
比較的容易に広範囲の範囲で自由に設定することができ
ることから、図２に示したタイミングチャートの例に比
較して、より大きな読み出しマージンを確保することが
できる。

【００５０】〈具体例２〉図６は、本発明に係る強誘電
体メモリの具体例２を示す。図６に示す強誘電体メモリ
１０では、複数のメモリセル１１が一対の信号線である
ビット線１３およびプレート線１６間に相互に直列的に
挿入されている。

【００５１】各メモリセル１１の強誘電体キャパシタ１
５は、相互に直列的に一対のビット線１３およびプレー
ト線１６間に接続されており、各強誘電体キャパシタ１
５には、それぞれに並列的に選択トランジスタ１４が接
続されている。各選択トランジスタ１４は、例えばｎ型
ＭＯＳトランジスタからなり、それぞれのゲートは、対
応するワード線１２に接続されている。選択トランジス
タ１４は、その導通により、対応する強誘電体キャパシ
タ１５の両電極１５ａを短絡させるバイパス路として機
能する。そのため、選択トランジスタ１４の導通状態で
は、対応する各強誘電体キャパシタ１５は、実質的にキ
ャパシタとして機能することはない。

【００５２】プレート線１６、スイッチング素子１７お
よびクロックパルス源１８、さらにはプレート線１６に
設けられる電界効果トランジスタ１９および出力回路２
０は、基本的に、具体例１におけると同様な構成および
作用を有する。

【００５３】具体例２の強誘電体メモリ１０では、その
書き込み動作に先立って、全てのワード線１２が選択ト
ランジスタ１４の閾値よりも高い例えば５Ｖの電位に保
持されることにより、一対の信号線１３および１６間に
ある選択トランジスタ１４が導通状態におかれる。また
スイッチング素子１７が具体例１におけると同様な導通
状態におかれる。さらに、ビット線１３、プレート線１
６、電位線２２は、例えば０Ｖの低電位におかれる。

【００５４】選択すべきメモリセル１１の選択トランジ
スタ１４に対応するワード線１２のみが、選択的に閾値
電圧以下の例えば０Ｖの低電位におかれると、対応する
選択トランジスタ１４が遮断状態におかれる。このこと
から、選択されたメモリセル１１の強誘電体キャパシタ
１５のみが、有効なキャパシタとして、一対の信号線１
３および１６間に実質的に接続される。この選択トラン
ジスタ１４のそれ自体の遮断動作により、該トランジス
タに対応する強誘電体キャパシタ１５のみが有効なキャ
パシタとして機能する。

【００５５】従って、この状態で、前記したと同様に、
ビット線１３を経て強誘電体キャパシタ１５に抗電圧を
越える所定の書き込み電圧を印加することにより、選択
されたメモリセル１１の強誘電体キャパシタ１５に例え
ば「１」情報を書き込むことができる。また、プレート
線１６を経て強誘電体キャパシタ１５に抗電圧を越える
所定の書き込み電圧を印加することにより、選択された
メモリセル１１の強誘電体キャパシタ１５に例えば
「０」情報を書き込むことができる。

【００５６】図７は、具体例２における強誘電体メモリ
１０の読み出しタイミングチャートを示す。図７のタイ
ミングチャートによれば、その読み出し動作に先立っ
て、スイッチング素子１７は導通状態におかれる。ま
た、全てのワード線（ＷＬ）１２は高電位に保持され、
これにより対応する選択トランジスタ１４は、導通状態
におかれることから、各メモリセル１１の強誘電体キャ
パシタ１５は、バイパス路として機能する各選択トラン
ジスタ１４により、短絡状態におかれている。さらに、
ビット線（ＢＬ）１３、プレート線（ＰＬ）１６および
電位線（ＤＬ）２２は、０Ｖの低電位に保持される。

【００５７】読み出し動作では、先ず、スイッチング素
子１７がプレート線（ＰＬ）１６をクロックパルス源１
８から遮断し、これによりプレート線１６が浮遊状態に
おかれる。続いて、電位線２２が所定の高電位状態にお
かれる。

【００５８】その後、読み出すべきメモリセル１１に対
応するワード線１２が選択的に低電位におかれ、これに
より選択されたメモリセル１１の強誘電体キャパシタ１
５のみが、ビット線１３およびプレート線１６間に、実
質的にかつ選択的に接続されることとなる。

【００５９】選択されたメモリセル１１の強誘電体キャ
パシタ１５がビット線１３および１６間に実質的に接続
され、他の強誘電体キャパシタ１５は対応する選択トラ
ンジスタ１４のバイパス機能により、両電極１５ａが等
電位に保持されることから、キャパシタとして機能する
ことはない。

【００６０】従って、この状態で、前記したと同様な読
み出しパルスがビット線（ＢＬ）１３に印加されると、
図４に示した特性線２４および２５で得られる各最大ゲ
ート電圧の差に基づき、具体例１に沿って説明したと同
様な選択されたメモリセル１１の強誘電体キャパシタ１
５の分極方向に応じて、電界効果トランジスタ１９をス
イッチング動作させることができる。これにより、読み
出し動作時、センスアンプ２１から選択されたメモリセ
ル１１の強誘電体キャパシタ１５に格納された情報信号
に対応した出力信号を出力させることができる。

【００６１】具体例２の強誘電体メモリ１０では、情報
を分極方向として格納する各強誘電体キャパシタ１５の
両電極１５ａは、各選択トランジスタ１４のバイパス機
能により、等電位に保持されることから、不慮の電位差
がビット線１３およびプレート線１６間に作用しても、
この不慮の電位差によるデータの書き換えあるいは破壊
が生じることを防止することができ、これによりデータ
の保持特性の向上が期待される。

【００６２】図８は、具体例２の強誘電体メモリ１０に
おける具体例１で説明したと同様な図４に示した残留電
圧を利用して強誘電体キャパシタ１５のデータを読み出
す方法を示す。

【００６３】図８に示されたタイミングチャートによれ
ば、図２のタイミングチャートに示した例におけると同
様に、読み出し動作に先立って、スイッチング素子１７
はプレート線（ＰＬ）１６をクロックパルス源１８への
接続状態におく。ワード線（ＷＬ）１２は、高電位に保
持される。これにより、各選択トランジスタ１４は、対
応する強誘電体キャパシタ１５のバイパス路として機能
すべく保持される。また、ビット線（ＢＬ）１３、プレ
ート線（ＰＬ）１６および電位線（ＤＬ）２２は、低電
位である０Ｖの電位に保持されている。

【００６４】読み出し動作では、先ず、スイッチング素
子１７がプレート線（ＰＬ）１６をクロックパルス源１
８から遮断し、これによりプレート線１６が浮遊状態に
おかれる。プレート線（ＰＬ）１６が浮遊状態におかれ
た状態で、読み出すべきメモリセル１１に対応するワー
ド線（ＷＬ）１２が低電位状態におかれ、対応する選択
トランジスタ１４の遮断により、これに対応する強誘電
体キャパシタ１５のみが実質的にビット線（ＢＬ）１３
に接続される。

【００６５】この選択された強誘電体キャパシタ１５が
ビット線（ＢＬ）１３に接続された状態で、選択された
ビット線（ＢＬ）１３に読み出しのための高電位パルス
が印加される。

【００６６】ビット線１３へのパルスの印加後、ビット
線１３の電位が０に戻るが、前記したとおり、読み出し
パルスにより強誘電体キャパシタ１５の分極が反転した
とき、電界効果トランジスタ１９のゲートに作用する残
留電圧により、電界効果トランジスタ１９が導通状態に
おかれる。他方、強誘電体キャパシタ１５に分極の反転
が生じないとき、電界効果トランジスタ１９のゲートに
は零の電圧が作用するのみであり、該電界効果トランジ
スタは遮断状態におかれる。

【００６７】従って、このとき電位線（ＤＬ）２２に所
望の電圧パルスを印加し、このパルス電圧のセンスアン
プ２１への印加を電界効果トランジスタ１９の前記した
スイッチング作用により制御することができ、これによ
り、読み出し動作時、メモリセル１１からの読み出し情
報をセンスアンプ２１から出力することができる。

【００６８】図８に示したタイミングチャートによれ
ば、図５に示した例におけると同様に、読み出し時間Ｔ
は、電位線２２に印加されるパルス電圧のパルス幅の設
定により、比較的容易に広範囲の範囲で自由に設定する
ことができることから、図７に示したタイミングチャー
トの例に比較して、より大きな読み出しマージンを確保
することができる。

【００６９】前記したところでは、電界効果トランジス
タ１９がＭＯＳトランジスタからなる例を示したが、電
界効果トランジスタ１９として、例えばＭＩＳトランジ
スタのような他のタイプの電界効果トランジスタ１９を
採用することができる。また、電界効果トランジスタ１
９を一方の信号線であるプレート線１６に関連して設け
た例について説明したが、読み出し動作時における強誘
電体キャパシタ１５の分極の反転、非反転によるビット
線１３上への放出電荷量の差に基づいて電界効果トラン
ジスタ１９をスイッチング動作させるべく、この電界効
果トランジスタ１９を他方の信号線であるビット線１３
に関連して設けることができる。

【００７０】

【発明の効果】本願発明によれば、前記したように、メ
モリセルの強誘電体キャパシタの放出電荷量の変化に基
づく微小な電位差を直接的に所定の情報信号に増幅する
ことなく、前記放出電荷量に応じた電位でスイッチング
動作をする電界効果トランジスタを設け、該トランジス
タのスイッチング作用により出力回路から所定の情報信
号として出力させることができ、これにより、従来のよ
うなダミーセルを用いることなく、メモリセルに格納さ
れた情報を確実に読み出すことができる。

【００７１】従って、本発明によれば、前記電界効果ト
ランジスタおよび出力回路を各メモリセル毎に設けるこ
となく、複数のメモリセル毎に前記電界効果トランジス
タおよび出力回路を設けることができることから、コン
パクト化を損なうことなく耐久性に優れた強誘電体メモ
リを得ることができる。

【図面の簡単な説明】

【図１】本発明に係る強誘電体メモリの具体例１を示す
回路図である。

【図２】具体例１の強誘電体メモリの読み出し動作を示
すタイミングチャートである。

【図３】本発明に係る強誘電体キャパシタ、信号線およ
び電界効果トランジスタの容量の等価回路図である。

【図４】具体例１の読み出し動作における電界効果トラ
ンジスタのゲート電圧の変化を示すグラフである。

【図５】具体例１の強誘電体メモリの他の読み出し動作
を示すタイミングチャートである。

【図６】本発明に係る強誘電体メモリの具体例２を示す
回路図である。

【図７】具体例２の強誘電体メモリの読み出し動作を示
すタイミングチャートである。

【図８】具体例２の強誘電体メモリの他の読み出し動作
を示すタイミングチャートである。

【符号の説明】

１０ 強誘電体メモリ １１ メモリセル １２ ワード線 １３ （信号線）ビット線 １４ 選択トランジスタ １５ 強誘電体キャパシタ １５ａ 電極 １５ｂ 強誘電体 １６ （信号線）プレート線 １７ スイッチング素子 １８ クロックパルス源 １９ 電界効果トランジスタ ２０ 出力回路 ２１ センスアンプ ２２ （第１の電位）電位線 ２３ （第２の電位）電位源

Claims (6)

【特許請求の範囲】
1. 【請求項１】 それぞれに信号線が接続される一対の電
   極および該両電極間の強誘電体からなる強誘電体キャパ
   シタを備え前記強誘電体の分極方向を２値情報として格
   納するメモリセルと、該メモリセルに格納された前記情
   報を読み取るために前記両信号線を経て所定の読み出し
   電圧が前記キャパシタに印加されたとき前記分極の方向
   に応じて変化するいずれか一方の前記信号線の電荷量の
   変化に対応した情報信号を出力すべく動作する出力部と
   を含む強誘電体メモリであって、前記出力部は、前記電
   荷量の変化に対応したスイッチング動作をなすべく前記
   キャパシタと直列的に接続されるように前記信号線に接
   続されたゲート静電容量を備える電界効果トランジスタ
   と、該電界トランジスタのスイッチング動作に応じて前
   記情報に対応した信号を出力する出力回路とを備える強
   誘電体メモリ。
2. 【請求項２】 前記出力回路は、前記電界効果トランジ
   スタのスイッチング動作により第１の電位の印加の制御
   を受ける第１の入力端と、第２の電位の印加を受ける第
   ２の入力端と、前記第１および第２の入力端に印加され
   る両電位差に応じた出力信号を出力するセンスアンプを
   備える請求項１記載の強誘電体メモリ。
3. 【請求項３】 前記メモリセルは、前記キャパシタの前
   記信号線への接続を断続すべく前記キャパシタに直列的
   に挿入される選択トランジスタを備える請求項１記載の
   強誘電体メモリ。
4. 【請求項４】 前記両信号線間には、複数のメモリセル
   が相互に並列的に挿入されている請求項３記載の強誘電
   体メモリ。
5. 【請求項５】 前記両信号線間には、複数の前記キャパ
   シタが相互に直列的に接続されており、該各強誘電体キ
   ャパシタには、断続可能のバイパス路を構成すべく選択
   トランジスタが並列的に接続されている請求項１記載の
   強誘電体メモリ。
6. 【請求項６】 前記電界効果トランジスタが接続された
   前記信号線には、該信号線を信号源に接続し、また前記
   信号線を浮遊状態に置くためのスイッチング素子が設け
   られている請求項１記載の強誘電体メモリ。