TWI396200B

TWI396200B - 非揮發性儲存裝置及操作非揮發性儲存器之方法

Info

Publication number: TWI396200B
Application number: TW097134259A
Authority: TW
Inventors: Toru Miwa
Original assignee: Sandisk Technologies Inc
Priority date: 2007-09-14
Filing date: 2008-09-05
Publication date: 2013-05-11
Also published as: US20090073767A1; EP2186096B1; KR101554940B1; WO2009035862A1; US7672163B2; TW200931423A; EP2186096A4; CN101802925B; CN101802925A; EP2186096A1; KR20100085037A; JP5178838B2; JP2010539629A

Description

非揮發性儲存裝置及操作非揮發性儲存器之方法

本發明係關於用於非揮發性儲存器之技術。

在各種電子器件中使用半導體記憶體已變得更風行。舉例而言，非揮發性半導體記憶體用於蜂巢式電話、數位相機、個人數位助理、行動計算器件、非行動計算器件及其他器件中。最風行之非揮發性半導體記憶體中包括電可擦除可程式化唯讀記憶體(EEPROM)及快閃記憶體。

EEPROM與快閃記憶體兩者利用一浮動閘極，該浮動閘極定位於半導體基板中之通道區域上方且與其絕緣。浮動閘極定位於源極區域與汲極區域之間。控制閘極提供於浮動閘極上方且與其絕緣。電晶體之臨限電壓受控於保留於浮動閘極上之電荷之量。亦即，在接通電晶體之前必須施加至控制閘極以准許電晶體之源極與汲極之間的傳導之電壓的最小量受浮動閘極上之電荷之含量的控制。因此，可藉由改變浮動閘極上之電荷之含量以便改變臨限電壓來程式化及/或擦除記憶體單元(其可包括一或多個電晶體)。

當程式化EEPROM或快閃記憶體器件(諸如，"反及"(NAND)快閃記憶體器件)時，通常將程式化電壓施加至控制閘極且將位元線接地。將來自通道之電子注入浮動閘極中。當電子在浮動閘極中累積時，浮動閘極變得帶負電荷且記憶體單元之臨限電壓升高使得記憶體單元處於程式化狀態中。可在題為"Source Side Self Boosting Technique For Non-Volatile Memory"之美國專利第6,859,397號及題為"Detecting Over Programmed Memory"之美國專利申請公開案第2005/0024939號中找到關於程式化之更多資訊，該兩個專利文獻之全文以引用之方式併入本文中。在許多器件中，以一系列脈衝來施加在程式化操作期間施加至控制閘極之程式化電壓，其中對於每一連續脈衝，將脈衝之量值增加預定步長尺寸。

每一記憶體單元可儲存資料(類比或數位)。當儲存一位元之數位資料(稱作二進位記憶體單元)時，將記憶體單元之可能臨限電壓劃分成經指派有邏輯資料"1"及"0"之兩個範圍。在一實例中，在擦除記憶體單元之後，臨限電壓為負且定義為邏輯"1"。在程式化之後，臨限電壓為正且定義為邏輯"0"。當臨限電壓為負且藉由將0伏特施加至控制閘極而嘗試讀取時，記憶體單元將接通以指示正儲存邏輯一。當臨限電壓為正且藉由將0伏特施加至控制閘極而嘗試讀取操作時，記憶體單元將不接通，此指示儲存了邏輯零。

記憶體單元亦可儲存多個位準之資訊(稱作多狀態記憶體單元)。在儲存多個位準之資料的狀況下，將可能臨限電壓之範圍劃分成資料位準之數目。舉例而言，若儲存四個位準之資訊，則將存在指派給資料值"11"、"10"、"01"及"00"之四個臨限電壓範圍。在一實例中，擦除操作之後之臨限電壓為負且定義為"11"。正臨限電壓用於"10"、"01"及"00"之狀態。若八個位準之資訊(或狀態)儲存於每一記憶體單元中(例如，對於三個位元之資料)，則將存在指派給資料值"000"、"001"、"010"、"011"、"100"、"101"、"110"及"111"之八個臨限電壓範圍。程式化至記憶體單元中之資料與記憶體單元之臨限電壓位準之間的特定關係視記憶體單元所採用之資料編碼方案而定。舉例而言，美國專利第6,222,762號及美國專利申請公開案第2004/0255090號描述了用於多狀態快閃記憶體單元之各種資料編碼方案，該兩個專利文獻之全文以引用的方式併入本文中。在一實施例中，使用格雷碼指派來將資料值指派給臨限電壓範圍，使得在浮動閘極之臨限電壓錯誤地移位至其相鄰實體狀態時，將僅影響一個位元。在一些實施例中,對於不同字線可改變資料編碼方案，可隨時間而改變資料編碼方案，或可使用於隨機字線之資料位元反向以減小資料樣式敏感性及甚至對記憶體單元之損耗。可使用不同編碼方案。

在許多非揮發性記憶體系統中，使用字線及位元線來存取個別記憶體單元。通常，字線與電壓驅動器之間存在一對一對應。舉例而言，一區塊中具有三十二個字線之系統將具有三十二個電壓驅動器，每一字線一個電壓驅動器。為了滿足較高容量儲存器件之要求，將系統設計為具有更多記憶體單元，且因此每一區塊更多字線。字線之增加需要電壓驅動器之數目之增加。然而，空間有限。

對於程式化及讀取操作，需要用於選定字線及相鄰字線集合之逐字線控制。剩餘字線將在用於未經選擇之字線之位準且不需要逐字線控制。本文中所描述之技術藉由使共同源極用於多個未經選擇之字線及使有限數目之可個別控制之源極用於需要逐字線控制之字線而提供減小數目之驅動器。

一實施例包括第一複數個非揮發性儲存元件；與第一組非揮發性儲存元件通信之第一組控制線；第一信號源；一組個別控制之信號源；與該第一組控制線、該組個別控制之信號源及該第一信號源通信之第一橋接電路；及與該第一橋接電路通信之控制電路。第一橋接電路將第一組控制線中之每一者個別地及選擇性地連接至第一信號源或該組個別控制之信號源中之一者。

一實施例包括第一複數個非揮發性儲存元件、與該第一複數個非揮發性儲存元件通信之第一組控制線、共同信號源、一組個別控制之信號源，及與該組控制線通信之管理電路。管理電路基於對用於資料存取操作之選定控制線的接近性而將第一組控制線中之每一控制線連接至共同信號源或該等個別控制之信號源中之一者。當基於對用於資料存取操作之選定控制線的接近性而將該組中之每一控制線連接至共同信號源或單獨信號源時，管理電路執行資料存取操作。

一實施例包括基於對用於資料存取操作之選定控制線的接近性而將第一組控制線中之每一控制線連接至第一共同信號源或複數個單獨信號源中之一單獨信號源，及在基於對用於資料存取操作之選定控制線的接近性而將該第一組控制線中之每一控制線連接至第一共同信號源或單獨信號源時，執行資料存取操作。該第一組控制線與非揮發性儲存器通信。

在一實例實施例中，第一組控制線為一組字線且該等字線經由解碼器、信號線及橋接電路而連接至第一共同信號源或該複數個單獨信號源中之一單獨信號源。在其他實施例中，控制線可為不同於字線之類型之控制線。

一實施例包括接收一資料存取操作之請求，確定選定之字線，確定待個別控制以用於資料存取操作之第一組字線，確定將不被個別控制以用於資料存取操作之第二組字線，及執行包括個別地控制該第一組字線及將共同信號提供至該第二組字線的資料存取操作。

一實施例包括接收一資料存取操作之請求，確定選定之字線，確定待個別控制以用於資料存取操作之第一組字線，確定將不被個別控制以用於資料存取操作之第二組字線，將該第一組字線中之每一者連接至可單獨控制之電壓信號，將該第二組字線中之每一者連接至單一電壓源；及在第一組字線連接至可單獨控制之電壓信號且第二組字線連接至該單一電壓源時執行資料存取操作。

快閃記憶體系統之一實例使用NAND結構，其包括夾在兩個選擇閘極之間串列配置多個電晶體。串列之電晶體及選擇閘極被稱作NAND串。圖1為展示一NAND串之俯視圖。圖2為其等效電路。圖1及圖2中所描繪之NAND串包括串列且夾在第一(或汲極側)選擇閘極120與第二(或源極側)選擇閘極122之間的四個電晶體100、102、104及106。選擇閘極120經由位元線接觸點126將NAND串連接至位元線。選擇閘極122將NAND串連接至源極線128。選擇閘極120藉由將適當電壓施加至選擇線SGD而得以控制。選擇閘極122藉由將適當電壓施加至選擇線SGS而得以控制。電晶體100、102、104及106中之每一者具有一控制閘極及一浮動閘極。舉例而言，電晶體100具有控制閘極100CG及浮動閘極100FG。電晶體102包括控制閘極102CG及浮動閘極102FG。電晶體104包括控制閘極104CG及浮動閘極104FG。電晶體106包括控制閘極106CG及浮動閘極106FG。控制閘極100CG連接至字線WL3，控制閘極102CG連接至字線WL2，控制閘極104CG連接至字線WL1，且控制閘極106CG連接至字線WL0。

注意，雖然圖1及圖2展示了NAND串中之四個記憶體單元，但僅作為一實例來提供四個記憶體單元之使用。NAND串可具有少於四個之記憶體單元或多於四個之記憶體單元。舉例而言，一些NAND串將包括八個記憶體單元、16個記憶體單元、32個記憶體單元、64個記憶體單元、128個記憶體單元等。本文中之論述不限於NAND串中任何特定數目之記憶體單元。

使用NAND結構之快閃記憶體系統之典型結構將包括若干個NAND串。每一NAND串藉由其受選擇線SGS控制之源極選擇閘極而連接至源極線且藉由其受選擇線SGD控制之汲極選擇閘極而連接至其相關聯之位元線。每一位元線及經由一位元線接觸點而連接至該位元線之各別NAND串包含記憶體單元陣列之行。位元線為多個NAND串所共用。通常，位元線在垂直於字線之方向中在NAND串之頂部延伸且連接至一或多個感測放大器。

NAND型快閃記憶體及其操作之相關實例提供於以下美國專利申請案(所有該等專利申請案皆以引用的方式併入本文中)中：美國專利第5,570,315號；美國專利第5,774,397號；美國專利第6,046,935號；美國專利第6,456,528號；及美國專利公開案第US2003/0002348號。

除NAND快閃記憶體之外，亦可使用其他類型之非揮發性儲存器件。舉例而言，亦自使用介電層以用於儲存電荷之記憶體單元來製造非揮發性記憶體器件。使用介電層代替較早所描述之導電浮動閘極元件。利用介電儲存元件之該等記憶體器件已由Eitan等人在"NROM：A Novel Localized Trapping,2-Bit Nonvolatile Memory Cell"(IEEE Electron Device Letters，2000年11月，第11期，第21卷’第543至545頁)中進行描述。ONO介電層在源極擴散與汲極擴散之間的通道上延伸。用於一個資料位元之電荷侷限於鄰近汲極之介電層中，且用於另一資料位元之電荷侷限於鄰近源極之介電層中。舉例而言，美國專利第5,768,192號及第6,011,725號揭示了具有夾在兩個二氧化矽層之間的收集介電質之非揮發性記憶體單元。藉由單獨地讀取介電質內之空間分離之電荷儲存區域的二進位狀態而實施多狀態資料儲存。亦可使用其他類型之非揮發性儲存器。

圖3說明具有用於並列讀取及程式化一頁(或其他單位)記憶體單元(例如，NAND多狀態快閃記憶體)之讀取/寫入電路的記憶體器件210。記憶體器件210可包括一或多個記憶體晶粒或晶片212。記憶體晶粒212包括記憶體單元陣列(兩維或三維)200、控制電路220，及讀取/寫入電路230A及230B。在一實施例中，在陣列之相對側上，以一對稱方式來實施藉由各種周邊電路對記憶體陣列200的存取，使得將每一側上之存取線及電路之密度減小一半。讀取/寫入電路230A及230B包括多個感測區塊300，其允許並列讀取或程式化一頁記憶體單元。記憶體陣列200可藉由字線經由列解碼器240A及240B及藉由位元線經由行解碼器242A及242B來定址。字線及位元線為控制線之實例。在典型實施例中,控制器244包括在與該或該等記憶體晶粒212相同之記憶體器件210(例如，可移除儲存卡或封裝)中。指令及資料經由線232傳送於主機與控制器244之間且經由線234傳送於控制器與該或該等記憶體晶粒212之間。

控制電路220與讀取/寫入電路230A及230B協作以對記憶體陣列200執行記憶體操作。控制電路220包括狀態機222、晶載位址解碼器224及功率控制模組226。狀態機222提供記憶體操作之晶片級控制。晶載位址解碼器224在由主機或記憶體控制器使用之位址與由解碼器240A、240B、242A及242B使用之硬體位址之間提供一位址介面。功率控制模組226控制在記憶體操作期間供應至字線及位元線之功率及電壓。在一實施例中，功率控制模組226包括可產生比電源電壓大之電壓的一或多個電荷泵。

在一實施例中，控制電路220、功率控制電路226、解碼器電路224、狀態機電路222、解碼器電路242A、解碼器電路242B、解碼器電路240A、解碼器電路240B、讀取/寫入電路230A、讀取/寫入電路230B及/或控制器244中之一者或任何組合可被稱作一或多個管理或控制電路。該或該等管理或控制電路執行本文中所描述之過程。

圖4描繪記憶體單元陣列200之例示性結構。在一實施例中,將記憶體單元陣列劃分成許多記憶體單元區塊(例如,區塊0-1023，或另一量)。如對於快閃EEPROM系統而言為共同的，區塊為擦除之單位。亦即，每一區塊含有經一起擦除之最小數目之記憶體單元。亦可使用其他擦除單位。

一區塊含有經由位元線(例如，位元線BL0-BL69,623)及字線(WL0、WL1、WL2、WL3)存取之一組NAND串。圖4展示串列連接以形成一NAND串之四個記憶體單元。雖然展示每一NAND串中包括四個單元，但可使用多於四個或少於四個之單元(例如，16、32、64、128或另一數目之記憶體單元可在一NAND串上)。NAND串之一端子經由汲極選擇閘極(連接至選擇閘極汲極線SGD)而連接至對應位元線,而另一端子經由源極選擇閘極(連接至選擇閘極源極線SGS)而連接至源極線。

通常將每一區塊劃分成許多頁。在一實施例中，一頁為一程式化之單位。亦可使用其他程式化單位。通常將一或多頁之資料儲存於一列記憶體單元中。舉例而言，可將一或多頁之資料儲存於連接至共同字線之記憶體單元中。一頁可儲存一或多個扇區。一扇區包括使用者資料及耗用資料(亦稱為系統資料)。耗用資料通常包括標頭資訊及自扇區之使用者資料計算得的誤差校正碼(ECC)。當正將資料程式化至陣列中時，控制器(或其他組件)計算ECC，且當自陣列正讀取資料時控制器亦檢查該ECC。或者，將ECC及/或其他耗用資料儲存於與其所屬之使用者資料不同的頁或甚至不同區塊中。使用者資料之一扇區通常為512個字組，此對應於磁碟驅動器中之扇區的大小。大量頁自8個頁(例如)直至32、64、128或更多頁中之任意頁形成一區塊。亦可使用不同大小之區塊、頁及扇區。

圖5為個別感測區塊300之方塊圖，感測區塊300經分割成一核心部分(稱作感測模組480)及一共同部分490。在一實施例中，將存在用於每一位元線之單獨感測模組480及用於一組多個感測模組480之一個共同部分490。在一實施例中，一感測區塊將包括一個共同部分490及八個感測模組480。成群之感測模組中之每一者將經由資料匯流排472而與相關聯之共同部分通信。可在美國專利申請公開案第2006/0140007號中找到一實例，該案之全文以引用的方式併入本文中。

感測模組480包含確定所連接之位元線中之傳導電流是高於還是低於預定位準的感測電路470。在一些實施例中，感測模組480包括一共同被稱作感測放大器之電路。感測模組480亦包括用於設定所連接之位元線上之電壓條件的位元線鎖存器482。舉例而言，位元線鎖存器482中所鎖存之預定狀態將導致所連接之位元線被拉向指定程式化抑制之狀態(例如，Vdd)。

共同部分490包含處理器492、一組資料鎖存器494及耦接於該組資料鎖存器494與資料匯流排420之間的I/O介面496。處理器492執行計算。舉例而言，處理器492之功能中之一者為確定儲存於所感測之記憶體單元中之資料且將所確定之資料儲存於該組資料鎖存器中。該組資料鎖存器494用於儲存在讀取操作期間由處理器492確定之資料位元。其亦用於儲存在程式化操作期間自資料匯流排420輸入之資料位元。所輸入之資料位元表示意欲程式化至記憶體中之寫入資料。I/O介面496在資料鎖存器494與資料匯流排420之間提供介面。

在讀取或感測期間，系統之操作在狀態機222之控制下,狀態機222控制(使用功率控制226)對經定址記憶體單元之不同控制閘極電壓的供應。因為步進穿過對應於由記憶體支援之各種記憶體狀態之各種預定控制閘極電壓，所以感測模組480可在此等電壓中之一者下跳閘且一輸出將自感測模組480經由匯流排472而提供至處理器492。此時，處理器492確定由於感測模組之跳閘事件而產生的所得記憶體狀態及關於自狀態機經由輸入線493而施加之控制閘極電壓的資訊。其接著計算用於記憶體狀態之二進位編碼且將所得資料位元儲存於資料鎖存器494中。在核心部分之另一實施例中，位元線鎖存器482提供雙重用途，不僅作為用於鎖存感測模組480之輸出之鎖存器而且作為如上所述之位元線鎖存器。

預期一些實施例將包括多個處理器492。在一實施例中，每一處理器492將包括一輸出線(圖5中未描繪)以便將輸出線中之每一者一起執行線或(wired-OR)。在一些實施例中，在將輸出線連接至"線或"線之前將輸出線反相。此組態使得能在程式化驗證過程期間快速確定完成程式化過程之時間，因為接收"線或"線之狀態機可確定經程式化之所有位元達到所要位準之時間。舉例而言，當每一位元已達到其所要位準時，用於該位元之邏輯零將被發送至"線或"線(或資料一被反相)。當所有位元輸出資料0(或經反相之資料一)時，接著狀態機知道終止程式化過程。在每一處理器與八個感測模組通信之實施例中，狀態機可能(在一些實施例中)需要讀取"線或"線八次，或將邏輯添加至處理器492以累積相關聯之位元線的結果，以使得狀態機僅需要讀取"線或"線一次。

資料鎖存器堆疊494含有對應於感測模組之資料鎖存器之堆疊。在一實施例中，存在每一感測模組480三個(或四個或另一數目個)資料鎖存器。在一實施例中，鎖存器係一位元一個。

在程式化或驗證期間，將待程式化之資料自資料匯流排420儲存於該組資料鎖存器494中。在驗證過程期間，處理器492相對於所要的記憶體狀態監視經驗證之記憶體狀態。當該兩個狀態一致時，處理器492設定位元線鎖存器482以便使位元線被拉向指定程式化抑制之狀態。此動作抑制耦接至位元線之記憶體單元進一步程式化，即使記憶體單元在其控制閘極上經受程式化脈衝亦如此。在其他實施例中，處理器最初載入位元線鎖存器482，且感測電路在驗證過程期間將其設定至抑制值。

在一些實施例中(但並非所需)，將資料鎖存器實施為移位暫存器，以便將儲存於其中之並列資料轉換成用於資料匯流排420之串列資料，且反之亦然。在一較佳實施例中,可將對應於m個記憶體單元之讀取/寫入區塊之所有資料鎖存器鏈接在一起以形成區塊移位暫存器，以便可藉由串列轉移來輸入或輸出一資料區塊。詳言之，調適讀取/寫入模組之組以使得其資料鎖存器之集合中之每一者將資料順序地移進或移出資料匯流排，如同其係用於該整個讀取/寫入區塊之移位暫存器之部分。

關於感測操作及感測放大器之額外資訊可在以下文獻中找到：(1)2004年3月25日出版的美國專利申請公開案第2004/0057287號"Non-Volatile Memory And Method With Reduced Source Line Bias Errors"；(2)2004年6月10日出版的美國專利申請公開案第2004/0109357號"Non-Volatile Memory And Method with Improved Sensing"；(3)美國專利申請公開案第20050169082號；(4)發明家Jian Chen之在2005年4月5日申請的題為"Compensating for Coupling During Read Operations of Non-Volatile Memory"之美國專利公開案第2006/0221692號；及(5)發明家Siu Lung Chan及Raul-Adrian Cernea之在2005年12月28日申請的題為"Reference Sense Amplifier For Non-Volatile Memory"之美國專利申請案第11/321,953號。此處上文列出的所有五個專利文獻之全文以引用的方式併入本文中。

在成功程式化過程(與驗證)結束時，適當地，記憶體單元之臨限電壓應在已程式化之記憶體單元之臨限電壓的一或多個分布內或在已擦除之記憶體單元之臨限電壓的一分布內。圖6說明當每一記憶體單元儲存三個位元之資料時記憶體單元陣列之實例臨限電壓分布(或資料狀態)。然而,其他實施例可使用每一記憶體單元多於三個或少於三個之位元之資料(例如，每一記憶體單元四個或四個以上位元之資料)。

在圖6之實例中，每一記憶體單元儲存三個位元之資料,因此，存在八個有效資料狀態S0-S7。在一實施例中,資料狀態S0低於0伏特且資料狀態S1-S7高於0伏特。在其他實施例中，所有八個資料狀態均高於0伏特，或可實施其他配置。在一實施例中，臨限電壓分布S0比分布S1-S7寬。

每一資料狀態對應於用於儲存於記憶體單元中之三個位元之唯一值。在一實施例中，S0=111，S1=110，S2=101，S3=100，S4=011，S5=010，S6=001且S7=000。亦可使用資料至狀態S0-S7之其他映射。在一實施例中，儲存於一記憶體單元中之資料之所有位元儲存於同一邏輯頁中。在其他實施例中，儲存於一記憶體單元中之資料之每一位元對應於不同邏輯頁。因此，儲存三個位元之資料之記憶體單元將包括第一頁、第二頁及第三頁中之資料。在一些實施例中，連接至同一字線之所有記憶體單元將資料儲存在相同的三個資料頁中。在一些實施例中，可將連接至一字線之記憶體單元分群成不同組之頁(例如，藉由奇數及偶數位元線，或藉由其他配置)。

在一些先前技術器件中，將記憶體單元擦除至狀態S0。可將記憶體單元自狀態S0程式化至狀態S1-S7中之任一者。在一實施例中，已知為全序列程式化，可將記憶體單元自擦除狀態S0直接程式化至程式化狀態S1-S7中之任一者。舉例而言，可首先擦除待程式化之記憶體單元的群體,以使得該群體中之所有記憶體單元處於擦除狀態S0中。當一些記憶體單元自狀態S0程式化至狀態S1時，其他記憶體單元自狀態S0程式化至狀態S2，自狀態S0程式化至狀態S3，自狀態S0程式化至狀態S4，自狀態S0程式化至狀態S5，自狀態S0程式化至狀態S6，且自狀態S0程式化至狀態S7。藉由圖6之七個彎曲箭頭圖形地描繪全序列程式化。

圖7A-圖7I揭示用於程式化非揮發性記憶體之三步驟過程。在第一步驟之前，將擦除記憶體單元以使得其處於狀態S0之擦除臨限分布中。圖7A至圖7I之過程假定每一記憶體單元儲存三個位元之資料，每一位元處於一不同頁中。資料之第一位元(最左之位元)與第一頁相關聯。中間位元與第二頁相關聯。最右之位元與第三頁相關聯。資料狀態與資料之相關性如下：S0=111，S1=110，S2=101’S3=100,S4=011，S5=010，S6=001且S7=000。然而，其他實施例可使用其他資料編碼方案。

當程式化第一頁時(如圖7A中所描述的)，若位元將為資料"1"，則記憶體單元將保持在狀態S0(臨限電壓分布502)中。若位元將為資料"0"，則將記憶體單元程式化至狀態S4(臨限電壓分布504)。在程式化鄰近記憶體單元之後，鄰近浮動閘極之間的電容耦合可使狀態S4加寬，如圖7B中所描繪的。狀態S0亦可加寬，但S0與S1之間存在足夠忽視該效應之裕度。關於鄰近浮動閘極之間的電容耦合之更多資訊可在美國專利第5,867,429號及美國專利第6,657,891號中找到，該兩個專利文獻之全文以引用的方式併入本文中。

當程式化第二頁時(見圖7C)，若記憶體單元處於狀態S0中且第二頁位元為資料"1"，則記憶體單元保持在狀態S0中。在一些實施例中，用於第二頁之程式化過程將使臨限電壓分布501變緊至新S0。若記憶體單元處於狀態S0中且待寫入第二頁之資料為"0"，則使記憶體單元移動至狀態S2(臨限電壓分布506)。狀態S2具有驗證點C*(最低電壓)。若記憶體單元處於狀態S4中且待寫入記憶體單元之資料為"1",則記憶體單元保留在S4中。然而，藉由對於狀態S4使記憶體單元自臨限電壓分布504移動至臨限電壓分布508而使狀態S4變緊，如圖7C中所描繪的。臨限電壓分布508具有驗證點E*(與臨限電壓分布504之E**相比)。若記憶體單元處於狀態S4中且待寫入第二頁之資料為"0"，則記憶體單元使其臨限電壓移動至具有驗證點G*之狀態S6(臨限電壓分布510)。

在程式化鄰近記憶體單元之後，狀態S2、S4及S6由於浮動閘極至浮動閘極耦合而加寬，如藉由圖7D之臨限電壓分布506、508及510所描繪。在一些狀況下，狀態S0亦可加寬。

圖7E、圖7F、圖7G及圖7H描繪第三頁之程式化。雖然可使用一個曲線圖來展示程式化，但出於可見性之原因而以四個曲線圖描繪該過程。在程式化第二頁之後，記憶體單元處於狀態S0、S2、S4或S6中。圖7E展示在狀態S0中正針對第三頁被程式化之記憶體單元。圖7F展示在狀態S2中正針對第三頁被程式化之記憶體單元。圖7G展示在狀態S4中正針對第三頁被程式化之記憶體單元。圖7H展示在狀態S6中正針對第三頁被程式化之記憶體單元。圖7I展示在對記憶體單元之群體執行(同時或串列地)圖7E、圖7F、圖7G及圖7H之過程之後的臨限電壓分布。

若記憶體單元處於狀態S0中且第三頁資料為"1"，則記憶體單元保留在狀態S0。若用於第三頁之資料為"0"，則記憶體單元之臨限電壓升高從而處於具有驗證點B之狀態S1中(見圖7E)。

若記憶體單元處於狀態S2中且待寫入第三頁中之資料為"1"，則記憶體單元將保留在狀態S2中(見圖7F)。然而，將執行某一程式化以使臨限分布506變緊至具有C伏特之驗證點之新狀態S2。若待寫入第三頁之資料為"0"，則記憶體單元將經程式化至具有D伏特之驗證點之狀態S3。

若記憶體單元處於狀態S4中且待寫入第三頁之資料為"1"，則記憶體單元將保留在狀態S4中(見圖7G)。然而，將執行某一程式化以便使臨限電壓分布508變緊至具有驗證點E之新狀態S4。若記憶體單元處於狀態S4中且待寫入第三頁之資料為"0"，則記憶體單元將使其臨限電壓升高從而處於具有驗證點F之狀態S5中。

若記憶體單元處於狀態S6中且待寫入第三頁之資料為"1"，則記憶體單元將保留在狀態S6中(見圖7H)。然而，將存在某一程式化以便使臨限電壓分布510變緊至具有G處之驗證點之新狀態S6。若第三頁資料為"0"，則記憶體單元將使其臨限電壓程式化至具有H處之驗證點之狀態S7。當第三頁之程式化完結時，記憶體單元將處於圖7I中所描繪之八個狀態中之一者中。

圖8描繪用於程式化一組記憶體單元之頁之次序的一實例。該表提供用於關於四個字線(WL0、WL1、WL2及WL3)之程式化之次序；然而，該表可經調適以適應多於四個或少於四個之字線。程式化連接至WL0之記憶體單元之第一頁，繼之程式化連接至WL1之記憶體單元之第一頁，繼之程式化連接至WL0之記憶體單元之第二頁，繼之程式化連接至WL2之記憶體單元之第一頁，繼之程式化連接至WL1之記憶體單元之第二頁，等。

圖9A-圖9C揭示用於使用四個資料狀態來程式化每一記憶體單元儲存兩個位元之資料的非揮發性記憶體單元之非揮發性記憶體的另一過程。舉例而言，假定狀態E為擦除狀態且狀態A、B及C為程式化狀態。狀態E儲存資料11。狀態A儲存資料01。狀態B儲存資料10。狀態C儲存資料00。此為非格雷編碼之實例，因為兩個位元在鄰近狀態A與B之間改變。亦可使用資料至實體資料狀態之其他編碼。每一記憶體單元儲存兩個資料頁。出於參考之目的，將此等資料頁稱為上部頁及下部頁；然而，其可被給予其他標籤。參看用於圖9A-圖9C之過程之狀態A，上部頁儲存位元0且下部頁儲存位元1。參看狀態B，上部頁儲存位元1且下部頁儲存位元0。參看狀態C，兩頁均儲存位元資料0。

圖9A-圖9C之程式化過程為兩步驟過程。在第一步驟中，程式化下部頁。若下部頁將保留資料1，則記憶體單元狀態保留在狀態E。若資料待程式化至0，則使記憶體單元之電壓之臨限值升高以便將記憶體單元程式化至狀態B'。圖9A因此展示記憶體單元自狀態E至狀態B'之程式化。圖9A中所描繪之狀態B'為中間狀態B；因此，將驗證點描繪為Vvb'，其低於Vvb。

在一實施例中，在將記憶體單元自狀態E程式化至狀態B'之後，接著關於其下部頁程式化其在NAND串中之相鄰記憶體單元(WLn+1)。此將具有使用於狀態B'之臨限電壓分布加寬至被描繪為圖9B之臨限電壓分布560之分布的效應。臨限電壓分布之此明顯加寬將在程式化上部頁時得以糾正。

圖9C描繪程式化上部頁之過程。若記憶體單元處於擦除狀態E中且上部頁將保留在1，則記憶體單元將保留在狀態E中。若記憶體單元處於狀態E中且其上部頁資料待程式化至0，則將使記憶體單元之臨限電壓升高以使得記憶體單元處於狀態A中。若記憶體單元處於中間臨限電壓分布550中且上部頁資料將保留在1，則記憶體單元將經程式化至最終狀態B。若記憶體單元處於中間臨限電壓分布560中且上部頁資料將變成資料0，則將使記憶體單元之臨限電壓升高以使得記憶體單元處於狀態C中。雖然圖9A-9C提供關於四個資料狀態及兩個資料頁之實例，但可將藉由圖9A-9C教示之概念應用於具有多於四個或少於四個之狀態及不同於兩個頁之其他實施例。

圖10為描述用於程式化連接至選定字線之記憶體單元的程式化過程的流程圖。在一實施例中，使用圖10之過程來程式化記憶體單元區塊。在圖10之過程之一實施例中，預先程式化記憶體單元以便甚至維持對記憶體單元之損耗(步驟550)。在一實施例中，將記憶體單元程式化至狀態S7、隨機樣式或任何其他樣式。在一些實施例中，不需要執行預先程式化。

在步驟552中，在程式化之前擦除記憶體單元(以區塊或其他單位為單位)。在一實施例中，藉由使p井升高至一擦除電壓(例如，20伏特)持續一足夠時間段且在源極及位元線浮動時使選定區塊之字線接地來擦除記憶體單元。由於電容耦合，亦使未經選擇之字線、位元線、選擇線及共同源極線升高至該擦除電壓之一顯著分率。因此一強電場施加於選定記憶體單元之隧道氧化物層且當浮動閘極之電子發射至基板側(通常藉由Fowler-Nordheim穿隧機制)時擦除選定之記憶體單元。隨著將電子自浮動閘極傳送至p井區域，選定單元的臨限電壓降低。可對整個記憶體陣列、個別區塊或另一單位之單元執行擦除。在一實施例中，在擦除記憶體單元之後，所有經擦除之記憶體單元將處於狀態S0中(見圖6)。

在步驟554處，執行軟程式化以使用於經擦除之記憶體單元的擦除臨限電壓之分布變窄。一些記憶體單元可由於擦除過程而處於比必要之擦除狀態深的擦除狀態中。軟程式化可施加程式化脈衝以較接近擦除驗證位準來移動較深擦除之記憶體單元之臨限電壓。舉例而言，看圖6，步驟554可包括使與狀態S0相關聯之臨限電壓分布變緊。在步驟556中，如本文中所描述的程式化該區塊之記憶體單元。圖10之過程可在使用上文所描述之各種電路之狀態機的指導下執行。在其他實施例中，圖10之過程可在使用上文所描述之各種電路之控制器的指導下執行。在執行圖10之過程之後，可讀取該區塊之記憶體單元。

圖11為描述用於對連接至共同字線之記憶體單元執行程式化的過程之一實施例的流程圖。可在圖10之步驟556期間將圖10之過程執行一次或多次。舉例而言，可使用圖11之過程來執行圖6之全序列程式化，在該狀況下，對於每一字線將圖11之過程執行一次。在一實施例中，以自最接近源極線之字線開始朝著位元線之方向進行的次序執行程式化過程。圖11之過程亦可用於執行對於一字線之資料頁之程式化(關於圖7A-圖7I之程式化過程)，在該狀況下，對於每一字線將圖11之過程執行三次。圖11之過程亦可用於執行對於一字線之資料頁之程式化(關於圖9A-圖9C之程式化過程)，在該狀況下，對於每一字線將圖11之過程執行兩次。亦可使用其他配置。在狀態機222之指導下執行圖11之過程。

通常，以一系列程式化脈衝來施加在程式化操作期間施加至控制閘極之程式化電壓。程式化脈衝之間為用於致能驗證之一組驗證脈衝。在許多實施例中，隨著每一連續脈衝將程式化脈衝之量值增加預定步長尺寸。在圖11之步驟608中，將程式化電壓(Vpgm)初始化至起始量值(例如，~12-16 V或另一合適位準)且將由狀態機222維持之程式化計數器PC初始化至1。在步驟610中，將程式化信號之程式化脈衝Vpgm施加至選定字線(選定用於程式化之字線)。未經選擇之字線接收一或多個增壓電壓(例如，~9伏特)以執行此項技術中已知之增壓方案。若應程式化記憶體單元，則將對應位元線接地。另一方面，若記憶體單元應保持在其當前臨限電壓，則將對應位元線連接至V_DD 以抑制程式化。關於增壓方案之更多資訊可在美國專利第6,859,397號及美國專利申請案第11/555,850號中找到，該兩個專利文獻以引用的方式併入本文中。

在步驟610中，將程式化脈衝同時施加至連接至選定字線之所有記憶體單元以便將連接至選定字線之所有記憶體單元一起程式化。亦即，將其同時(或在重疊時間期間)程式化。以此方式，除非連接至選定字線之所有記憶體單元經鎖定而不能程式化，否則其將同時使其臨限電壓改變。

步驟612中，使用適當的目標位準集合來驗證選定記憶體單元之狀態。圖10之步驟612包括執行一或多個驗證操作。一般而言，在驗證操作及讀取操作期間，將選定之字線連接至一電壓，該電壓之位準經指定以用於每一讀取及驗證操作(例如，見圖71之驗證位準B、C、D、E、F、G及H)以確定所關注之記憶體單元之臨限電壓是否達到該位準。在施加字線電壓之後，量測記憶體單元之傳導電流以確定記憶體單元是否回應於施加至字線之電壓而接通。若傳導電流經量測為大於特定值，則假定記憶體單元接通且施加至字線之電壓大於記憶體單元之臨限電壓。若傳導電流未經量測為大於特定值，則假定記憶體單元未接通且施加至字線之電壓不大於記憶體單元之臨限電壓。

存在用於在讀取或驗證操作期間量測記憶體單元之傳導電流之許多方法。在一實例中，記憶體單元之傳導電流藉由其放電或充電感測放大器中之專用電容器之速率來量測。在另一實例中，選定記憶體單元之傳導電流允許(或未能允許)包括該記憶體單元之NAND串使對應位元線放電。在一時間段之後量測位元線上之電壓以查看其是否已被放電。注意，本文中所描述之技術可與此項技術中已知的用於驗證/讀取之不同方法一起使用。關於驗證/讀取之更多資訊可在全文以引用的方式併入本文中的以下專利文獻中找到：(1)2004年3月25日出版的美國專利申請公開案第2004/0057287號"Non-Volatile Memory And Method With Reduced Source Line Bias Errors"；(2)2004年6月10日出版的美國專利申請公開案第2004/0109357號"Non-Volatile Memory And Method with Improved Sensing"；(3)美國專利申請公開案第20050169082號；及(4)發明家Jian Chen之在2005年4月5日申請的題為"Compensating for Coupling During Read Operations of Non-Volatile Memory"之美國專利公開案第2006/0221692號。

若偵測到選定記憶體單元之臨限電壓已達到適當目標位準,則藉由(例如)在隨後之程式化脈衝期間將記憶體單元之位元線電壓升高至Vdd而鎖定記憶體單元而使其不能進一步程式化。

返回看圖10，在步驟614中，檢查所有記憶體單元是否已達到其目標臨限電壓。若如此，則程式化過程完成且成功,因為所有選定記憶體單元均經程式化且經驗證至其目標狀態。在步驟616中報告"通過"之狀態。注意，在一些實施例中，在步驟614中檢查至少預定數目之記憶體單元是否已經適當程式化。此預定數目可小於所有記憶體單元之數目，藉此允許程式化過程在所有記憶體單元已達到其適當驗證位準之前終止。可在讀取過程期間使用誤差校正來校正未經成功程式化之記憶體單元。

若在步驟614中確定並非所有記憶體單元已達到其目標臨限電壓，則程式化過程繼續。在步驟618中，針對程式化極限值(PL)檢查程式化計數器PC。程式化極限值之一實例為20；然而，可使用其他值。若程式化計數器PC不小於該程式化極限值，則在步驟630中確定未經成功程式化之記憶體單元之數目是否等於或小於一預定數目。若未成功程式化之記憶體單元之數目等於或小於該預定數目，則將程式化過程標記為通過且在步驟632中報告通過之狀態。在許多狀況下，可在讀取過程期間使用誤差校正來校正未經成功程式化之記憶體單元。然而，若未成功程式化之記憶體單元之數目大於該預定數目，則將程式化過程標記為"失敗"且在步驟634中報告失敗之狀態。

若在步驟618中確定程式化計數器PC小於程式化極限值PL，則過程在步驟620處繼續，在步驟620時間期間，將程式化計數器PC遞增1且將程式化電壓Vpgm提高至下一個量值。舉例而言，下一個脈衝將具有比先前脈衝大一步長尺寸(例如，0.1-0.4伏特之步長尺寸)之量值。在步驟620之後，過程循環回至步驟610且將另一程式化脈衝施加至選定之字線。

當程式化快閃記憶體單元時(例如，在圖11之步驟610期間)，將程式化電壓施加至控制閘極且將位元線接地。將來自P井之電子注入浮動閘極中。當電子在浮動閘極中累積時，浮動閘極變成帶負電荷且記憶體單元之臨限電壓升高。為了將程式化電壓施加至正被程式化之記憶體單元的控制閘極，將該程式化電壓施加於適當字線上。如上所述，該字線亦連接至利用同一字線之其他NAND串中之每一者中的一個記憶體單元。當需要在不程式化連接至一字線之所有記憶體單元之情況下程式化該同一字線上之一些記憶體單元時，出現一問題。因為程式化電壓施加至連接至該字線之所有記憶體單元，所以該字線上未經選擇之記憶體單元(將不被程式化之單元)可無意中被程式化。選定字線上的未經選擇之記憶體單元的此無意程式化被稱作程式化干擾。

可使用若干技術來防止程式化干擾。在一技術中，已知為自動增壓，在程式化期間將未經選擇之位元線電隔離且將通過電壓Vpass(例如，八-十伏特)施加至未經選擇之字線。未經選擇之字線耦接至未經選擇之位元線，從而使電壓存在於未經選擇之位元線之通道中，此傾向於減小程式化干擾。

用於減小程式化干擾之另一技術稱為區域自動增壓("LSB")。LSB技術傾向於隔離先前所程式化之記憶體單元之通道與被抑制之記憶體單元之通道。將用於正被程式化之記憶體單元之位元線設定在零伏特且用於被抑制之記憶體單元之位元線在Vdd(電源電壓)。在選定字線上驅動程式化電壓。與選定字線相鄰的字線在零伏特(一隔離電壓)且剩餘的未經選擇之字線在Vpass。圖12A提供正經受LSB之NAND串的實例。該NAND串包括記憶體單元804、806、808、810、812、814、816及818。每一記憶體單元具有控制閘極(CG)、浮動閘極(FG)及源極/汲極區域830。NAND串之一端為源極側選擇閘極822，且NAND串之另一端為汲極側選擇閘極824。NAND串經由位元線接觸點834而連接至位元線且經由源極線接觸點832而連接至源極線。如可見的，選定記憶體單元812接收程式化電壓Vpgm，兩個相鄰者(810及814)接收零伏特，且其他未經選擇之字線接收Vpass。

用於減小程式化干擾之另一過程稱為擦除區域自動增壓("EASB")，其中僅與選定字線相鄰之源極側在零伏特，且所有其他未經選擇之字線接收Vpass。美國專利第6,859,397號描述了程式化干擾、在程式化期間使用以減小干擾之LSB、EASB及其他技術。

用於減小程式化干擾之另一過程稱作修正擦除區域自動增壓("REASB")。除了接收零伏特(或另一隔離電壓)之字線與選定字線之間為接收中間電壓(在Vpass與零伏特之間)之字線以外，REASB類似於EASB。舉例而言，圖12B描繪正經受REASB之NAND串。注意，記憶體單元812經選定用於程式化，且接收程式化電壓Vpgm。鄰接選定記憶體單元之記憶體單元接收中間電壓Vint。記憶體單元808接收隔離電壓(例如，0伏特)。所有其他未經選擇之記憶體單元接收Vpass。Gerrit Jan Hemink及Shih-Chung Lee之在2006年9月27日申請的題為"Apparatus with Reduced Program Disturb in Nonvolatile Storage"之美國專利申請案第11,535,634號亦描述了經執行以減小程式化干擾之各種技術。注意，上文所描述之技術係用於減小在圖11中之步驟610期間執行的程式化干擾。

在傳統讀取過程期間，選定字線(連接至正被讀取之記憶體單元之字線)將接收被稱作Vcgr(驗證過程期間的Vcgv)之比較電壓。剩餘字線將接收Vread，其為一足夠高足以確保未經選擇之記憶體單元均接通且傳導電流的電壓。然而，存在將其他電壓施加至未經選擇之字線之各種其他讀取技術。舉例而言，2007年9月6日出版之美國專利公開案第2007/0206426號描述了用於讀取資料之系統，其將補償電壓施加至與選定字線相鄰之字線。圖12C圖形地描繪正應用於一NAND串之此過程。如在圖12C中可見的，選定記憶體單元812接收Vcgr，相鄰記憶體單元814接收Vreadx且所有其他未經選擇之字線接收Vread。電壓Vreadx視補償浮動閘極至浮動閘極耦合所需之補償之程度而定。其他技術利用用於其他無關字線之其他電壓。

如上所述，在程式化期間，大多數字線將接收Vpass。然而，字線之一子集將需要經個別控制以施加零伏特、不同於零伏特之另一隔離電壓及一或多個中間電壓等。類似地，在讀取過程期間，大多數字線將接收Vread；然而，一些字線需要經個別控制。因此，對於程式化及讀取操作，系統需要用於選定字線及少數其他字線之個別(逐字線)控制。然而，剩餘的未經選擇之字線可在對於大多數未經選擇之字線而言為共同的位準且不需要個別(逐字線)控制。

一實施例包括將所有字線劃分成相鄰字線之組群。考慮一NAND串包括64個記憶體單元之實例。此種系統將需要64個字線。在一實例中，將字線分成鄰近八個字線之八個群組。群組零包括字線WL0-WL7，群組一包括字線WL8-WL15,群組二包括字線WL16-WL23，群組三包括字線WL24-WL31,群組四包括字線WL32-WL39，群組五包括字線WL40-WL47，群組六包括字線WL48-WL55，且群組七包括字線WL56-WL63。

在一實施例中，當接收用於資料存取操作之請求時，系統將確定哪個字線為選定之字線及哪個群組包括該選定之字線。包括選定字線之群組及鄰近含有該選定字線之該群組的該等群將可個別控制。因此，選擇哪些字線來進行個別控制係基於對選定字線之接近性。字線之其他群組將接收諸如Vread或Vpass之共同信號。

本文中所描述之技術之一益處在於可使用減小數目之驅動器來驅動字線。替代具有64個字線驅動器，可將非揮發性記憶體系統設計為具有減小數目之驅動器及電壓產生器(或其他類型之源)。在一實例中，可存在25個字線驅動器。字線驅動器中的二十四個字線驅動器將用於個別控制上文所論述的八個字線之三個群組且第二十五個字線驅動器可用於將Vread或Vpass驅動至該等三個群組之外的字線。關於可個別控制之二十四個字線驅動器，將此等字線驅動器分群成三個集合。第一集合包括被稱作CGA0-CGA7之八個驅動器。第二集合包括八個字線驅動器CGB0-CGB7。第三群組包括驅動器CGC0-CGC7。

圖13為描述將字線連接至各種驅動器(及電壓產生器)之方式的曲線圖。垂直軸列出每一字線且用於指示連接字線之方式。水平軸列出所有字線且表示經選定用於程式化或讀取之字線。在識別哪個字線經選定用於程式化/讀取之後，在水平軸上找到該字線。接著在垂直方向中向上遍曆曲線圖，可找到連接字線中之每一者之方式的指派。在圖13之實施例中，群組0、群組3及群組6將連接至CGU及CGA中之任一者；群組1、群組4及群組7將連接至CGB及CGU中之任一者且群組2及群組5將連接至CGC及CGU中之任一者。舉例而言，若字線WL0-WL15中之任一者經選定用於程式化/讀取，則將WL0-WL7連接至CGA0-CGA7，將WL8-WL15連接至CGB0-CGB7，將WL16-WL23連接至CGC0-CGC7，且將WL24-WL63連接至CGU。注意，CGU為提供至未經選擇之字線之共同電壓且可為Vread、Vpass或某一類似值。若經選定用於程式化之字線包括WL32-WL39中之任一者，則將字線WL0-WL23連接至CGU，將WL24-WL31連接至CGA0-CGA7，將字線WL32-WL39連接至CGB0-CGB7，將字線WL40-WL47連接至CGC0-CGC7，且將字線WL48-WL63連接至CGU。

圖14描繪可實施圖13之曲線圖中所描繪之切換的系統/晶片212之組件的一實施例。圖14展示電壓產生器702、驅動器704及橋接電路706，所有該等組件在功率控制電路226內；然而，此等組件可為系統中之其他電路之部分。電壓產生器702接收來自狀態機222之指示產生哪些電壓之信號，因此，其為可個別控制的。電壓產生器702將包括產生至少二十五個電壓之至少二十五個電壓產生器。在其他實施例中，可使用多於二十五個或少於二十五個之電壓產生器。將電壓產生器中之每一者提供至驅動器704。因此，在一實施例中，存在提供可控電壓之二十五個驅動器。然而，在其他實施例中，可使用多於二十五個或少於二十五個之驅動器。該等驅動器用於連接至電壓產生器702及驅動由電壓產生器702產生之各種電壓。在一實施例中，將驅動器以及電壓產生器結合考慮為電壓源。在其他實施例上，將驅動器考慮為電壓源或將電壓產生器考慮為電壓源。信號源不限於首先產生信號之器件。

將電壓自二十五個驅動器提供至橋接電路706。橋接電路706經由CGI線及解碼器而連接至所有字線。在上文之實例中，存在六十四個字線及二十五個驅動器。因此，橋接電路706之輸入將包括二十五個信號，二十四個信號對於各自可個別控制之字線且一個信號對於共同字線信號。橋接電路706之輸出將包括被稱作CGI線之六十四個信號線。橋接電路706將適當驅動器連接至CGI信號線。CGI線經由解碼器而連接至字線。如上所述，該等字線連接至記憶體單元。在一實施例中，三十二個CGI線經由解碼器240A而連接至陣列200之一側處之字線且三十二個CGI線經由解碼器240B而連接至陣列200之另一側處之字線。

在一實施例中，橋接電路706包括許多開關。圖15描繪橋接電路706之組件之一實例。開關706包括開關控制電路708，其接收來自狀態機222之區位址。返回看圖13之曲線圖，將水平軸分成六個區或字線(區0、區1、區2、區3、區4及區5)。區0對應於WL0-WL15，區1對應於WL16-WL23，區2對應於WL24-WL31，區3對應於WL32-WL39，區4對應於WL40-WL47，且區5對應於WL48-WL63。將適當區之指示自狀態機發送至開關控制電路708。在另一實施例中，狀態機將記憶體位址或字線位址發送至開關控制電路708。由開關控制電路708自狀態機接收之資訊用於確定將字線連接至共同電壓還是可個別控制之電壓。

圖16為描述開關控制電路708之操作的真值表。第一行(WL0-15)對應於區0，第二行(WL16-23)對應於區1，第三行(WL24-31)對應於區2，第四行(WL32-39)對應於區3，第五行(WL40-47)對應於區4，且第六行(WL48-63)對應於區5。開關控制電路708之輸出包括八個輸出信號(connect0to7、connect8to15、connect16to23、connect24to31、connect32to29、connect40to47、connect48to55’connect56to63)。圖16之表指示關於該等輸出信號中之每一者的值，狀態機222基於該等值來選擇區。該等八個輸出信號用於控制一組開關。舉例而言，如圖15中所描繪’輸出信號connect0to7連接至用於信號線CGI0、CGI1、…CGI7之開關。此等信號線連接至字線。舉例而言，CGI0連接至字線WL0，CGI1連接至字線WL1，…CGI7連接至字線WL7。用於CGI0之開關在輸入CGA0與CGU之間選擇，用於CGI1之開關在輸入CGA1與CGU之間切換，…用於CGI7之開關在CGA7與CGU之間切換。如自圖13可見，每一字線在CGU與CGA、CGB或CGC中預先選定的一者之間切換。

圖17為描繪用於實施圖15之開關之一實施例的示意圖。舉例而言，圖17描繪圖15之方框716內之組件的一實施例。圖17之組件亦可用於實施用於其他輸出信號的其他組開關。圖17展示發送至電晶體722之基極之connect0to7的輸出及至反相器720之輸入。將反相器720之輸出提供至電晶體724之基極。電晶體722亦連接至地、電晶體726及電晶體728。電晶體726及728連接至功率源。電晶體730之基極自電晶體726、728及724接收其輸入。電晶體730連接至信號CGI0及CGA0，且用於將CGI0選擇性地連接至CGA0。電晶體734…738以與電晶體730相同之方式被控制。電晶體732之基極自電晶體722及726接收其輸入。電晶體736…740以與電晶體732相同之方式被控制。電晶體732用於將CGI0選擇性地連接至CGU，電晶體734用於將CGI1選擇性地連接至CGA1，電晶體736用於將CGI1選擇性地連接至CGU，…電晶體738用於將CGI7選擇性地連接至CGA7，且電晶體740用於將CGI7連接至CGU。

圖18為描述用於操作圖14之系統的過程之一實施例的流程圖。在步驟760中，控制電路220接收一資料存取操作之請求。資料存取操作可包括程式化操作或讀取操作。在其他實施例中，亦可利用其他類型之資料存取操作。在一些實施例中，資料存取操作之請求可由控制器244接收。在步驟762中，確定用於資料存取操作之選定字線。該選定字線可由控制器244或狀態機222來確定。哪個字線為選定字線之確定視哪些記憶體單元經定址以用於程式化或讀取操作而定。此過程為先前技術中所熟知的。在步驟764中,控制器244或狀態機222將確定對於資料存取操作哪一組字線需要經個別控制，且因此應連接至單獨的可個別控制之電壓(或其他類型之)源。在一些實施例中，步驟764之過程係基於程式化方案(包括增壓方案)或讀取方案(包括提供補償)。在步驟766中，控制器244或狀態機222將確定對於資料存取操作哪些字線將不需要經個別控制且因此可連接至共同電壓(或其他類型之)源。舉例而言，步驟766可包括確定哪些字線可連接至Vread及/或哪些字線可連接至Vpass。在一實施例中，將每一字線連接至第一共同信號源還是連接至可個別控制之單獨信號源的確定係基於對用於資料存取操作之選定字線的接近性。

在步驟768中，將藉由橋接電路(經由CGI線及解碼器)將需要個別控制之該等字線連接(直接或間接)至根據圖13之曲線圖的用於單獨可個別控制電壓產生器的驅動器(例如，對應於CGA、CGB、CGC)。在步驟770中，藉由橋接電路(經由CGI線及解碼器)將可連接至共同電壓(例如，CGU)之該等字線連接(直接或間接)至適當驅動器(步驟770中)。在一實施例中，將待連接至CGU之所有字線連接至單一驅動器。在另一實施例中，可使用一個以上驅動器來基於功率、光阻抗等來驅動CGU。在步驟772中，當上文所描述之連接保持延續時執行資料存取操作。若正執行讀取操作，則適當地可將被讀取之資料報告給主機232之控制器244。注意，在替代實施例中，可在不自外部實體接收資料存取操作之請求的情況下執行步驟762-772之過程。舉例而言，系統可進行廢料收集、清除或其他維護。

圖19為單一晶片上具有兩個記憶體陣列902及904之替代實施例。每一記憶體陣列具有其本身的解碼器集合(例如,解碼器906及908)、其本身的CGI線集合及其本身的字線集合(例如，用於陣列902之字線及用於陣列904之字線)。雖然圖19展示解碼器在每一記憶體陣列之一側上，但在其他實施例中，在兩個記憶體陣列之兩側上可存在解碼器。圖19亦展示電壓產生器916、驅動器914、橋接電路910及橋接電路912。電壓產生器916接收來自狀態機222之區位址且將一或多個適當電壓發送至驅動器914。驅動器914將可個別控制之電壓及該或該等共同電壓發送至橋接電路910及橋接電路912。橋接電路910包括如上所述的用於提供自驅動器914至記憶體陣列902之適當字線之連接的一組開關。橋接電路912包括如上所述的用於提供自驅動器914至記憶體陣列904之適當字線之連接的開關。

圖20為用於基於用於記憶體存取操作之選定字線將字線指派給適當驅動器的曲線圖的另一實例。圖20類似於圖13，然而，該等區中之每一者的邊界不同。舉例而言，在圖20中，區0對於WL0-WL23，區1對於WL24-WL31，區2對於WL32-WL39，區3對於WL40-WL47，區4對於WL48-WL55，且區5對於WL56-WL63。

圖21描繪對於另一實施例之用於將字線連接至驅動器的曲線圖。2007年3月21日申請的美國專利申請案第11/688,874號"Adjusting Resistance of Nonvolatile Memory Using Dummy Memory Cells"提供具有虛擬記憶體單元及連接至虛擬記憶體單元之虛擬字線之非揮發性記憶體系統的實例。圖21之曲線圖提供包括虛擬字線(WLD0及WLD1)之記憶體系統的連接資訊。如可見，WLD0及WLD1經指派有至分別提供電壓CGDD及CGDS之兩個或兩個以上驅動器之永久連接，電壓CGDD及CGDS為基於特定應用之用於虛擬字線之適當電壓。注意，在一些實施例中，可存在多於兩個或少於兩個之虛擬字線。用於其他字線之其他指派類似於圖13。

圖22提供提供一個以上共同信號之另一實施例的曲線圖。在一實例實施例中，源極側上的該等未經選擇之記憶體單元經提供一個共同信號CGUS且汲極側上的該等記憶體單元經提供另一共同信號CGUD。CGA、CGB及CGC之指派與圖13相同。將不接收CGA、CGB或CGC之WL0-WL31中之字線指派為CGUS。將未經指派為CGA、CGB或CGC之WL32-WL63中之字線指派為CGUD。此配置考慮每一開關仍為2對1開關。注意，在其他實施例中，可使用兩個以上共同信號。

圖23提供僅提供兩個可個別控制之信號群組之另一實施例的曲線圖。該等群組中之一者將包括選定之字線。在圖23之實施例中，群組0、群組2、群組4及群組6將在CGA與CGU之間選擇，而群組1、群組3、群組5及群組7將在CGB與CGU中選擇。群組0包括WL0-WL7。群組1包括WL9-WL15。群組2包括WL16-WL23。群組3包括WL24-WL31。群組4包括WL32-WL39。群組5包括WL40-WL47。群組6包括WL48-WL55。群組7包括WL56-WL63。區0對應於WL0-WL11。區1對應於WL12-WL19。區2對應於WL20-WL27。區3對應於WL28-WL35。區4對應於WL36-WL43。區5對應於WL44-WL51。區6對應於WL52-WL63。舉例而言，若選定之字線處於區3中，則將CGB連接至WL24-WL31，將CGA連接至WL32-39且將CGU連接至其他字線。

已出於說明及描述之目的而呈現本發明之上述詳細描述。其並不意欲為詳盡的或將本發明限於所揭示之精確形式。依據上述教示，許多修改及變化係可能的。選擇所描述之實施例以便最佳地說明本發明之原理及其實際應用，以藉此使熟習此項技術者能夠在各種實施例中且以如適合於預期特定用途之各種修改來最佳地利用本發明。本發明之範疇意欲藉由附加至此之申請專利範圍來界定。

100．．．電晶體

100CG．．．電晶體100之控制閘極

100FG．．．電晶體100之浮動閘極

102．．．電晶體

102CG．．．電晶體102之控制閘極

102FG．．．電晶體102之浮動閘極

104．．．電晶體

104CG．．．電晶體104之控制閘極

104FG．．．電晶體104之浮動閘極

106．．．電晶體

106CG．．．電晶體106之控制閘極

106FG．．．電晶體106之浮動閘極

120．．．第一(或汲極側)選擇閘極

122．．．第二(或源極側)選擇閘極

126．．．位元線接觸點

128．．．源極線

200．．．記憶體單元陣列/記憶體陣列

210．．．記憶體器件

212．．．記憶體晶粒或晶片

220．．．控制電路

222．．．狀態機/狀態機電路

224．．．晶載位址解碼器/解碼器電路

226．．．功率控制模組/功率控制電路

230A．．．讀取/寫入電路

230B．．．讀取/寫入電路

232．．．線/主機

234．．．線

240A．．．列解碼器/解碼器電路

240B．．．列解碼器/解碼器電路

242A．．．行解碼器/解碼器電路

242B．．．行解碼器/解碼器電路

244．．．控制器

300．．．感測區塊

420．．．資料匯流排

470．．．感測電路

472．．．資料匯流排

480．．．感測模組

482．．．位元線鎖存器

490．．．共同部分

492．．．處理器

493．．．輸入線

494．．．資料鎖存器/資料鎖存器堆疊

496．．．I/O介面

502．．．臨限電壓分布

504．．．臨限電壓分布

506．．．臨限電壓分布

508．．．臨限電壓分布

510．．．臨限電壓分布

560．．．中間臨限電壓分布/臨限電壓分布

702．．．電壓產生器

704．．．驅動器

706．．．橋接電路/開關

708．．．開關控制電路

716．．．包含組件之方框

720．．．反相器

722．．．電晶體

724．．．電晶體

726．．．電晶體

728．．．電晶體

730．．．電晶體

732．．．電晶體

734．．．電晶體

736．．．電晶體

738．．．電晶體

740．．．電晶體

804．．．記憶體單元

806．．．記憶體單元

808．．．記憶體單元

810．．．記憶體單元

812．．．記憶體單元

814．．．記憶體單元

816．．．記憶體單元

818．．．記憶體單元

822．．．源極側選擇閘極

824．．．汲極側選擇閘極

830．．．源極/汲極區域

832．．．源極線接觸點

834．．．位元線接觸點

902．．．記憶體陣列

904．．．記憶體陣列

906．．．解碼器

908．．．解碼器

910．．．橋接電路

912．．．橋接電路

914．．．驅動器

916．．．電壓產生器

A．．．狀態

B．．．驗證點/狀態

B'．．．狀態

BL0-BL69,623．．．位元線

C．．．驗證點/狀態

C*．．．驗證點

CG．．．控制閘極

CGA．．．字線驅動器

CGB．．．字線驅動器

CGC．．．字線驅動器

CGDD．．．電壓

CGI．．．信號線

CGU．．．提供至未經選擇之字線的共同電壓

CGUD．．．共同信號

CGUS．．．電壓

D．．．驗證點

E．．．驗證點/擦除狀態

E*．．．驗證點

E**．．．驗證點

F．．．驗證點

FG．．．浮動閘極

G．．．驗證點

G*．．．驗證點

H．．．驗證點

S0．．．資料狀態

S1．．．資料狀態

S2．．．資料狀態

S3．．．資料狀態

S4．．．資料狀態

S5．．．資料狀態

S6．．．資料狀態

S7．．．資料狀態

SGD．．．選擇線/選擇閘極汲極線

SGS．．．選擇線/選擇閘極源極線

Vcgr．．．比較電壓

Vint．．．中間電壓

Vpass．．．通過電壓

Vpgm．．．程式化電壓

Vread．．．讀取電壓

Vreadx．．．電壓

Vvb．．．驗證點

Vvb'．．．驗證點

WL(WL0-WL63)．．．字線

圖1為NAND串之俯視圖。

圖2為NAND串之等效電路圖。

圖3為非揮發性記憶體系統之方塊圖。

圖4為描繪記憶體陣列之一實施例的方塊圖。

圖5為描繪感測區塊之一實施例的方塊圖。

圖6描繪臨限電壓分布之一實例集合且描述用於程式化非揮發性記憶體之過程。

圖7A至圖7I展示各種臨限電壓分布且描述用於程式化非揮發性記憶體之過程。

圖8為描繪程式化非揮發性記憶體之次序之一實例的表。

圖9A至圖9C展示各種臨限電壓分布且描述用於程式化非揮發性記憶體之過程。

圖10描繪描述用於程式化非揮發性記憶體之過程之一實施例的流程圖。

圖11描繪描述用於程式化非揮發性記憶體元件之過程之一實施例的流程圖。

圖12A-圖12C描繪NAND串。

圖13描繪可將字線分群及選擇性地連接至可個別控制之信號源的方式。

圖14為非揮發性儲存系統之一部分的方塊圖。

圖15為橋接電路之方塊圖。

圖16為橋接電路之真值表。

圖17為橋接電路之示意圖。

圖18為描述用於操作非揮發性儲存系統之過程之一實施例的流程圖。

圖19為非揮發性儲存系統之一部分的方塊圖。

圖20描繪可將字線分群及選擇性地連接至可個別控制之信號源的方式。

圖21描繪可將字線分群及選擇性地連接至可個別控制之信號源的方式。

圖22描繪可將字線分群及選擇性地連接至可個別控制之信號源的方式。

圖23描繪可將字線分群及選擇性地連接至可個別控制之信號源的方式。

CGA．．．字線驅動器

CGB．．．字線驅動器

CGC．．．字線驅動器

CGU．．．提供至未經選擇之字線的共同電壓

WL．．．(WL0-WL63)字線

Claims

一種非揮發性儲存裝置，其包含：一第一複數個非揮發性儲存元件；與該第一複數個非揮發性儲存元件通信之一第一組控制線；一第一共同信號源；一組(set)個別控制之信號源；與該第一組控制線及該組個別控制之信號源通信之一第一橋接電路，該第一橋接電路與該第一共同信號源通信，該第一橋接電路將該第一組控制線中之每一者個別地及選擇性地連接至該第一共同信號源或該組個別控制之信號源中之一者，該第一組控制線係劃分成一或多個相鄰控制線之群組，該第一橋接電路將該一或多個相鄰控制線之群組之一第一群組連接至該組個別控制之信號源之一第一子集(subset)，該第一橋接電路將該一或多個相鄰控制線之群組之一第二群組連接至該組個別控制之信號源之一第二子集，該第二子集不同於該第一子集；及一與該第一橋接電路通信之控制電路。
如請求項1之非揮發性儲存裝置，其中：該第一組控制線為字線，該第一橋接電路將該一或多個相鄰控制線之群組之一第三群組連接至該第一共同信號源，該一或多個相鄰控制線之群組之該第一群組係鄰近於該一或多個相鄰控制線之群組之該第二群組，該一或多個相鄰控制線之群組之該第二群組係鄰近於該一或多個相鄰控制線之群組之該第三群組；該組個別控制之信號源包括與電壓產生器通信之一組驅動器；且該控制電路控制該組個別控制之信號源以提供用於讀取及程式化操作之適當電壓。
如請求項2之非揮發性儲存裝置，其中：該第一橋接電路包括複數個開關將每一字線選擇性地連接至該第一信號源或該組驅動器中之一者。
如請求項1之非揮發性儲存裝置，其中：該第一組控制線為字線；該等字線經劃分成相鄰字線之群組；且該第一橋接電路將一第一相鄰字線之群組連接至該組個別控制之信號源之一第一子集，該第一相鄰字線之群組包括用於一資料存取操作之一選定字線，該第一橋接電路將鄰近該第一群組之額外相鄰字線之群組連接至該組個別控制之信號源的其他子集。
如請求項1之非揮發性儲存裝置，其中：該第一橋接電路基於對用於一資料存取操作之一選定控制線的接近性而將該第一組控制線中之每一控制線連接至該第一信號源或該組個別控制之信號源中之一者；且當基於對用於該資料存取操作之該選定控制線的接近性而將該第一組控制線中之每一控制線連接至該第一信號源或該組個別控制之信號源中之一者時，該控制電路執行該資料存取操作。
如請求項1之非揮發性儲存裝置，其中：該第一組控制線為字線；該等字線經劃分成相鄰字線之群組；且該第一橋接電路將一第一相鄰字線之群組連接至該組個別控制之信號源之一第一子集，該第一相鄰字線之群組包括用於一資料存取操作之一選定字線，該第一橋接電路將鄰近於該第一群組之一額外相鄰字線之群組連接至該組個別控制之信號源的一第二子集。
如請求項1之非揮發性儲存裝置，其中：該第一組控制線包括資料字線及虛擬(dummy)字線；該組個別控制之信號源包括與電壓產生器通信之一組驅動器；該等電壓產生器包括用於該等虛擬字線之一或多個電壓產生器；且該橋接電路將該等虛擬字線連接至用於該等虛擬字線之該或該等電壓產生器。
如請求項1之非揮發性儲存裝置，其進一步包含：一第二複數個非揮發性儲存元件；與該第二組非揮發性儲存元件通信之一第二組控制線；及與該第二組控制線、該組個別控制之信號源及該第一信號源通信之一第二橋接電路，該第二橋接電路將該第二組控制線中之每一者個別地及選擇性地連接至該第一信號源或該組個別控制之信號源中之一者。
如請求項1之非揮發性儲存裝置，其進一步包含：一第二複數個非揮發性儲存元件；一與該第二組非揮發性儲存元件通信之第二組控制線；及一第二信號源，該第一橋接電路將該第二組控制線中之每一者個別地及選擇性地連接至該第二信號源或該組個別控制之信號源中之一者。
如請求項1之非揮發性儲存裝置，其中：該控制電路將指示該第一組控制線中之哪些應連接至該第一信號源及該第一組控制線中之哪些應連接至該組個別控制之信號源的資訊提供至該第一橋接電路。
如請求項10之非揮發性儲存裝置，其中：該第一組控制線為字線；且該第一橋接電路經由該等字線與該第一橋接電路之間的信號線及解碼器而將該等字線中之每一者個別地及選擇性地連接至該第一信號源或該組個別控制之信號源中之一者。
如請求項1之非揮發性儲存裝置，其中：該第一複數個非揮發性儲存元件為快閃記憶體器件(device)。
如請求項1之非揮發性儲存裝置，其中：該第一複數個非揮發性儲存元件為NAND快閃記憶體器件。
一種操作非揮發性儲存器之方法，其包含：基於對用於一資料存取操作之一選定控制線的接近性而將一第一組控制線中之每一控制線連接至一第一共同信號源或複數個單獨(separate)信號源中之一單獨信號源，該第一組控制線與該非揮發性儲存器通信；及當基於對用於該資料存取操作之該選定控制線的接近性而將該第一組控制線中之每一控制線連接至該第一共同信號源或該單獨信號源時執行該資料存取操作。
如請求項14之方法，其中：該第一組控制線為一組字線；將該組字線劃分成相鄰字線之群組；該方法包括識別包括該選定控制線的一第一相鄰字線之群組中的字線及識別鄰近於該第一相鄰字線之群組之一第二群組中的字線；且該連接每一控制線包括連接該第一群組與該第二群組中之字線以分離信號源。
如請求項14之方法，其進一步包含：決定用於該資料存取操作之一選定字線，該第一組控制線為一組字線；基於對該選定字線之接近性而決定該等字線之待個別控制以用於該資料存取操作的一第一子集；及基於對該選定字線之接近性而決定字線之將不被個別控制以用於該資料存取操作的一第二子集，該連接包括將字線之該第一子集連接至單獨信號源及將字線之該第二子集連接至該共同信號源。
如請求項16之方法，其中：將該組字線劃分成相鄰字線之群組；且該決定該等字線之一第一子集包括識別包括該選定字線的一第一相鄰字線之群組中的字線及識別鄰近該第一相鄰字線之群組之額外群組中的字線。
如請求項16之方法，其中：將該組字線劃分成相鄰字線之群組；且該決定該等字線之一第一子集包括識別包括該選定字線的一第一相鄰字線之群組中的字線及識別鄰近於該第一相鄰字線之群組之一第二群組中的字線。
如請求項16之方法，其中：該資料存取操作為一讀取操作；該共同信號源提供一用以接通(turn on)未經選定之非揮發性儲存元件之電壓；且該等單獨信號源提供一讀取比較電壓、一或多個補償電壓及該用以接通未經選擇之非揮發性儲存元件之電壓。
如請求項16之方法，其中：該資料存取操作為一程式化操作；該共同信號源提供一通過電壓；且該等單獨信號源提供一程式化電壓、隔離電壓、中間電壓及該通過電壓。
如請求項14之方法，其進一步包含：將一不同電壓提供至虛擬字線，該共同信號源及該等單獨信號源為電壓源。
如請求項14之方法，其進一步包含：基於對用於該資料存取操作之該選定控制線的接近性而將一第二組控制線中之每一控制線連接至一第二共同信號源或該複數個單獨信號源中之一者，當基於對用於該資料存取操作之該選定控制線的接近性而將該第二組中之每一控制線連接至該第二共同信號源或該複數個單獨信號源中之一者時執行該資料存取操作。
如請求項14之方法，其中：該組控制線為字線。
如請求項14之方法，其中：該非揮發性儲存器為快閃記憶體。
如請求項14之方法，其中：該第一組控制線為一組字線；該連接該第一組控制線中之每一控制線包括經由解碼器、信號線及一橋接電路而將該等字線連接至該第一共同信號源或該複數個單獨信號源中之一單獨信號源。