CN111599400B - 一种失败比特数统计方法及存储器设备 - Google Patents
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Abstract
本申请实施例公开了一种失败比特数统计方法及存储器设备，其中，所述方法包括：将第i次编程脉冲施加到存储器单元；在施加所述第i编程脉冲的过程中，执行以下操作：从第一锁存器读取第i‑1次统计数据，所述第i‑1统计数据为用于统计第i‑1编程操作的失败比特数所需的数据；根据所述第i‑1统计数据，执行所述第i‑1编程操作的失败比特数统计操作；其中，i为大于1的整数。
Description
技术领域
本申请实施例涉及但不限于半导体领域，尤其涉及一种失败比特数统计方法及存储器设备。
背景技术
快闪存储器作为例如移动电话、数字相机等便携式电子设备的存储媒介而被广泛使用。快闪存储器通常使用允许高存储器密度、高可靠性和低功耗的单晶体管存储器单元。通过对电荷存储结构(例如，浮栅或电荷阱)或其它物理现象(例如，相变或偏振)进行编程，存储器单元的阈值电压的改变决定每个存储器单元的数据状态(例如，数据值)。
相关技术中，对存储器进行编程后，需要进行失败比特数统计(Fail Bit Count，FBC)，而在时序上，统计失败比特数的操作是在当前编程操作和下一次编程操作之间执行的，需要占用额外的时间。
发明内容
有鉴于此，本申请实施例为解决相关技术中存在的问题而提供一种失败比特数统计方法及存储器设备。
本申请实施例的技术方案是这样实现的：
第一方面，本申请实施例提供一种失败比特数统计方法，包括：
将第i编程脉冲施加到存储器单元；
在施加所述第i编程脉冲的过程中，执行以下操作：
从第一锁存器读取第i-1统计数据，所述第i-1统计数据为用于统计第i-1编程操作的失败比特数所需的数据；
根据所述第i-1统计数据，执行所述第i-1编程操作的失败比特数统计操作；
其中，i为大于1的整数。
在一些实施例中，在所述施加所述第i编程脉冲的过程中，所述方法还执行以下操作：
从第二锁存器读取第i编程数据，所述第i编程数据为对所述存储器单元执行第i编程操作所需的数据；
根据所述第i编程数据，执行所述第i编程操作。
在一些实施例中，所述方法应用于存储器中存储器单元的页面编程过程；所述第一锁存器为所述存储器的页面缓冲器中的低电压阈值锁存器；所述第二锁存器为所述页面缓冲器中的感测锁存器。
在一些实施例中，所述将第i编程脉冲施加到存储器单元之前，所述方法还包括：
执行第i-1编程操作的验证操作，获得所述第i-1验证结果；其中，所述第i-1验证结果包括第i-1统计数据和第i编程数据，其中第i-1统计数据为用于统计第i-1编程操作的失败比特数所需的数据，所述第i编程数据为用于对存储器单元执行第i编程操作所需的数据；
将所述第i编程数据存储至所述第二锁存器中。
在一些实施例中，所述方法还包括：在所述将第i编程脉冲施加到存储器单元之前，将所述第i-1统计数据存储至所述第一锁存器中；或者，
在施加所述第i编程脉冲的过程中，在所述从第一锁存器读取第i-1统计数据之前，将所述第i-1统计数据存储至所述第一锁存器中。
在一些实施例中，所述方法还包括：当所述将第i编程脉冲施加到存储器单元执行完成之后，执行第i编程操作的验证操作，获得所述第i验证结果；其中，所述第i验证结果包括第i统计数据和第i+1编程数据；
将所述第i统计数据存储至所述第一锁存器中；
将所述第i+1编程数据存储至所述第二锁存器中。
在一些实施例中，所述方法还包括：
当所述将第i编程脉冲施加到存储器单元执行完成之后，执行第i编程操作的验证操作，获得所述第i验证结果；其中，所述第i验证结果包括第i统计数据和第i+1编程数据；将所述第i+1编程数据存储至所述第二锁存器中；
对应地，在施加所述第i+1编程脉冲的过程中，在从所述第一锁存器读取第i统计数据之前，还包括：将所述第i统计数据存储至所述第一锁存器中。
在一些实施例中，所述第i验证结果还包括第i编程结果，所述第i编程结果用于表征对所述存储器单元执行的第i编程操作是否通过；
对应地，所述方法还包括：
当所述第i编程结果为不通过时，将第i编程脉冲增加特定的步进电压得到第i+1编程脉冲；
将所述第i+1编程脉冲施加到所述存储器单元。
第二方面，本申请实施例提供一种存储器设备，包括：
存储器单元阵列，所述存储器单元阵列包括多个存储器单元；
外围电路，包括编程操作电路和第一锁存器；其中，所述编程操作电路，用于对所述存储器单元阵列执行编程脉冲施加操作、验证操作和失败比特数统计操作；所述第一锁存器，用于存储第i-1统计数据，所述第i-1统计数据为用于统计第i-1编程操作的失败比特数所需的数据，i为大于1的整数；
控制逻辑电路，用于在所述编程脉冲施加操作期间控制所述外围电路在对所述存储器单元阵列施加所述第i编程脉冲的过程中，执行以下操作：从所述第一锁存器读取所述第i-1统计数据；根据所述第i-1统计数据，执行所述第i-1编程操作的失败比特数统计操作。
在一些实施例中，所述外围存储器还包括第二锁存器；所述第二锁存器用于存储第i编程数据，所述第i编程数据为对所述存储器单元执行第i编程操作所需的数据；
所述控制逻辑电路，还用于在所述编程脉冲施加操作期间控制所述外围电路在对所述存储器单元阵列施加所述第i编程脉冲的过程中，还执行以下操作：
从所述第二锁存器读取所述第i编程数据；
根据所述第i编程数据，执行所述第i编程操作。
在一些实施例中，所述外围电路包括：
页面缓冲器，用于在所述编程脉冲施加操作期间根据编程数据控制所述存储器单元阵列的位线的电位水平，并且在所述验证操作期间通过感测所述位线的电位水平来暂时存储所述多个存储器单元中的选中的存储器单元的感测数据；
对应地，所述第一锁存器为所述页面缓冲器中的低电压阈值锁存器；所述第二锁存器为所述页面缓冲器中的感测锁存器。
在一些实施例中，所述控制逻辑电路，还用于：在将第i编程脉冲施加到存储器单元之前，执行第i-1编程操作的验证操作，获得所述第i-1验证结果；其中，所述第i-1验证结果包括所述第i-1统计数据和所述第i编程数据。
在一些实施例中，所述外围电路还包括：统计数据读取电路，用于所述控制逻辑电路从所述第一锁存器中读取所述第i-1统计数据。
在一些实施例中，所述控制逻辑电路，还用于：当将第i编程脉冲施加到存储器单元执行完成之后，执行第i编程操作的验证操作，获得所述第i验证结果；其中，所述第i验证结果包括第i编程结果，所述第i编程结果用于表征对所述存储器单元执行的第i编程操作是否通过；当所述第i编程结果为不通过时，将第i编程脉冲增加特定的步进电压得到第i+1编程脉冲；将第i+1编程脉冲施加到所述存储器单元。
本申请实施例中，将第i编程脉冲施加到存储器单元；在施加所述第i编程脉冲的过程中，执行以下操作：从第一锁存器读取第i-1统计数据，所述第i-1统计数据为用于统计第i-1编程操作的失败比特数所需的数据；根据所述第i-1统计数据，执行所述第i-1编程操作的失败比特数统计操作；其中，i为大于1的整数；如此，可以在施加下一个编程脉冲的过程中，从第一锁存器中读取统计失败比特数量所需的数据，并进行失败比特数统计操作，这样，在整个编程操作的迭代过程中失败比特数统计操作不占用额外的时间，从而可以节省整个编程操作的迭代过程的执行时间，提高对存储器单元编程的效率。
附图说明
图1A为相关技术中存储器的外围电路的硬件结构示意图；
图1B为相关技术中编程过程的电压时序图；
图1C为该存储器设备的组成结构示意图；
图1D为本申请实施例提供的一种失败比特数统计方法的实现流程示意图；
图1E为本申请实施例失败比特数统计方法中编程过程的电压时序图；
图2A为本申请实施例提供的存储器设备的组成结构示意图；
图2B为本申请实施例提供的一种存储器设备的外围电路的硬件结构示意图；
图2C为本申请实施例提供的一种失败比特数统计方法的实现流程示意图；
图3为本申请实施例提供的一种失败比特数统计方法的实现流程示意图；
图4为本申请实施例提供的一种失败比特数统计方法的实现流程示意图；
图5为本申请实施例提供的一种失败比特数统计方法的实现流程示意图。
具体实施方式
为了使本申请的目的、技术方案和优点更加清楚，下面结合附图和实施例对本申请的技术方案进一步详细阐述，所描述的实施例不应视为对本申请的限制，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本申请保护的范围。
在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
如果申请文件中出现“第一/第二”的类似描述则增加以下的说明，在以下的描述中，所涉及的术语“第一\第二\第三”仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本申请实施例能够以除了在这里图示或描述的以外的顺序实施。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本申请实施例的目的，不是旨在限制本申请。
为了更好地理解本申请实施例提供的一种失败比特数统计方法，首先对相关技术中存储器的编程过程进行说明。
在相关技术中，存储器的编程通常利用以下迭代过程执行：向存储器单元施加编程脉冲，并响应所述编程脉冲验证所述存储器单元是否已达到所需的数据状态，并且在所述存储器单元验证通过之前一直重复所述迭代过程。当存储器单元通过验证后，则禁止进行进一步编程，但是其它存储器单元仍可针对后续编程脉冲进行编程。迭代过程中可以改变(例如，增加)编程脉冲的电压电平来重复执行编程操作，直到选择用于编程操作的每个存储器单元已达到相应的所需数据状态或声明某种故障(例如，在编程操作期间到达所允许的编程脉冲的最大数目)为止。其中，在每次验证操作之后需要对本次编程操作中验证不通过的存储器单元的数量进行统计，也即失败比特数统计。相关技术中，统计失败比特数所需的统计数据存储在感测锁存器(Sense Latch)，对存储器单元阵列执行编程操作的过程中需要用到的编程数据也存储在S存储器中，这样，失败比特数统计操作和编程操作不能并行进行，因此，失败比特数统计操作需要占用额外的时间。
图1A为相关技术中存储器的外围电路的硬件结构示意图，如图1A所示，通过A通路，可以在进行失败比特数量检查时从感测锁存器11读取数据，利用感测锁存器11中存储的统计数据来进行失败比特数统计操作。
图1B为相关技术中编程过程的电压时序图，如图1B所示，失败比特数统计(FBC)操作在验证(Verify)操作和下一次编程(Next Program，Next PGM)操作之间执行。可见，每次失败比特数统计操作需要占用额外的时间来执行，且在整个编程操作的迭代过程中，通常需要对每次迭代都进行一次失败比特数统计操作。因此，在整个编程操作的迭代过程中，失败比特数统计操作会额外占用较多的执行时间，使得整个编程操作的迭代过程耗时增加。例如，假设执行一次失败比特数统计操作需要的时长是10us，且整个编程操作的迭代过程中迭代次数为8，则在整个编程操作迭代过程，统计失败比特数量需要耗费的时长为80us。
本申请实施例首先提供一种存储器设备，图1C为该存储器设备的组成结构示意图，如图1C所示，所述存储器设备100包括：存储器单元阵列110、外围电路120、控制逻辑电路130；其中：
所述存储器单元阵列110包括多个存储器单元111；
所述外围电路120，包括编程操作电路121和第一锁存器122；其中，所述编程操作电路121，用于对选择的所述存储器单元111执行编程脉冲施加操作、验证操作和失败比特数统计操作；所述第一锁存器122，用于存储第i-1统计数据，所述第i-1统计数据为用于统计第i-1编程操作的失败比特数所需的数据，i为大于1的整数；
所述控制逻辑电路130，用于在所述编程脉冲施加操作期间控制所述外围电路120在对所述存储器单元111施加所述第i编程脉冲的过程中，执行以下操作：从所述第一锁存器122读取所述第i-1统计数据；根据所述第i-1统计数据，执行所述第i-1编程操作的失败比特数统计操作。
这里，存储器单元阵列110可以包括多个存储器块，每个存储器块可以包括多个存储器单元。在实施时，所述多个存储器单元可以是非易失性存储器单元，也可以是其他存储器单元，本申请实施例对此并不限定。
本申请实施例提供一种失败比特数统计方法，应用于如图1C所示的存储器设备。图1D为本申请实施例提供的一种失败比特数统计方法的实现流程示意图，如图1D所示，该方法可由存储器设备的控制逻辑电路执行，包括：
步骤S101，将第i编程脉冲施加到存储器单元；
这里，存储器单元为存储器单元阵列中被选择进行编程的存储器单元。在实施时，可以通过存储器设备的外围电路中的编程操作电路，对所述存储器单元阵列执行编程脉冲施加操作在编程脉冲施加操作来控制选择的存储器单元阵列的位线的电位水平。
步骤S102，在施加所述第i编程脉冲的过程中，执行以下操作：从第一锁存器读取第i-1统计数据，所述第i-1统计数据为用于统计第i-1编程操作的失败比特数所需的数据；根据所述第i-1统计数据，执行所述第i-1编程操作的失败比特数统计操作；其中，i为大于1的整数。
这里，第i编程脉冲的过程中，包括第i编程准备操作阶段和第i编程稳定执行阶段。其中，第i编程准备操作为执行第i编程操作相关的状态和数据的准备操作，在电压时序上对应对选择字线施加第i通过电压的阶段，第i编程稳定执行阶段为在编程脉冲施加操作期间响应编程数据来控制存储器单元阵列的位线的电位水平，在电压时序上对应对选择字线施加第i编程电压的阶段。在一些实施例中，可以在第i编程准备操作之后，也即对选择字线施加第i通过电压之后，在第i编程稳定执行阶段从第一锁存器读取第i-1统计数据。
图1E为本申请实施例失败比特数统计方法中编程过程的电压时序图，如图1E所示，失败比特数统计(FBC)操作在下一次编程(Next Program，Next PGM)脉冲的过程中执行。在下一次编程(Next Program，Next PGM)脉冲过程中，对顶部选择栅极施加通过电压Vpass1，对选择字线首先施加通过电压Vpass，然后施加编程电压VPGM+ISPP(包括在编程迭代过程中前一次的编程(Programming，PGM)电压以及每次迭代的增量步长脉冲编程(Incremental Step Pulse Programming，ISPP)电压)，对底部选择栅极不施加电压，保持接地。在时序上，FBC操作是在对选择字线施加通过电压Vpass之后，在施加编程电压VPGM的过程中执行的，此时，顶部选择栅极处于施加通过电压Vpass1的过程中，底部选择栅极处于不施加电压的过程中。
第i-1统计数据存储在第一锁存器中，可以是用于表示对每一存储器单元执行第i-1编程操作是否通过的数据，根据每一存储器单元是否编程通过的数据，可以统计第i-1编程操作的失败比特数。在一些实施例中，可以采用二进制编码来表示存储器单元是否编程通过，例如，可以用0表示编程通过，1表示编程不通过；也可以用1表示编程通过，也可以用0表示编程不通过。在实施时，本领域技术人员可以根据实际情况选择合适的方式表示存储器单元是否编程通过，本申请实施例对此并不限定。
本申请实施例提供的失败比特数统计方法，可以在施加下一个编程脉冲的过程中，从第一锁存器中读取统计失败比特数量所需的数据，并进行失败比特数统计操作，这样，在整个编程操作的迭代过程中失败比特数统计操作不占用额外的时间，从而可以节省整个编程操作的迭代过程的执行时间，提高对存储器单元编程的效率。
本申请实施例首先提供一种存储器设备，图2A为本申请实施例提供的存储器设备的组成结构示意图，如图2A所示，所述存储器设备100包括：存储器单元阵列110、外围电路120、控制逻辑电路130；其中：
所述存储器单元阵列110包括多个存储器单元111；
所述外围电路120，包括编程操作电路121、第一锁存器122和第二锁存器123；其中，所述编程操作电路121，用于对选择的所述存储器单元111执行编程脉冲施加操作、验证操作和失败比特数统计操作；所述第一锁存器122，用于存储第i-1统计数据，所述第i-1统计数据为用于统计第i-1编程操作的失败比特数所需的数据，i为大于1的整数；所述第二锁存器123用于存储第i编程数据，所述第i编程数据为对所述存储器单元执行第i编程操作所需的数据；
所述控制逻辑电路130，用于在所述编程脉冲施加操作期间控制所述外围电路120在对所述存储器单元111施加所述第i编程脉冲的过程中，执行以下操作：从所述第一锁存器122读取所述第i-1统计数据；根据所述第i-1统计数据，执行所述第i-1编程操作的失败比特数统计操作；从所述第二锁存器读取所述第i编程数据；根据所述第i编程数据，执行所述第i编程操作。
这里，存储器单元阵列110可以包括多个存储器块，每个存储器块可以包括多个存储器单元。在实施时，所述多个存储器单元可以是非易失性存储器单元，也可以是其他存储器单元，本申请实施例对此并不限定。
在一些实施例中，所述外围电路120还包括：统计数据读取电路，用于所述控制逻辑电路从所述第一锁存器中读取所述第i-1统计数据。图2B为本申请实施例提供的一种存储器设备的外围电路的硬件结构示意图，如图2B所示，B通路为统计数据读取电路，11为感测锁存器，12为低电压阈值锁存器(Low Voltage Threshold Latch，LVT Latch)，通过B通路，可以在进行失败比特数量检查时从低电压阈值锁存器12中读取数据，利用低电压阈值锁存器12中存储的统计数据来进行失败比特数统计操作。
本申请实施例提供一种失败比特数统计方法，应用于如图2A所示的存储器设备。图2C为本申请实施例提供的一种失败比特数统计方法的实现流程示意图，如图2C所示，该方法可由存储器设备的控制逻辑电路执行，包括：
步骤S201，将第i编程脉冲施加到存储器单元；
这里，步骤S201对应于前述步骤S101，在实施时可以参照步骤S101的具体实施方式，在此不再赘述。
步骤S202，在施加所述第i编程脉冲的过程中，执行以下操作：从第一锁存器读取第i-1统计数据，所述第i-1统计数据为用于统计第i-1编程操作的失败比特数所需的数据；根据所述第i-1统计数据，执行所述第i-1编程操作的失败比特数统计操作；从第二锁存器读取第i编程数据，所述第i编程数据为对所述存储器单元执行第i编程操作所需的数据；根据所述第i编程数据，执行所述第i编程操作；其中，i为大于1的整数。
这里，第i编程数据存储在第二锁存器中，为控制逻辑电路通过将第i-1编程脉冲增加步进电压而得到。在实施时，所述第二锁存器是与第一锁存器不同的另一锁存器。
第二锁存器与存储器设备的编程操作电路形成通路，在执行所述第i编程操作时，控制逻辑电路可以控制该编程操作电路相应从所述第二锁存器中读取的第i编程数据，对选择的存储器单元的位线施加相应的编程脉冲。
在一些实施例中，所述失败比特数统计方法应用于存储器中存储器单元的页面编程过程，所述第一锁存器为所述存储器的页面缓冲器中的低电压阈值锁存器(Low VoltageThreshold Latch，LVT Latch)，所述第二锁存器为所述页面缓冲器中的感测锁存器。
本申请实施例提供的失败比特数统计方法，可以在施加编程脉冲的过程中，从第一锁存器中读取统计前一编程操作失败比特数量所需的数据进行失败比特数统计操作，并从第二锁存器中读取对存储器单元执行本次编程操作所需的数据，进行编程操作。这样，在整个编程操作的迭代过程中可以在当前编程脉冲的过程中，并行执行当前编程操作和对前一编程操作的失败比特数统计操作，从而使得失败比特数统计操作不占用额外的时间，从而可以节省整个编程操作的迭代过程的执行时间，提高对存储器单元编程的效率。
本申请实施例提供一种失败比特数统计方法，应用于如图2A所示的存储器设备。图3为本申请实施例提供的一种失败比特数统计方法的实现流程示意图，如图3所示，该方法可由存储器设备的控制逻辑电路执行，包括：
步骤S301，执行第i-1编程操作的验证操作，获得所述第i-1验证结果；其中，所述第i-1验证结果包括第i-1统计数据和第i编程数据，其中第i-1统计数据为用于统计第i-1编程操作的失败比特数所需的数据，所述第i编程数据为用于对存储器单元执行第i编程操作所需的数据；
这里，在执行第i-1编程操作的验证操作过程中，由编程操作电路生成验证电压，所述验证电压可以被施加到选中的存储器块中的选中的字线，并且页面缓冲器可以感测对应的位线的电位水平，并确定选择的编程存储器单元的阈值电压是否大于验证电压，从而实现编程验证操作。当选择的编程存储器单元的阈值电压大于验证电压时，可以确定编程通过；当选择的编程存储器单元中的至少一个的阈值电压低于验证电压时，可以确定编程不通过。这样通过执行第i-1编程操作的验证操作，可以得到第i-1编程操作中选中的存储块中的所有存储器单元编程是否通过的数据，也就是第i-1统计数据。
当确定编程不通过时，控制逻辑电路可以将第i-1编程脉冲增加步进电压而得到新的编程脉冲。在一些实施例中，所述第i编程数据可以包括所述新的编程脉冲。
步骤S302，将所述第i编程数据存储至所述第二锁存器中；
这里，可以通过第二锁存器的写入电路，将所述第i编程数据存储至所述第二锁存器中。
步骤S303，将第i编程脉冲施加到存储器单元；
步骤S304，在施加所述第i编程脉冲的过程中，执行以下操作：从第一锁存器读取第i-1统计数据，所述第i-1统计数据为用于统计第i-1编程操作的失败比特数所需的数据；根据所述第i-1统计数据，执行所述第i-1编程操作的失败比特数统计操作；从第二锁存器读取第i编程数据，所述第i编程数据为对所述存储器单元执行第i编程操作所需的数据；根据所述第i编程数据，执行所述第i编程操作；其中，i为大于1的整数。
这里，步骤S303和S304对应于前述步骤S201和S202，在实施时可以参照步骤S201和S202的具体实施方式，在此不再赘述。
在一些实施例中，可以在所述将第i编程脉冲施加到存储器单元之前，将所述第i-1统计数据存储至所述第一锁存器中；或者，在施加所述第i编程脉冲的过程中，在所述从第一锁存器读取第i-1统计数据之前，将所述第i-1统计数据存储至所述第一锁存器中。在实施时，可以在执行完第i-1编程操作的验证操作之后，获得第i-1验证结果中的第i-1统计数据，并将所述第i-1统计数据存储至第一锁存器中；或者，可以在执行完第i-1编程操作的验证操作之后，获得第i-1验证结果中的第i-1统计数据，在施加第i编程脉冲的过程中，在从第一锁存器中读取所述第i-1统计数据之前将所述第i-1统计数据存储至所述第一锁存器中。
本申请实施例提供一种失败比特数统计方法，应用于如图2A所示的存储器设备。图4为本申请实施例提供的一种失败比特数统计方法的实现流程示意图，如图4所示，该方法可由存储器设备的控制逻辑电路执行，包括：
步骤S401，执行第i-1编程操作的验证操作，获得所述第i-1验证结果；其中，所述第i-1验证结果包括第i-1统计数据和第i编程数据，其中第i-1统计数据为用于统计第i-1编程操作的失败比特数所需的数据，所述第i编程数据为用于对存储器单元执行第i编程操作所需的数据；
步骤S402，将所述第i-1统计数据存储至所述第一锁存器中；
步骤S403，将所述第i编程数据存储至所述第二锁存器中。
步骤S404，将第i编程脉冲施加到存储器单元；
步骤S405，在施加所述第i编程脉冲的过程中，执行以下操作：从第一锁存器读取第i-1统计数据，所述第i-1统计数据为用于统计第i-1编程操作的失败比特数所需的数据；根据所述第i-1统计数据，执行所述第i-1编程操作的失败比特数统计操作；从第二锁存器读取第i编程数据，所述第i编程数据为对所述存储器单元执行第i编程操作所需的数据；根据所述第i编程数据，执行所述第i编程操作；其中，i为大于1的整数。
这里，步骤S401、403至S405对应于前述步骤S301和S304，在实施时可以参照步骤S301和S304的具体实施方式，在此不再赘述。
步骤S406，执行第i编程操作的验证操作，获得所述第i验证结果；其中，所述第i验证结果包括第i统计数据和第i+1编程数据；
这里，步骤S406在实施时可以参照前述步骤S401的具体实施方式，在此不再赘述。
步骤S407，将所述第i统计数据存储至所述第一锁存器中；
这里，可以通过第一锁存器的写入电路，将所述第i统计数据存储至所述第一锁存器中。
步骤S408，将所述第i+1编程数据存储至所述第二锁存器中。
这里，可以通过第二锁存器的写入电路，将所述第i+1编程数据存储至所述第二锁存器中。
在一些实施例中，所述第i验证结果还包括第i编程结果，所述第i编程结果用于表征对所述存储器单元执行的第i编程操作是否通过；对应地，所述方法还包括：当所述第i编程结果为不通过时，将第i编程脉冲增加特定的步进电压得到第i+1编程脉冲；将所述第i+1编程脉冲施加到所述存储器单元。
本申请实施例提供一种失败比特数统计方法，应用于如图2A所示的存储器设备。图5为本申请实施例提供的一种失败比特数统计方法的实现流程示意图，如图5所示，该方法可由存储器设备的控制逻辑电路执行，包括：
步骤S501，执行第i-1编程操作的验证操作，获得所述第i-1验证结果；其中，所述第i-1验证结果包括第i-1统计数据和第i编程数据，其中第i-1统计数据为用于统计第i-1编程操作的失败比特数所需的数据，所述第i编程数据为用于对存储器单元执行第i编程操作所需的数据；
步骤S502，将所述第i编程数据存储至所述第二锁存器中；
步骤S503，将第i编程脉冲施加到存储器单元；
步骤S504，在施加所述第i编程脉冲的过程中，执行以下操作：将所述第i-1统计数据存储至所述第一锁存器中，从第一锁存器读取第i-1统计数据，所述第i-1统计数据为用于统计第i-1编程操作的失败比特数所需的数据；根据所述第i-1统计数据，执行所述第i-1编程操作的失败比特数统计操作；从第二锁存器读取第i编程数据，所述第i编程数据为对所述存储器单元执行第i编程操作所需的数据；根据所述第i编程数据，执行所述第i编程操作；其中，i为大于1的整数；
步骤S505，执行第i编程操作的验证操作，获得所述第i验证结果；其中，所述第i验证结果包括第i统计数据和第i+1编程数据；
步骤S506，将所述第i+1编程数据存储至所述第二锁存器中；
步骤S507，在施加所述第i+1编程脉冲的过程中，在所述从第一锁存器读取第i-1统计数据之前，将所述第i统计数据存储至所述第一锁存器中。
这里，步骤S501至S503、S505和S506对应于前述步骤S401、S403、S404、S406和S408，在实施时可以参照步骤S401、S403、S404、S406和S408的具体实施方式，在此不再赘述。
在一些实施例中，所述第i验证结果还包括第i编程结果，所述第i编程结果用于表征对所述存储器单元执行的第i编程操作是否通过；对应地，所述方法还包括：当所述第i编程结果为不通过时，将第i编程脉冲增加特定的步进电压得到第i+1编程脉冲；将所述第i+1编程脉冲施加到所述存储器单元。
本申请实施例提供一种存储器设备，图2A为本申请实施例提供的存储器设备的组成结构示意图，如图2A所示，所述存储器设备100包括：存储器单元阵列110、外围电路120、控制逻辑电路130；其中：
所述存储器单元阵列110包括多个存储器单元111；
所述外围电路120，包括编程操作电路121、第一锁存器122和第二锁存器123；其中，所述编程操作电路121，用于对选择的所述存储器单元111执行编程脉冲施加操作、验证操作和失败比特数统计操作；所述第一锁存器122，用于存储第i-1统计数据，所述第i-1统计数据为用于统计第i-1编程操作的失败比特数所需的数据，i为大于1的整数；所述第二锁存器123用于存储第i编程数据，所述第i编程数据为对所述存储器单元执行第i编程操作所需的数据；
所述控制逻辑电路130，用于在所述编程脉冲施加操作期间控制所述外围电路120在对所述存储器单元111施加所述第i编程脉冲的过程中，执行以下操作：从所述第一锁存器122读取所述第i-1统计数据；根据所述第i-1统计数据，执行所述第i-1编程操作的失败比特数统计操作；从所述第二锁存器读取所述第i编程数据；根据所述第i编程数据，执行所述第i编程操作。
这里，存储器单元阵列110可以包括多个存储器块，每个存储器块可以包括多个存储器单元。在实施时，所述多个存储器单元可以是非易失性存储器单元，也可以是其他存储器单元，本申请实施例对此并不限定。
在一些实施例中，所述外围电路120还包括：页面缓冲器，用于在所述编程脉冲施加操作期间根据编程数据控制所述存储器单元阵列的位线的电位水平，并且在所述验证操作期间通过感测所述位线的电位水平来暂时存储所述多个存储器单元中的选中的存储器单元的感测数据。对应地，所述第一锁存器为所述页面缓冲器中的低电压阈值锁存器；所述第二锁存器为所述页面缓冲器中的感测锁存器。
在一些实施例中，所述控制逻辑电路，还用于：在所述将第i编程脉冲施加到存储器单元之前，执行第i-1编程操作的验证操作，获得所述第i-1验证结果；其中，所述第i-1验证结果包括所述第i-1统计数据和所述第i编程数据。
在一些实施例中，所述控制逻辑电路，还用于：当所述将第i编程脉冲施加到存储器单元执行完成之后，执行第i编程操作的验证操作，获得所述第i验证结果；其中，所述第i验证结果包括第i编程结果，所述第i编程结果用于判断对所述存储器单元执行的第i编程操作是否通过；当所述第i编程结果为通过时，将第i编程脉冲增加特定的步进电压得到第i+1编程脉冲；将第i+1编程脉冲施加到所述存储器单元。
以上存储器设备实施例的描述，与上述方法实施例的描述是类似的，具有同方法实施例相似的有益效果。对于本申请存储器设备实施例中未披露的技术细节，请参照本申请方法实施例的描述而理解。
应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本申请的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本申请的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
在本申请所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过其它的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合、或通信连接可以是通过一些接口，设备或单元的间接耦合或通信连接，可以是电性的、机械的或其它形式的。
上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元；既可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。
另外，在本申请各实施例中的各功能单元可以全部集成在一个处理单元中，也可以是各单元分别单独作为一个单元，也可以两个或两个以上单元集成在一个单元中；上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。
本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储于计算机可读取存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：移动存储设备、只读存储器(Read Only Memory，ROM)、磁碟或者光盘等各种可以存储程序代码的介质。
或者，本申请上述集成的单元如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请实施例的技术方案本质上或者说对相关技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机、服务器、或者网络设备等)执行本申请各个实施例所述方法的全部或部分。而前述的存储介质包括：移动存储设备、ROM、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述，仅为本申请的实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。
Claims (10)
1.一种失败比特数统计方法，其特征在于，所述方法包括：
将第i编程脉冲施加到存储器单元；
在施加所述第i编程脉冲的过程中，执行以下操作：
从第一锁存器读取第i-1统计数据，所述第i-1统计数据为用于统计第i-1编程操作的失败比特数所需的数据；
根据所述第i-1统计数据，执行所述第i-1编程操作的失败比特数统计操作；
从第二锁存器读取第i编程数据，所述第i编程数据为对所述存储器单元执行第i编程操作所需的数据；
根据所述第i编程数据，执行所述第i编程操作；
所述将第i编程脉冲施加到存储器单元之前，所述方法还包括：
执行第i-1编程操作的验证操作，获得所述第i-1验证结果；其中，所述第i-1验证结果包括第i-1统计数据和第i编程数据，其中第i-1统计数据为用于统计第i-1编程操作的失败比特数所需的数据，所述第i编程数据为用于对存储器单元执行第i编程操作所需的数据；
将所述第i编程数据存储至所述第二锁存器中；
其中，i为大于1的整数。
2.根据权利要求1所述的方法，其特征在于，所述方法应用于存储器中存储器单元的页面编程过程；
所述第一锁存器为所述存储器的页面缓冲器中的低电压阈值锁存器；
所述第二锁存器为所述页面缓冲器中的感测锁存器。
3.根据权利要求1所述的方法，其特征在于，所述方法还包括：
在所述将第i编程脉冲施加到存储器单元之前，将所述第i-1统计数据存储至所述第一锁存器中；或者，
在施加所述第i编程脉冲的过程中，在所述从第一锁存器读取第i-1统计数据之前，将所述第i-1统计数据存储至所述第一锁存器中。
4.根据权利要求3所述的方法，其特征在于，所述方法还包括：
当所述将第i编程脉冲施加到存储器单元执行完成之后，执行第i编程操作的验证操作，获得所述第i验证结果；其中，所述第i验证结果包括第i统计数据和第i+1编程数据；
将所述第i统计数据存储至所述第一锁存器中；
将所述第i+1编程数据存储至所述第二锁存器中。
5.根据权利要求3所述的方法，其特征在于，所述方法还包括：
当所述将第i编程脉冲施加到存储器单元执行完成之后，执行第i编程操作的验证操作，获得所述第i验证结果；其中，所述第i验证结果包括第i统计数据和第i+1编程数据；
将所述第i+1编程数据存储至所述第二锁存器中；
对应地，在施加所述第i+1编程脉冲的过程中，在从所述第一锁存器读取第i统计数据之前，还包括：
将所述第i统计数据存储至所述第一锁存器中。
6.根据权利要求4或5所述的方法，其特征在于，所述第i验证结果还包括第i编程结果，所述第i编程结果用于表征对所述存储器单元执行的第i编程操作是否通过；
对应地，所述方法还包括：
当所述第i编程结果为不通过时，将第i编程脉冲增加特定的步进电压得到第i+1编程脉冲；
将所述第i+1编程脉冲施加到所述存储器单元。
7.一种存储器设备，其特征在于，包括：
存储器单元阵列，所述存储器单元阵列包括多个存储器单元；
外围电路，包括编程操作电路和第一锁存器；其中，所述编程操作电路，用于对所述存储器单元阵列执行编程脉冲施加操作、验证操作和失败比特数统计操作；所述第一锁存器，用于存储第i-1统计数据，所述第i-1统计数据为用于统计第i-1编程操作的失败比特数所需的数据，i为大于1的整数；
控制逻辑电路，用于在所述编程脉冲施加操作期间控制所述外围电路在对所述存储器单元阵列施加所述第i编程脉冲的过程中，执行以下操作：从所述第一锁存器读取所述第i-1统计数据；根据所述第i-1统计数据，执行所述第i-1编程操作的失败比特数统计操作；
所述外围电路还包括第二锁存器；所述第二锁存器用于存储第i编程数据，所述第i编程数据为对所述存储器单元执行第i编程操作所需的数据；
所述控制逻辑电路，还用于在所述编程脉冲施加操作期间控制所述外围电路在对所述存储器单元阵列施加所述第i编程脉冲的过程中，还执行以下操作：
从所述第二锁存器读取所述第i编程数据；
根据所述第i编程数据，执行所述第i编程操作；
所述控制逻辑电路，还用于：在将第i编程脉冲施加到存储器单元之前，执行第i-1编程操作的验证操作，获得所述第i-1验证结果；其中，所述第i-1验证结果包括所述第i-1统计数据和所述第i编程数据。
8.根据权利要求7所述的存储器设备，其特征在于，所述外围电路包括：
页面缓冲器，用于在所述编程脉冲施加操作期间根据编程数据控制所述存储器单元阵列的位线的电位水平，并且在所述验证操作期间通过感测所述位线的电位水平来暂时存储所述多个存储器单元中的选中的存储器单元的感测数据；
对应地，所述第一锁存器为所述页面缓冲器中的低电压阈值锁存器；所述第二锁存器为所述页面缓冲器中的感测锁存器。
9.根据权利要求7所述的存储器设备，其特征在于，
所述外围电路还包括：统计数据读取电路，用于所述控制逻辑电路从所述第一锁存器中读取所述第i-1统计数据。
10.根据权利要求9所述的存储器设备，其特征在于，
所述控制逻辑电路，还用于：当将第i编程脉冲施加到存储器单元执行完成之后，执行第i编程操作的验证操作，获得所述第i验证结果；其中，所述第i验证结果包括第i编程结果，所述第i编程结果用于表征对所述存储器单元执行的第i编程操作是否通过；当所述第i编程结果为不通过时，将第i编程脉冲增加特定的步进电压得到第i+1编程脉冲；将第i+1编程脉冲施加到所述存储器单元。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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