KR101531456B1 - 세그먼트된 프로그래밍 방법 및 메모리 디바이스 - Google Patents

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Abstract

세그먼트된 프로그래밍 방법, 프로그램 검증, 및 메모리 디바이스가 개시된다. 프로그래밍을 위한 하나의 방법은 프로그래밍 전압으로 메모리 셀을 바이어싱하는 단계; 및 복수의 램프 전압 신호 세그먼트로 상기 메모리 셀을 프로그램 검증하는 단계를 포함하되, 각 램프 전압 신호 세그먼트는 다른 램프 전압 신호 세그먼트와 다른 시작 전압과 다른 종료 전압을 구비한다.

Description

세그먼트된 프로그래밍 방법 및 메모리 디바이스{METHODS FOR SEGMENTED PROGRAMMING AND MEMORY DEVICES}
본 실시예는 일반적으로 메모리에 관한 것으로, 특정 실시예는 메모리의 프로그래밍에 관한 것이다.
플래시 메모리 디바이스는 광범위한 전자 애플리케이션을 위한 비휘발성 메모리의 대중적인 소스로 개발되었다. 플래시 메모리 디바이스는 일반적으로 높은 메모리 밀도, 높은 신뢰성, 및 낮은 전력 소비를 가능하게 하는 하나의 트랜지스터 메모리 셀을 사용한다. 플래시 메모리의 일반적인 사용은 퍼스널 컴퓨터, 플래시 드라이브, 디지털 카메라 및 셀룰러 전화를 포함한다. 기본 입력/출력 시스템(basic input/output system)(BIOS)과 같은 시스템 데이터와 프로그램 코드는 일반적으로 퍼스널 컴퓨터 시스템에 사용하기 위해 플래시 메모리 디바이스에 저장된다.
일반적인 플래시 메모리 디바이스는 일반적으로 한번에 하나의 바이트 대신에 블록마다에 기초하여 소거되고 재프로그래밍될 수 있는 메모리 블록으로 구성된다. 전하 저장 구조(예를 들어, 플로팅 게이트(floating gate) 또는 전하 트랩) 또는 다른 물리적 현상(예를 들어, 위상 변화 또는 분극)의 소거 또는 프로그래밍을 통해 메모리 셀 각각의 임계 전압의 변화는 각 셀의 데이터 값을 결정한다. 이런 유형의 셀의 데이터는 전하 저장 구조의 변화의 존재나 부재에 의해 결정된다.
프로그래밍 동작은 일반적으로 프로그래밍되는 메모리 셀의 제어 게이트에 적용되는 증분적으로 증가하는 프로그래밍 펄스의 시리즈를 포함한다. 각 프로그래밍 펄스 후에 프로그램 검증 동작(program verify operation)은 앞선 프로그래밍 펄스로부터 초래되는 메모리 셀의 임계 전압을 결정할 수 있다.
프로그램 검증 동작은 프로그래밍되는 메모리 셀의 제어 게이트에 램프 전압 신호(ramped voltage signal)를 인가하는 단계를 포함할 수 있다. 램프 전압 신호가 메모리 셀이 프로그래밍되는 임계 전압에 도달할 때, 메모리 셀이 턴온되고 센스 회로는 메모리 셀에 연결된 데이터 라인(예를 들어, 비트 라인) 상의 전류를 검출한다.
각 프로그램 검증 동작에 램프 전압 신호는 메모리 셀에 대해 전체 Vt 전압 범위를 커버한다. 예를 들어, 메모리 셀에 대해 소거된 임계 전압이 -3V 만큼 낮아질 수 있고 프로그래밍된 임계 전압이 5V 만큼 높아질 수 있다면, 램프 전압 신호는 -3V에서 시작하고 5V로 증가될 수 있다. 따라서, 각 프로그래밍 동작은 전체 프로그램 검증 램프 전압 신호를 생성하는 시간에 프로그래밍 펄스 시간을 더한 것을 포함한다. 메모리 블록의 각 메모리 셀에 이러한 프로그래밍 동작을 수행하는 것은 많은 시간을 사용하고 메모리 시스템에서 성능 병목을 생성할 수 있다.
전술된 이유 때문에 그리고 본 명세서를 판독하고 이해할 때 이 기술 분야에 통상의 지식을 가진 자에게는 명백한 다른 이유 때문에 이 기술 분야에서 보다 효율적인 프로그래밍 동작이 요구된다.
도 1은 메모리 어레이에 대한 프로그램 검증 회로의 일 실시예의 블록도;
도 2는 도 1의 블록도에 따라 NAND 메모리 어레이의 일 실시예의 일부 개략도;
도 3은 프로그램 검증 동작의 세그먼트화의 일 실시예의 플롯(plot)을 도시한 도면;
도 4a 내지 도 4c는 세그먼트된 프로그램 검증 동작(segmented program verify operation)을 병합하는 것을 프로그래밍하는 방법의 일 실시예의 흐름도;
도 5는 도 4의 방법에 따라 다수 레벨의 메모리 셀 어레이에 대해 상이한 프로그램 상태의 일 실시예의 플롯을 도시한 도면;
도 6은 도 1의 프로그램 검증 회로를 병합할 수 있는 메모리 시스템의 일 실시예의 블록도.
이하 상세한 설명에서, 그 일부를 형성하며 특정 실시예를 예로서 도시하는 첨부 도면을 참조한다. 도면에서 동일한 부호는 여러 도면에 걸쳐 실질적으로 유사한 성분을 나타낸다. 다른 실시예들이 사용될 수 있고 구조적, 논리적 또는 전기적 변화가 본 발명의 범위를 벗어남이 없이 이루어질 수 있다. 그러므로, 이하 상세한 설명은 발명을 제한하는 의미로 해석되어서는 안 된다.
도 1은 메모리 어레이(101)에 대한 프로그램 검증 회로의 일 실시예의 블록도를 도시한다. 프로그램 검증될 메모리 어레이(101)는 도 2에 도시되고 이후에 설명되는 NAND 어레이와 같은 비휘발성 메모리 어레이일 수 있다. 대안적인 실시예는 다른 유형의 메모리 어레이를 사용할 수 있다. 예시를 위한 목적으로, 선택된 액세스 라인(예를 들어, 워드 라인)에 연결된 메모리 셀(120, 121)이 프로그램 검증되는 것으로 가정된다.
램프 전압 생성기 회로(100)는 메모리 어레이(101)에 연결된다. 램프 전압 생성기 회로(100)는 프로그램 검증 동작 동안 선택된 워드 라인을 통해 메모리 셀의 제어 게이트에 인가되는 램프 전압 신호를 생성하는 일을 한다. 이후 더 상세히 설명되는 바와 같이, 램프 전압 신호가 인가되는 선택된 메모리 셀의 임계 전압으로 증가할 때 이 메모리 셀이 활성화(activated)되고 선택된 메모리 셀에 연결된 비트 라인에 전류가 흐르게 한다. 이 전류는 선택된 메모리 셀이 프로그래밍되는 임계 전압을 결정하기 위해 센스 회로(sense circuitry)에 의해 검출된다.
램프 전압 생성기 회로(100)는 디지털-아날로그 컨버터(digital-to-analog converter)(DAC)(111)에 연결된 카운터(110)를 포함한다. 카운터(110)는 클록 입력(CLK)의 전이를 카운트하고 이 카운트를 디지털-아날로그 컨버터(111)에 출력하고, 이 디지털-아날로그 컨버터는 이 카운터를 아날로그 램프 전압 신호로 변환한다. 아날로그 램프 전압 신호는 버퍼(112)에 입력되고, 이 버퍼는 전류 이득, 전압 이득, 및/또는 램프 전압 생성기 회로(100)로부터 메모리 어레이(101)로의 전기적 임피던스 변환 중 하나 이상을 제공할 수 있다.
DAC(111)의 범위는 램프 전압 생성기 회로(100)에 의해 생성된 램프 전압 신호 세그먼트의 의도된 Vt 범위를 커버하기 위해 V시작 및 V정지에 의해 한정될 수 있다. V시작 및 V정지 신호는 프로그램 검증 회로와 동일한 칩(미도시)에서 생성될 수 있다.
램프 전압 신호 세그먼트의 생성은 카운터(110)에 CLK를 턴온하는 것에 의해 개시될 수 있다. 이 이벤트는 프로그램 검증 회로와 동일한 칩에 있을 수 있는 상태 기계(미도시)에 의해 제어될 수 있다. 램프 전압 신호 세그먼트가 완료되면, 예를 들어 카운터(110)가 최대 카운트에 도달할 때, "램프_완료"라고 언급된 신호가 회로(100)로부터 생성되어, 램프 전압 신호 세그먼트가 정지 전압(V정지)에 도달한 것을 나타내기 위해 다시 상태 기계(미도시)로 송신된다.
도 1의 실시예에서, 카운터(110)는 8비트 카운터이다. 카운터(110)는 00000000로부터 11111111(예를 들어, 0 내지 255)의 이진 카운트를 출력한다. 최상위 7개 비트(예를 들어, 비트 1 내지 7)는 버퍼(107)를 통해 주변 회로(105)로 출력된다. 이 7 비트 카운트는 이후 Vt 카운트라고 언급되며 0000000로부터 1111111(예를 들어 0 내지 127)의 이진 카운트이다. 램프 전압 신호 세그먼트(예를 들어, 도 3의 세그먼트(301 내지 303) 참조)가 프로그래밍되는 메모리 셀의 임계 전압에 도달할 때, Vt 카운트는 주변 회로(105)의 래치(latch)에 래칭된다. 래칭된 Vt 카운트는 메모리 셀을 활성화시킨 특정 전압을 생성한 카운트에 대응하기 때문에 프로그래밍되는 메모리 셀의 임계 전압을 나타낸다.
주변 회로(105)(예를 들어, 페이지 버퍼)는 일 실시예에서, 센스 회로, 래치, 및 비교기를 포함한다. 주변 회로(105)는 예를 들어, 비트 라인을 통해 메모리 어레이(101)에 더 연결된다. 주변 회로(105)의 보다 상세한 동작은 이후 설명된다.
도 2는 비휘발성 메모리 셀의 직렬 스트링(series string)을 포함하는, 도 1에 도시된 바와 같이, NAND 아키텍처 메모리 어레이(201)의 일부의 일 실시예의 개략도를 도시한다. 메모리 어레이의 본 실시예는 예시된 NAND 아키텍처로 제한되지 않는다. 대안적인 실시예는 NOR 또는 다른 아키텍처를 더 사용할 수 있다.
메모리 어레이(201)는 직렬 스트링(204, 205)과 같은 열로 배열된 비휘발성 메모리 셀(예를 들어, 플로우팅 게이트)의 어레이를 포함한다. 각 셀은 각 직렬 스트링(204, 205)에서 드레인이 소스에 연결된다. 다수의 직렬 스트링(204, 205)에 걸쳐 있는 액세스 라인(예를 들어, 워드 라인)(WL0 내지 WL31)은 행으로 메모리 셀의 제어 게이트를 바이어싱하기 위하여 행으로 각 메모리 셀의 제어 게이트에 연결된다. 짝수/홀수 비트 라인(BL_E, BL_O)과 같은 데이터 라인은 직렬 스트링에 연결되고, 종국적으로 선택된 비트 라인 상의 전류 또는 전압을 센싱하는 것에 의해 각 셀의 상태를 검출하는 센스 회로에 연결된다.
메모리 셀의 각 직렬 스트링(204, 205)은 소스 선택 게이트(216, 217)(예를 들어, 트랜지스터)에 의해 소스 라인(206)에 그리고 드레인 선택 게이트(212, 213)(예를 들어, 트랜지스터)에 의해 개별 비트 라인(BL_E, BL_O)에 연결된다. 소스 선택 게이트(216, 217)는 제어 게이트에 연결된 소스 선택 게이트 제어 라인(SG)(S)(218)에 의해 제어된다. 드레인 선택 게이트(212, 213)는 드레인 선택 게이트 제어 라인(SG)(D)(214)에 의해 제어된다.
각 메모리 셀은 단일 레벨 셀(single level cell)(SLC) 또는 다중 레벨 셀(multiple level cell)(MLC)로 프로그래밍될 수 있다. 각 셀의 임계 전압(Vt)은 그 셀의 데이터 값을 나타낸다. 예를 들어, SLC에서, 2.5V의 Vt는 프로그래밍된 셀을 나타낼 수 있는 반면, -0.5V의 Vt는 소거된 셀을 나타낼 수 있다. MLC는 상이한 상태를 각각 나타내는 다수의 Vt 범위를 사용한다. 다중 레벨 셀은 특정 Vt 범위에 비트 패턴을 할당하는 것에 의해 전통적인 플래시 셀의 아날로그 특성을 이용할 수 있다. 이 기술은 셀에 할당된 Vt 범위의 양에 따라 셀마다 2개 이상의 비트를 나타내는 데이터 값을 저장할 수 있게 한다.
메모리 셀을 프로그래밍하는 시간의 양은 각 프로그래밍 펄스 후에 프로그램 검증 동작을 달성하는 시간에 프로그래밍 펄스 시간을 더한 것을 포함할 수 있다. 메모리 셀이 프로그래밍 펄스를 나타낼 때마다 그 임계 전압이 증가될 수 있다. 그리하여 메모리 셀이 프로그램 검증될 때마다 동일한 램프 전압 신호를 사용하는 것은 시간을 낭비할 수 있다.
세그먼트된 프로그램 검증 동작은 프로그램 검증 램프 전압 신호를 다수의 세그먼트로 세그먼트화(예를 들어 분할)한다. 도 3은 이러한 세그먼트된 동작의 일례를 도시한다. 도 3 및 본 설명은 3개의 세그먼트를 언급하지만, 본 실시예는 세그먼트의 임의의 특정 개수로 제한되지 않는다.
도 3은 종래의 램프 전압 생성기 회로의 출력일 수 있는 일반적인 램프 전압 신호(300)를 도시한다. 예시의 목적을 위하여 이 램프 전압 신호(300)는 -3V에서 시작해서 40.96㎲의 시간 기간 동안 5V로 증가하도록 가정된다. 본 발명의 하나 이상의 실시예에서, 이러한 램프 전압 신호는 대신 3개의 세그먼트(301 내지 303)로 세그먼트화될 수 있고, 여기서 3개의 세그먼트(301 내지 303) 각각은 12.8㎲의 시간 기간을 구비할 수 있다.
3개의 세그먼트(301 내지 303) 각각은 인접한 세그먼트와 중첩(overlap)된다. 예를 들어, 제1 램프 전압 신호 세그먼트(301)는 -2V의 시작 전압을 가지고 12.8㎲ 시간 기간 동안 0.5V의 정지 전압으로 증가한다. 제2 램프 전압 신호 세그먼트(302)는 0V의 시작 전압을 가지고 각 12.8㎲ 시간 기간 동안 2.5V의 정지 전압으로 증가한다. 제3 램프 전압 신호 세그먼트(303)는 2V의 시작 전압을 가지고 각 12.8㎲ 시간 기간 동안 4.5V의 정지 전압으로 증가한다. 하나의 세그먼트와 인접한 세그먼트와의 중첩은 프로그래밍되는 메모리 셀이 나타나는 모든 임계 전압이 다수의 세그먼트에 의해 커버되는 가능성을 증가시킬 수 있다.
각 램프 전압 신호 세그먼트(예를 들어, 정지 전압과 시작 전압 사이의 차이)의 범위는 각 프로그래밍 펄스로부터 초래되는 메모리 셀에 대해 임계 전압의 예측된 분배 사이즈에 기초하여 선택될 수 있다. 예를 들어, 각 프로그래밍 펄스로부터 초래되는 메모리 셀에 대해 임계 전압의 예측된 분배가 2.5V 미만인 경우 세그먼트(301 내지 303) 각각의 범위는 2.5V로 선택될 수 있다.
중첩 세그먼트를 가지더라도, 느린 프로그래밍 메모리 셀은 임의의 세그먼트 내에서 검증가능하지 않을 수 있는 일이 여전히 가능하다. 이 경우에, 에러 정정 코딩이 이 메모리 셀의 판독을 정정하는데 사용될 수 있다. 따라서, 종래의 램프 전압 신호(300)가 세그먼트화(예를 들어, 분해)되는 세그먼트의 개수는 에러 정정 코딩에 의해 정정가능한 메모리 셀의 개수와 세그먼트된 프로그램 검증 동작에 의해 검증가능한 메모리 셀의 개수 사이에 트레이드오프 관계일 수 있다.
세그먼트의 개수는 또한 메모리 기술에 의해 결정될 수 있다. 예를 들어, 하나의 메모리 기술은 임계 전압 분배가 다른 기술보다 하나의 기술에서 더 넓을 수 있도록 다른 기술보다 상이하게 프로그래밍 펄스에 대응할 수 있다. 더 넓은 임계 전압 분배는 일반적으로 더 적은 수의 세그먼트를 사용한다.
도 3에 도시된 각 세그먼트(301 내지 303)는 도 1의 카운터(110)의 최상위 7개의 비트로부터 Vt 카운트(0 내지 127)를 더 도시한다. 동일한 128개의 카운트는 종래의 비 세그먼트된 램프 전압 신호(예를 들어, 8V)보다 더 짧은 전압 범위(예를 들어, 2.5V)를 커버하므로, 세그먼트된 프로그램 검증 방법은 종래 기술에 비해 증가된 기록 해상도(예를 들어, 전압 범위/비트의 개수)를 제공할 수 있는 것을 볼 수 있다.
일 실시예에서, 각 세그먼트의 램프 율(ramp rate)은 종래의(비세그먼트된) 램프 율과 동일하게 유지되어야 한다. 이것은 각 워드 라인의 저항-커패시턴스(resistance-capacitance)(RC)에 응답하여 수행되는 에러 정정으로 인해 판독 동작 동안 임계 전압을 보다 용이하게 연산할 수 있게 한다. 일반적인 워드 라인이 수 천 개의 메모리 셀에 연결될 수 있으므로, 각 워드 라인의 RC는 워드 라인의 일 단부에 인가되는 전압이 워드 라인의 다른 단부에 도달하는 것을 지연되게 할 수 있다. 램프 전압 신호가 워드 라인의 일 단부에 특정 전압이 있을 때 래칭된 실제 Vt 카운트는 지연되지 않고, 메모리 셀을 실제 작동시키는 것과는 다른 전압을 나타낼 수 있다. 프로그래밍 동작 동안, 이 차이는 램프 전압 신호가 인가되는 곳에서 가장 먼 메모리 셀에 프로그래밍되는 데이터에 추가되는 알려진 오프셋만큼 보상된다. 이 오프셋은 인가되는 전압으로부터의 거리와 램프 전압 신호의 램프 율을 고려한다. 램프 전압 신호 세그먼트에 대한 램프 율이 종래의 램프 율과 다르다면, 다른 오프셋이 RC 에러를 보상하도록 결정될 필요가 있다.
도 4a 내지 도 4c는 세그먼트된 프로그래밍(예를 들어, 세그먼트된 프로그램 검증) 방법의 일 실시예의 흐름도를 도시한다. 세그먼트된 프로그래밍 실시예의 동작을 예시하기 위하여 도 4a 내지 도 4c의 예는 프로그램 검증 램프 전압 신호가 3개의 세그먼트로 세그먼트화(예를 들어, 파피션)된 것으로 가정한다. 또한 메모리 셀 각각은 셀마다 3개의 비트를 저장하도록 구성되어 각 메모리 셀은 도 5에 도시된 바와 같이 8개의 상이한 상태(예를 들어, L0 내지 L7) 중 각 상태로 프로그래밍될 수 있는 것으로 가정된다. 프로그래밍 실행 순서는 최저 상태(예를 들어, 최저 통상 임계 전압을 나타내는 L0)로부터 최고 상태(예를 들어, 최고 프로그래밍된 통상 임계 전압을 나타내는 L7)로 가는 것으로 더 가정된다. 대안적인 실시예는 램프 전압 신호를 상이한 양의 세그먼트로 분할하고 및/또는 메모리 셀은 상이한 양의 상태 중 각 상태로 프로그래밍되도록 구성될 수 있다. 후술되는 바와 같이, 대안적인 실시예는 또한 최고 상태로부터 최저 상태로 가는 순서와 같이 상이한 프로그래밍 실행 순서를 사용할 수 있다.
도 4a 내지 도 4c에 도시된 방법은 3개의 세그먼트를 포함하는 메모리 셀의 하나의 그룹의 프로그래밍에 관한 것이다. 일 실시예에서, 이 그룹은 데이터의 페이지(page)이다. 따라서, 데이터의 페이지는 3개의 데이터 로딩 사이클(loading cycle)과 3개의 프로그래밍 사이클을 나타낼 수 있다.
도 4a는 유저 데이터의 제1 세그먼트를 통한 메모리 셀의 프로그래밍을 도시한다. 도 4b는 유저 데이터의 제2 세그먼트를 통한 메모리 셀의 프로그래밍을 도시한다. 도 4c는 유저 데이터의 제3 세그먼트를 통한 메모리 셀의 프로그래밍을 도시한다. 도 4a 내지 도 4c의 프로그래밍 실시예를 설명할 때, 도 5의 전압 레벨 분배를 참조할 것이다.
전압 레벨(L0)(예를 들어, 소거된 상태)이 프로그래밍되어 있지 않아서, L0 전압 레벨에 유지되는 메모리 셀은 프로그래밍이 금지된다. 일 실시예에서, 금지 데이터(예를 들어, 논리 제로)가 이들 메모리 셀에 대한 페이지 버퍼에 로딩된다. 이것은 메모리 제어 회로로 하여금 이들 셀의 프로그래밍을 금지하게 한다. 도 4a 내지 도 4c의 이하 설명은 레벨(L0)에 유지되는 메모리 셀이 일정 방식으로 프로그래밍이 금지되는 것으로 가정한다.
도 4a를 참조하면, 도시된 프로그래밍 동작의 제1 세그먼트는 데이터의 페이지를 페이지 버퍼(401)에 로딩하는 것으로 시작한다. 데이터의 페이지는 L1 또는 L2 상태 중 하나의 상태로 프로그래밍되는 메모리 셀과 같은 메모리 셀의 제1 세그먼트에 대한 유저 데이터(본 명세서에 사용된 바와 같이, "유저 데이터"라는 용어는 예를 들어, 오버헤드 데이터를 포함하여 셀에 궁극적으로 프로그래밍되는 실제 데이터를 지칭함)를 포함할 수 있다. 데이터의 제1 페이지의 나머지(예를 들어, 메모리 셀의 제2 및 제3 세그먼트에 대한 데이터)는 프로그램 데이터를 포함할 수 있다. 본 명세서에 사용된 바와 같이, "프로그램 데이터"는 예를 들어, 메모리 제어 회로로 하여금 대응하는 메모리 셀을 프로그래밍 동작의 제1 세그먼트 동안 통상적으로 달성가능한 최고 임계 전압으로 프로그래밍하는 시도를 하게 하는 데이터를 말할 수 있다. 일례에서, 프로그램 데이터는 예를 들어 모든 논리 1 또는 상태 L3에 대응하는 데이터일 수 있다. 이 데이터의 페이지의 프로그래밍은 (403)에서 개시된다.
프로그래밍은 초기 프로그래밍 전압을 가지는 초기 프로그래밍 펄스(404)로 제1 세그먼트 메모리 셀의 제어 게이트를 바이어싱하는 것을 포함한다. 프로그램 검증 동작은 제1 세그먼트 램프 전압(405)으로 수행된다. 이 램프 전압(301)의 일례는 도 3에 도시된다. 제2 및/또는 제3 세그먼트의 메모리 셀의 특정 개수(예를 들어, 10)가 프로그램 검증 동작(406)을 통과하였는지 여부가 결정된다. 이것은 센스 회로가 활성화된 메모리 셀로부터 비트 라인으로 전류 흐름을 검출하는 것에 의해 달성될 수 있다. 제2 및/또는 제3 세그먼트의 메모리 셀의 특정 개수가 프로그램 검증 동작을 통과하였는지 여부를 결정하는 것은 제2 및 제3 세그먼트에서 빠른 셀 프로그래밍(fast-to-program cell)에 의해 지시된다. 메모리 셀의 특정 개수가 프로그램 검증 동작(406)을 통과하면, 프로그램 펄스 카운트(N)가 결정된다. 도시된 프로그래밍 동작의 제2 세그먼트는 (409)에서 실행된다.
프로그램 검증이 제2 및/또는 제3 세그먼트의 메모리 셀의 특정 개수(예를 들어, 10)가 성공적으로 프로그래밍된 것을 나타내지 않는다면, 프로그래밍 펄스 카운트는 다시 증분되고(예를 들어, 프로그래밍 전압을 증분시키고), 메모리 셀은 다른 프로그래밍 동작(409)을 위해 바이어싱된다. 증분된 프로그래밍 펄스와 프로그램 검증이 제2 및/또는 제3 세그먼트의 메모리 셀의 특정 개수(예를 들어, 10)가 성공적으로 프로그래밍될 때까지 또는 메모리 셀이 프로그래밍되지 않아 에러 상태를 초래할 수 있는 것으로 결정될 때까지 (405), (406), (409)에서 반복된다.
도 5의 상부 플롯(501)은 도 4에 도시된 프로그래밍 동작의 제1 세그먼트의 결과의 일 실시예를 도시한다. 이 플롯은 각 상태에서 메모리 셀의 개수의 분배 대(versus) 이 분배의 임계 전압 범위를 도시한다.
상부 플롯(501)은 프로그램이 금지된 (예를 들어, L0), 유저 데이터에 대응하는 타깃 임계 전압으로 프로그래밍된(예를 들어, L1, L2) 메모리 셀 또는 프로그래밍 동작의 제1 세그먼트 후에 유저 데이터(예를 들어, 분배(510))에 대응하는 타깃 전압에 아직 도달하지 않은 메모리 셀을 도시한다.
도 3에 도시된 분배(510, 520)는 반드시 각 세그먼트에서 메모리 셀의 최종 프로그래밍된 상태를 나타내는 것은 아니다. 이들 분배(510, 520)는 메모리 셀의 2개 이상의 프로그래밍된 상태를 커버할 수 있다.
도 4b에 도시된 프로그래밍 동작의 제2 세그먼트는 페이지 버퍼(411)에 데이터 페이지를 로딩하는 것을 포함한다. 데이터 페이지는 L3 또는 L4 상태 중 하나의 상태로 프로그래밍되는 메모리 셀과 같은 메모리 셀의 제2 세그먼트에 대한 유저 데이터를 포함할 수 있다. 페이지는 또한 메모리 셀의 제1 세그먼트의 프로그래밍을 금지하는 것과 같은 메모리 셀의 제1 세그먼트에 대한 금지 데이터(예를 들어, 논리 제로)를 포함할 수 있다. 나아가, 데이터 페이지는 메모리 셀의 제3 세그먼트에 대한 프로그램 데이터를 포함할 수 있다. 본 명세서에 사용된 바와 같이 "프로그램 데이터"는 예를 들어, 메모리 제어 회로로 하여금 대응하는 메모리 셀을 프로그래밍 동작의 제2 세그먼트 동안 통상적으로 달성가능한 최고 임계 전압으로 프로그래밍하는 시도를 하게 하는 데이터를 말할 수 있다. 일례에서, 데이터 페이지에 포함된 프로그램 데이터는 상태 L5에 대응하는 데이터를 포함할 수 있다. 데이터 페이지의 프로그래밍은 (413)에서 개시된다.
제1 램프 전압 신호 세그먼트의 시작 전압에서 시작하는 것은 제2 세그먼트 메모리 셀이 이미 제1 세그먼트의 최고 임계 전압으로 프로그래밍되어 있어서 효과적이지 않을 수 있다. 따라서, 제1 세그먼트 프로그래밍 동작의 종료시에 결정된 프로그래밍 펄스 카운트(N)는 증분되고(예를 들어, N+1), 이 프로그래밍 펄스 수로 표현된 전압은 메모리 셀(414)의 제어 게이트에 인가된다.
프로그램 검증 동작은 제2 램프 전압 신호 세그먼트(415)로 수행된다. 이 램프 전압 신호 세그먼트의 일례는 도 3에서 세그먼트(302)로 도시된다.
제2 세그먼트의 메모리 셀의 특정 개수(예를 들어, 10)가 프로그램 검증 동작(416)을 통과하였는지 여부가 결정된다. 이것은 센스 회로가 활성화된 메모리 셀로부터 비트 라인으로 전류 흐름을 검출하는 것에 의해 달성될 수 있다. 제2 세그먼트의 메모리 셀의 특정 개수가 프로그램 검증 동작을 통과하였는지 여부를 결정하는 것은 제2 세그먼트에서 빠른 셀 프로그램에 의해 지시된다. 제2 세그먼트의 메모리 셀의 특정 개수가 프로그램 검증 동작(415)을 통과하면, 프로그래밍 펄스 카운트(M)가 결정된다. 도시된 프로그래밍 동작의 제3 세그먼트가 (418)에서 실행된다.
프로그램 검증이 제3 세그먼트의 메모리 셀의 특정 개수(예를 들어, 10)가 성공적으로 프로그래밍된 것을 나타내지 않으면, 프로그래밍 펄스 카운트는 다시 증분되고(예를 들어, 프로그래밍 전압을 증분하고) 메모리 셀은 다른 프로그래밍 동작(419)을 위해 바이어싱된다. 증분된 프로그래밍 펄스와 프로그램 검증은 제3 세그먼트의 메모리 셀의 특정 개수(예를 들어, 10)가 성공적으로 프로그래밍될 때까지 또는 메모리 셀이 프로그래밍될 수 없어 에러 상태를 초래하는 것으로 결정될 때까지 (415), (416), (419)에서 반복된다.
도 5의 중간 플롯(502)은 프로그램이 금지된(예를 들어, L0), 유저 데이터에 대응하는 타깃 임계 전압으로 프로그래밍된(예를 들어, L1 내지 L4), 또는 도시된 프로그래밍 동작의 제1 및 제2 세그먼트 후에 유저 데이터(예를 들어, 분배 520)에 대응하는 타깃 임계 전압에 도달하지 않은 메모리 셀을 도시한다.
도 4c에 도시된 프로그래밍 동작의 제3 세그먼트는 데이터 페이지를 페이지 버퍼(421)에 로딩하는 것을 포함한다. 데이터 페이지는 L5, L6, 또는 L7 상태 중 하나의 상태로 프로그래밍되는 메모리 셀과 같은 메모리 셀의 제3 세그먼트에 대한 유저 데이터를 포함할 수 있다. 데이터 페이지의 나머지(예를 들어, 메모리 셀의 제1 및 제2 세그먼트에 대한 데이터)는 금지 데이터를 포함할 수 있다. 데이터 페이지의 프로그래밍은 (423)에서 개시된다.
프로그래밍 동작의 제2 세그먼트의 종료시에 결정된 프로그래밍 펄스 카운트(M)는 증분되고(예를 들어 M+1), 이 프로그래밍 펄스 수로 표현된 전압은 메모리 셀(424)을 바이어싱하는데 사용된다.
프로그램 검증 동작은 제3 램프 전압 신호 세그먼트(425)로 수행된다. 이러한 램프 전압 신호 세그먼트의 일례는 도 3에서 램프 전압 신호 세그먼트(303)로 도시된다.
메모리 셀의 특정 개수(예를 들어, 10) 이하가 프로그램 검증(426)에 실패하였는지 여부가 결정된다. 메모리 셀의 특정 개수 이하가 프로그램 검증 동작에 실패하였는지 여부를 결정하는 것은 느린 셀 프로그램(slow-to-program cell)에 의해 지시되고, 프로그래밍의 완료를 나타내는 종래의 방법에 대응할 수 있다. 이것은 센스 회로가 비트 라인으로 전류 흐름을 검출하는 것에 실패한 것에 의해 달성될 수 있다.
프로그램 검증이 메모리 셀의 특정 개수(예를 들어, 10) 이하가 프로그램 검증에 실패한 것을 나타내지 않는다면, 프로그래밍 펄스 카운트는 다시 증분되고(예를 들어, 프로그래밍 전압을 증분시키고) 메모리 셀은 다른 프로그래밍 동작(429)을 위해 바이어싱된다. 증분된 프로그래밍 펄스와 프로그램 검증은 메모리 셀의 특정 개수(예를 들어, 10) 이하가 프로그램 검증에 실패할 때까지 또는 메모리 셀이 프로그래밍될 수 없어 에러 상태를 초래할 때까지 (425), (426), (429)에서 반복된다.
도 5의 하부 플롯(503)은 도시된 프로그래밍 동작의 제1, 제2, 및 제3 세그먼트 후의 메모리 셀을 도시한다.
도 4 및 도 5에 도시된 프로그래밍 동작은 제1 세그먼트 메모리 셀로부터 제3 세그먼트 메모리 셀로 프로그래밍하는 실시예를 도시한다. 대안적인 실시예에서, 이 프로그래밍 시퀀스는 제3 세그먼트 메모리 셀이 제일 먼저 프로그래밍된 후, 이어서 제2 세그먼트 메모리 셀이 프로그래밍되고, 마지막으로 제1 세그먼트 메모리 셀이 프로그래밍되도록 역전될 수 있다. 이러한 실시예는 더 높은 임계 전압 메모리 셀이 제일 먼저 프로그래밍되는 것이므로 프로그램 교란 조건을 감소시키는 이점을 제공할 수 있다.
도 6은 메모리 디바이스(600)의 기능 블록도를 도시한다. 메모리 디바이스(600)는 외부 프로세서(610)에 연결된다. 프로세서(610)는 마이크로프로세서 또는 일정 다른 유형의 제어기일 수 있다. 메모리 디바이스(600)와 프로세서(610)는 메모리 시스템(620)의 일부를 형성한다.
메모리 디바이스(600)는 메모리 셀(예를 들어, 비휘발성 메모리 셀)의 어레이(101)를 포함한다. 메모리 어레이(101)는 워드 라인 행과 비트 라인 열의 뱅크로 배열된다. 일 실시예에서, 메모리 어레이(101)의 열은 메모리 셀의 직렬 스트링을 포함한다.
어드레스 버퍼 회로(640)는 I/O 회로(660)를 통해 제공된 어드레스 신호를 래칭하기 위해 제공된다. 어드레스 신호는 메모리 어드레스(101)에 액세스하기 위해 행 디코더(644)와 열 디코더(646)에 의해 수신되고 디코딩된다.
메모리 디바이스(600)는 센스 증폭기 회로(650)를 사용하여 메모리 어레이 열에서 전압 또는 전류의 변화를 센싱하는 것에 의해 메모리 어레이(101)의 데이터를 판독한다. 센스 증폭기 회로(650)는 일 실시예에서 메모리 어레이(101)로부터 데이터의 행을 판독하고 래칭하도록 연결된다. 데이터 입력 및 출력 버퍼 회로(660)는 제어기(610)와 복수의 데이터 연결(662)을 통해 어드레스 전달과 양방향 데이터 통신을 하기 위해 포함된다. 기록 회로(655)는 메모리 어레이에 데이터를 기록하기 위해 제공된다.
메모리 제어 회로(670)는 프로세서(610)로부터 제어 연결(672)에 제공된 신호를 디코딩한다. 이들 신호는 데이터 판독, 데이터 기록(프로그래밍), 및 소거 동작을 포함하는 메모리 어레이(101)에 대한 동작을 제어하는데 사용된다. 메모리 제어 회로(670)는 메모리 제어 신호를 생성하는, 상태 기계, 시퀀서, 또는 일부 다른 유형의 제어기일 수 있다. 일 실시예에서, 메모리 제어 회로(670)는 본 발명의 세그먼트된 프로그래밍 방법 중 하나 이상의 실행을 제어하도록 구성된다.
도 6에 도시된 메모리 디바이스는 메모리의 특징의 기본적인 이해를 용이하게 하기 위해 간략화된 것이다. 내부 회로의 보다 상세한 이해와 플래시 메모리의 기능은 이 기술 분야에 통상의 지식을 가진 자에게는 알려져 있다.
결론
요약하면 세그먼트된 프로그래밍 방법의 하나 이상의 실시예는 프로그래밍 동안 더 빠른 프로그램 검증 동작을 제공할 수 있다. 각 프로그램 검증 동작에 일반적인 종래 기술인 단일 프로그램 검증 램프 전압 신호를 사용하는 대신에 프로그램 검증 램프 전압이 복수의 램프 전압 신호 세그먼트로 분할되고, 각 세그먼트는 상이한 검증 전압에서 시작하고 종료한다. 메모리 셀의 세그먼트는 검증이 성공적일 때까지 프로그래밍(예를 들어, 프로그래밍 펄스 및 프로그램 검증 동작)되고 그 다음 세그먼트가 (예를 들어, 최저 세그먼트로부터 최고 세그먼트로 또는 최고 세그먼트로부터 최저 세그먼트로) 프로그래밍된다.
특정 실시예가 본 명세서에 도시되고 설명되었으나, 이 기술 분야에 통상의 지식을 가진 자라면 동일한 목적을 달성하도록 계산된 임의의 배열이 도시된 특정 실시예 대신에 사용될 수 있다는 것을 이해할 수 있을 것이다. 본 발명의 많은 적응은 이 기술 분야에 통상의 지식을 가진 자에게 명백할 것이다. 따라서, 본 출원은 본 발명의 임의의 변형이나 변경을 포함하도록 의도된다.

Claims (17)

  1. 메모리 셀들의 그룹을 프로그래밍하기 위한 방법으로서,
    프로그래밍 전압으로 상기 메모리 셀들의 그룹을 바이어싱하는 단계 - 상기 메모리 셀들의 그룹은 복수의 세그먼트를 포함하고, 상기 메모리 셀들의 그룹의 각각의 세그먼트는 복수의 프로그램 상태 중 프로그램 상태들의 각각의 부분에 대응하고, 상기 메모리 셀들의 그룹의 각각의 세그먼트는 프로그램 상태들의 대응하는 부분의 프로그램 상태로 각각이 프로그래밍될 메모리 셀들을 포함함 -;
    상기 메모리 셀들의 그룹을 복수의 램프 전압 신호 세그먼트(ramped voltage signal segment) 중 제1 램프 전압 신호 세그먼트로 프로그램 검증하는 단계 - 상기 복수의 램프 전압 신호 세그먼트의 각각의 램프 전압 신호 세그먼트는 상기 메모리 셀들의 그룹의 세그먼트들의 각각에 대응하고, 상기 복수의 램프 전압 신호 세그먼트의 각각의 램프 전압 신호 세그먼트는 상기 복수의 램프 전압 신호 세그먼트의 나머지 각각의 램프 전압 신호 세그먼트의 시작 전압 및 정지 전압과는 각각 상이한 시작 전압 및 정지 전압을 가짐 -;
    상기 프로그래밍 전압을 증가시키고, 상기 바이어싱하는 단계 및 상기 제1 램프 전압 신호 세그먼트로 프로그램 검증하는 단계를 하나 이상의 후속 램프 전압 신호 세그먼트들에 대응하는 상기 메모리 셀들의 그룹의 세그먼트들의 특정 개수의 메모리 셀들이 상기 제1 램프 전압 신호 세그먼트로 프로그램 검증하는 단계를 통과할 때까지 반복하는 단계; 및
    상기 하나 이상의 후속 램프 전압 신호 세그먼트들에 대응하는 상기 메모리 셀들의 그룹의 해당 세그먼트들의 특정 개수의 메모리 셀들이 상기 제1 램프 전압 신호 세그먼트로 프로그램 검증하는 단계를 통과한 후에, 상기 프로그램 전압을 증가시키고, 상기 바이어싱하는 단계 및 상기 복수의 램프 전압 신호 세그먼트 중 제2 램프 전압 신호 세그먼트로 프로그램 검증하는 단계를 반복하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 복수의 램프 전압 신호 세그먼트의 각각은 동일한 램프 율(ramp rate)을 구비하는 것인 방법.
  3. 제1항에 있어서, 상기 제1 램프 전압 신호 세그먼트는 상기 제2 램프 전압 신호 세그먼트와 중첩하는 것인 방법.
  4. 삭제
  5. 제1항에 있어서, 상기 프로그램 검증하는 단계를 통과한 상기 특정 개수의 메모리 셀들은 다른 메모리 셀보다 더 빨리 프로그래밍되는 메모리 셀에 의해 결정되는 것인 방법.
  6. 제1항에 있어서, 상기 제1 램프 전압 신호 세그먼트의 상기 시작 전압은 상기 제2 램프 전압 신호 세그먼트의 상기 시작 전압보다 작고, 상기 제1 램프 전압 세그먼트의 상기 정지 전압은 상기 제2 램프 전압 신호 세그먼트의 상기 정지 전압보다 작은 것인 방법.
  7. 제1항에 있어서, 선택된 메모리 셀을 활성화시키는 램프 전압 신호 세그먼트의 특정 전압과 연관된 카운트를 결정하는 단계를 더 포함하되, 상기 카운트는 상기 선택된 메모리 셀의 임계 전압을 나타내는 것인 방법.
  8. 제1항에 있어서, 유저 데이터로 상기 메모리 셀들의 그룹의 상기 복수의 세그먼트를 프로그래밍하는 단계를 더 포함하되, 후속 램프 전압 신호 세그먼트들의 시작 전압은 이전 램프 전압 신호 세그먼트의 시작 전압보다 크고, 후속 램프 전압 신호 세그먼트들의 정지 전압은 이전 램프 전압 신호 세그먼트의 정지 전압보다 큰 것인 방법.
  9. 제1항에 있어서,
    유저 데이터로 상기 메모리 셀들의 그룹의 제2 세그먼트를 프로그래밍하는 단계를 더 포함하고,
    유저 데이터로 상기 메모리 셀들의 그룹의 상기 제2 세그먼트를 프로그래밍하는 단계는 상기 메모리 셀들의 그룹의 제1 세그먼트의 프로그래밍을 금지하는 단계를 포함하고,
    상기 메모리 셀들의 그룹의 상기 제2 세그먼트는 상기 제2 램프 전압 신호 세그먼트에 대응하고, 상기 메모리 셀들의 그룹의 상기 제1 세그먼트는 상기 제1 램프 전압 신호 세그먼트에 대응하는 것인 방법.
  10. 제9항에 있어서, 유저 데이터로 상기 메모리 셀들의 그룹의 상기 제2 세그먼트를 프로그래밍하는 단계는 상기 제1 램프 전압 신호 세그먼트가 인가되고 상기 메모리 셀들의 그룹의 상기 제2 세그먼트 및/또는 제3 세그먼트의 상기 특정 개수의 메모리 셀들이 상기 제1 램프 전압 신호 세그먼트를 사용하여 상기 프로그램 검증을 통과한 후에 수행되는 방법.
  11. 제10항에 있어서, 상기 제2 램프 전압 신호 세그먼트가 인가되고 상기 메모리 셀들의 그룹의 상기 제3 세그먼트의 특정 개수의 메모리 셀들이 상기 제2 램프 전압 신호 세그먼트를 사용하여 상기 프로그램 검증을 통과한 후에 유저 데이터로 상기 메모리 셀들의 그룹의 상기 제3 세그먼트를 프로그래밍하는 단계를 더 포함하고, 상기 메모리 셀들의 그룹의 상기 제3 세그먼트의 프로그램 검증을 위해 제3 램프 전압 신호 세그먼트를 인가하는 단계를 더 포함하는 방법.
  12. 제1항에 있어서, 상기 프로그래밍 전압으로 바이어싱하기 전에 프로그램 데이터를 페이지 버퍼에 로딩하는 단계를 더 포함하며, 상기 프로그램 데이터는 상기 메모리 셀들의 그룹의 상기 복수의 세그먼트 중 특정 세그먼트를 상기 특정 세그먼트 내 최고 임계 전압으로 프로그래밍하게 하도록 구성된 것인 방법.
  13. 메모리 디바이스로서,
    메모리 제어 회로;
    메모리 셀의 어레이; 및
    상기 메모리 셀의 어레이에 연결되고 복수의 상이한 램프 전압 신호 세그먼트를 생성하도록 구성된 램프 전압 생성기 회로를 포함하고,
    각 램프 전압 신호 세그먼트는 다른 시작 전압과 다른 정지 전압을 구비하고 메모리 셀들의 그룹 상의 프로그램 동작의 각각의 세그먼트를 위한 프로그램 검증 동작 동안 상기 메모리 셀들의 그룹에 인가되고, 상기 프로그램 동작의 각각의 세그먼트는 상기 메모리 셀들의 그룹의 프로그램 상태들의 특정한 부분에 대응하고,
    상기 메모리 제어 회로는, 상기 프로그래밍 동작의 특정한 세그먼트에 후속하는 상기 프로그래밍 동작의 하나 이상의 세그먼트에 대응하는 원하는 프로그램 상태들을 갖는 상기 메모리 셀들의 그룹의 특정 개수의 메모리 셀들이 상기 프로그래밍 동작의 상기 특정한 세그먼트에 대응하는 상기 램프 전압 신호 세그먼트를 사용하여 성공적으로 검증되었을 때 상기 프로그래밍 동작의 상기 특정한 세그먼트에 후속하는 상기 프로그래밍 동작의 세그먼트로 진행하도록 구성되는 것인 메모리 디바이스.
  14. 제13항에 있어서, 상기 램프 전압 생성기 회로는 카운트를 제공하도록 구성된 카운터, 및 상기 카운트를 상기 램프 전압 신호 세그먼트 중 하나의 세그먼트에 대응하는 신호로 변환하도록 구성된 디지털-아날로그 컨버터를 포함하며, 상기 램프 전압 신호 세그먼트 중 하나의 정의된 세그먼트는 상기 램프 전압 생성기 회로에 의해 수신된 V시작 및 V정지 신호에 의해 결정되는 것인 메모리 디바이스.
  15. 제14항에 있어서, 상기 램프 전압 생성기 회로는 상기 램프 전압 신호 세그먼트 중 상기 하나의 세그먼트가 정지 전압에 도달하는 것에 응답하여 램프 완료 신호를 생성하도록 구성된 것인 메모리 디바이스.
  16. 제14항에 있어서, 상기 메모리 제어 회로는 상기 램프 전압 신호 세그먼트의 생성을 제어하도록 더 구성된 것인 메모리 디바이스.
  17. 제16항에 있어서, 상기 메모리 제어 회로는 상기 V시작 및 V정지 신호의 생성을 제어하도록 더 구성된 것인 메모리 디바이스.
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