TWI496150B - 分段程式化之方法及其記憶體裝置 - Google Patents

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Description

分段程式化之方法及其記憶體裝置
本發明實施例大體上係關於記憶體且一特定實施例係關於程式化一記憶體。
快閃記憶體裝置已發展成用於廣泛種電子應用之非揮發性記憶體之一風行源。快閃記憶體裝置通常使用允許高記憶體密度、高可靠度及低電力消耗之一電晶體記憶體單元。常用的快閃記憶體包含個人電腦、快閃磁碟機、數位相機及蜂巢式電話。程式碼及系統資料(諸如一基本輸入/輸出系統(BIOS))通常係儲存在於個人電腦系統中使用的快閃記憶體裝置中。
一典型快閃記憶體裝置係一種其中通常將記憶體單元陣列組織成可在逐區塊基礎上而非一次一位元組地進行擦除及再程式化之記憶體區塊之記憶體。透過擦除或程式化一電荷儲存結構(例如，浮動閘極或電荷收集區)之記憶體單元之各者之一臨限值電壓之變更或其他物理現象(例如，相變或極化)判定各記憶體單元之資料值。藉由電荷儲存結構中電荷之存在或缺乏而判定此類型的一記憶體單元中之資料。
一程式化操作通常包括施加於經程式化之一記憶體單元之一控制閘極之一系列以累加方式漸增的程式化脈衝。繼各程式化脈衝之後的一程式驗證操作可判定起因於先前程式化脈衝之記憶體單元之臨限值電壓。
程式驗證操作可包含將一斜坡電壓信號施加於經程式化記憶體單元之控制閘極。當斜坡電壓信號達到記憶體單元已被程式化至之臨限值電壓時，接通該記憶體單元且感測電路偵測耦合至該記憶體單元之一資料線(例如，位元線)上之一電流。
用於各程式驗證操作之斜坡電壓信號涵蓋記憶體單元之整個Vt 電壓範圍。例如，若記憶體單元之一擦除臨限值電壓可低至-3 V且一經程式化臨限值電壓高至5 V，則斜坡電壓信號將開始於-3 V並增大至5 V。因此，各程式化操作包含程式化脈衝時間外加用以產生整個程式驗證斜坡電壓信號之時間。對一記憶體區塊之各記憶體單元執行此一程式化操作可使用大量時間且在記憶體系統中產生一效能瓶頸。
出於上文陳述的原因及熟習此項技術者在閱讀及瞭解本說明書之後將變得顯而易見之其他原因，在此項技術中需要一種更有效程式化操作。
在以下詳細描述中，參考形成以下詳細描述之一部分且其中藉由圖解說明而展示特定實施例之隨附圖式。在圖式中，貫穿若干視圖，相似數字描述實質上相似組件。可利用其他實施例且可在不脫離本揭示內容之範疇之情況下做出結構變更、邏輯變更及電變更。因此，未在一限制意義上理解以下詳細描述。
圖1圖解說明一記憶體陣列101之一程式驗證電路之一實施例之一方塊圖。待經程式驗證之記憶體陣列101可係一非揮發性記憶體陣列，諸如在圖2中圖解說明且隨後描述的NAND(反及)陣列。替代實施例可使用其他類型的記憶體陣列。為了圖解說明之目的，假定程式驗證耦合至一選定存取線(例如，字線)之記憶體單元120、121。
一斜坡電壓產生器電路100係耦合至記憶體陣列101。該斜坡電壓產生器電路100負責產生斜坡電壓信號，該等斜坡電壓信號係在一程式驗證操作期間經由選定字線而施加於記憶體單元之控制閘極。如隨後更詳細描述，當斜坡電壓信號增大至其所施加的一選定記憶體單元之臨限值電壓時，該記憶體單元被啟動且引起一電流在耦合至該選定記憶體單元之一位元線上流動。由感測電路偵測此電流以判定該選定記憶體單元被程式化至之臨限值電壓。
斜坡電壓產生器電路100包含耦合至一數位轉類比轉換器(DAC)111之一計數器110。該計數器110計數一時脈輸入CLK之轉變且輸出該計數至將該計數轉換成一類比斜坡電壓信號之數位轉類比轉換器111。該類比斜坡電壓信號係輸入至一緩衝器112，該緩衝器112可自該斜坡電壓產生器電路100提供電流增益、電壓增益及/或電阻抗變換之一或多者給記憶體陣列101。
可由Vstart 及Vstop 定義DAC 111之範圍以涵蓋由斜坡電壓產生器電路100產生的一斜坡電壓信號區段之預期Vt 範圍。可在相同於程式驗證電路之晶片(圖式中未展示)上產生Vstart 信號及Vstop 信號。
可藉由接通CLK至計數器110而起始斜坡電壓信號區段之產生。可由亦可處於相同於程式驗證電路之晶片上之一狀態機(圖式中未展示)控制此事件。一旦完成斜坡電壓信號區段(諸如當該計數器110達到其最大計數時)，稱為「RAMP_DONE」的一信號便自電路100產生且發送回至該狀態機(圖式中未展示)，以指示該斜坡電壓信號區段已達到其停止電壓Vstop 。
在圖1之實施例中，計數器110係一八位元計數器。因此，該計數器110輸出自00000000至11111111(例如，0至255)之一二進位計數。最高有效七個位元(例如，位元1至7)係透過一緩衝器107而輸出至周邊電路105。此七位元計數(隨後稱為Vt 計數)係自0000000至1111111(例如，0至127)之一二進位計數。當一斜坡電壓信號區段(例如，參見圖3之區段301至303)達到經程式化記憶體單元之臨限值電壓時，將該Vt 計數鎖存至該周邊電路105之一鎖存器中。經鎖存Vt 計數指示經程式化記憶體單元之臨限值電壓，此係因為該經鎖存Vt 計數對應於產生啟動該記憶體單元之特定電壓之計數。
在一實施例中，周邊電路105(例如，頁面緩衝器)包含感測電路、鎖存器及比較器。該周邊電路105亦透過(例如)位元線而耦合至記憶體陣列101。隨後將論述該周邊電路105之更詳細操作。
圖2圖解說明包括非揮發性記憶體單元之串聯串(如在圖1中圖解說明)之NAND架構記憶體陣列201之一部分之一實施例之一示意圖。該記憶體陣列之本發明實施例不限於所圖解說明的NAND架構。替代實施例亦可使用NOR或其他架構。
記憶體陣列201包括配置成行(諸如串聯串204、205)之非揮發性記憶體單元(例如，浮動閘極)之一陣列。在各串聯串204、205中，該等記憶體單元之各者的汲極係耦合至源極。橫跨多個串聯串204、205之一存取線(例如，字線)WL0至WL31係耦合至一列中之各記憶體單元之控制閘極，以便加偏壓於該列中之記憶體單元之控制閘極。資料線(諸如偶數位元線BL_E/奇數位元線BL_O)係耦合至串聯串且最終耦合至藉由感測一選定位元線上之電流或電壓而偵測各記憶體單元之狀態之感測電路。
記憶體單元之各串聯串204、205係藉由一源極選擇閘極216、217(例如，電晶體)而耦合至一源極線206且藉由一汲極選擇閘極212、213(例如，電晶體)而耦合至一個別位元線BL_E、BL_O。源極選擇閘極216、217係由耦合至其等之控制閘極之一源極選擇閘極控制線SG(S) 218加以控制。汲極選擇閘極212、213係由一汲極選擇閘極控制線SG(D) 214加以控制。
可將各記憶體單元程式化為一單位階記憶體單元(SLC)或一多位階記憶體單元(MLC)。各記憶體單元之臨限值電壓(Vt )指示該記憶體單元之資料值。例如，在一SLC中，2.5 V之一Vt 可指示一經程式化記憶體單元，而-0.5 V之一Vt 可指示一經擦除記憶體單元。一MLC使用各指示一不同狀態之多個Vt 範圍。多位階記憶體單元可藉由指派一位元型樣至一特定Vt 範圍而利用一傳統快閃記憶體單元之類比本質。此技術允許取決於指派至記憶體單元之Vt 範圍數量而儲存表示每記憶體單元兩個或兩個以上位元之資料值。
用以程式化一記憶體單元之時間量可包含用於程式化脈衝之時間外加用以繼各程式化脈衝之後完成程式驗證操作之時間。每當一記憶體單元經歷一程式化脈衝時，可增大其臨限值電壓。因此，每當程式驗證一記憶體單元時使用相同斜坡電壓信號可浪費時間。
一分段程式驗證操作將程式驗證斜坡電壓信號分段(例如，劃分)成多個區段。圖3圖解說明此一分段操作之一實例。雖然圖3及本論述參考三個區段，但是本發明實施例不限於任何特定數目個區段。
圖3圖解說明可係一習知斜坡電壓產生器電路之一輸出之一典型斜坡電壓信號300。為了圖解說明之目的，假定此斜坡電壓信號300在40.96 μs之一時間週期內開始於-3 V並增大至5 V。在本發明之一或多項實施例中，此一斜坡電壓信號可代替性地分段成三個區段301至303，其中該三個區段301至303之各者具有12.8 μs之一時間週期。
三個區段301至303之各者與一相鄰區段重疊。例如，第一斜坡電壓信號區段301在一12.8 μs時間週期內具有-2 V之一開始電壓並增大至0.5 V之一停止電壓。第二斜坡電壓信號區段302在其各自12.8 μs時間週期內具有0 V之一開始電壓並增大至2.5 V之一停止電壓。第三斜坡電壓信號區段303在其各自12.8 μs時間週期內具有2 V之一開始電壓並增大至4.5 V之一停止電壓。使一區段與一相鄰區段重疊可增大藉由多個區段涵蓋由經程式化記憶體單元所經歷的所有臨限值電壓之可能性。
可基於起因於各程式化脈衝之記憶體單元之臨限值電壓之預測分佈之一大小而選定各斜坡電壓信號區段之範圍(例如，停止電壓與開始電壓之差)。例如，若起因於各程式化脈衝之記憶體單元之臨限值電壓之預測分佈小於2.5 V，則可將區段301至303之各者之範圍選定為2.5 V。
甚至在區段重疊之情況下，仍有可能在任何區段內無法驗證一慢速程式化記憶體單元。在此一情況中，可使用錯誤校正編碼以校正此等記憶體單元之讀取。因此，一習知斜坡電壓信號300所分段(例如，分解)成之區段數目可係可藉由分段程式驗證操作驗證的記憶體單元數目與可藉由錯誤校正編碼校正的記憶體單元數目之間的一折衷。
亦可藉由記憶體技術判定區段數目。例如，一記憶體技術可回應於彼此不同之一程式化脈衝，使得用一技術之臨限值電壓分佈可寬於用其他技術之臨限值電壓分佈。較寬臨限值電壓分佈通常可使用較少區段。
在圖3中圖解說明的各區段301至303亦展示來自圖1之計數器110之最高有效七個位元之Vt計數(0至127)。由於相同的128個計數涵蓋比一習知非分段斜坡電壓信號(例如，8 V)短的電壓範圍(例如，2.5 V)，可見，相較於先前技術，一分段程式驗證方法可提供一增大寫入解析度(例如，電壓範圍/位元數目)。
在一實施例中，各區段之斜坡率應保持相同於一習知(非分段)斜坡率。此可導致在一讀取操作期間歸因於回應於各字線之電阻-電容(RC)執行的錯誤校正之一經更容易計算臨限值電壓。因為一典型字線可耦合至數千個記憶體單元，所以各字線之RC可引起施加於字線之一端之電壓延遲到達該字線之另一端。當斜坡電壓信號係字線之一端上之一特定電壓時，經鎖存之實際Vt計數未經延遲且可指示不同於實際上啟動記憶體單元的電壓之一電壓。在一程式化操作期間，藉由添加至程式化至離施加斜坡電壓信號最遠的記憶體單元中之資料之一已知偏移補償此差。此偏移考量與經施加電壓之距離以及斜坡電壓信號之斜坡率。若斜坡電壓信號區段之斜坡率不同於一習知斜坡率，則將需要判定不同偏移以補償RC錯誤。
圖4A至圖4C圖解說明用於分段程式化(例如，分段程式驗證)之一方法之一實施例之流程圖。為了圖解說明分段程式化實施例之操作，圖4A至圖4C之實例假定程式驗證斜坡電壓信號已被分段(分割)成三個區段。亦假定記憶體單元之各者經組態以每記憶體單元儲存三個位元，使得各記憶體單元可程式化至如在圖5中圖解說明的八個不同狀態(例如，L0至L7)之一各自者。進一步假定程式化執行次序係自最低狀態(例如L0，表示最低標稱臨限值電壓)至最高狀態(例如L7，表示最高程式化標稱臨限值電壓)。替代實施例可將一斜坡電壓信號分段成不同數量個區段及/或記憶體單元可經組態以程式化至不同數量個狀態之一各自者。如隨後論述，替代實施例亦可使用一不同程式化執行次序，諸如自最高狀態至最低狀態之一程式化執行次序。
在圖4A至圖4C中描繪的方法係關於程式化包括三個區段之記憶體單元之一群組。在一實施例中，此群組係一資料頁面。因此，該資料頁面將經歷三個資料載入循環及三個程式化循環。
圖4A圖解說明程式化具有使用者資料之第一區段之記憶體單元。圖4B圖解說明程式化具有使用者資料之第二區段之記憶體單元。圖4C圖解說明程式化具有使用者資料之第三區段之記憶體單元。在論述圖4A至圖4C之程式化實施例中，將參考圖5之電壓位準分佈。
因為將不程式化電壓位準L0(例如，擦除狀態)，所以將禁止程式化保持在L0電壓位準之記憶體單元。在一實施例中，禁止資料(例如，邏輯零)係載入至此等記憶體單元之頁面緩衝器中。此對記憶體控制電路指示禁止程式化此等記憶體單元。圖4A至圖4C之以下論述假定在某種程度上禁止程式化維持在位準L0之記憶體單元。
參考圖4A，描繪的程式化操作之第一區段開始於載入一資料頁面至一頁面緩衝器中401。該資料頁面可包含用於記憶體單元(諸如待程式化至L1或L2狀態之一者之記憶體單元)之一第一區段之使用者資料(如本文使用，術語「使用者資料」指代最終程式化至記憶體單元之實際資料，例如包含附加項資料)。第一資料頁面之剩餘部分(例如，用於記憶體單元之第二區段及第三區段之資料)可包含程式資料。如本文使用，「程式資料」可指代(例如)將引起記憶體控制電路嘗試將對應記憶體單元程式化至標稱上可在程式化操作之第一區段期間達成的一最高臨限值電壓之資料。在一實例中，程式資料可係(例如)所有邏輯1或對應於狀態L3之資料。接著，起始該資料頁面之程式化403。
程式化包括用具有一初始程式化電壓之一初始程式化脈衝加偏壓於第一區段記憶體單元之控制閘極404。接著，用第一區段斜坡電壓執行一程式驗證操作405。在圖3中圖解說明此一斜坡電壓301之一實例。接著，判定第二區段及/或第三區段之特定數目個(例如，10個)記憶體單元是否已通過該程式驗證操作406。此可藉由感測電路偵測流動於來自經啟動記憶體單元之一位元線中之電流而完成。判定第二區段及/或第三區段之特定數目個記憶體單元是否已通過程式驗證操作係由第二區段及第三區段中之快速程式化(fast-to-program)記憶體單元予以指示。若該特定數目個記憶體單元通過該程式驗證操作406，則判定程式化脈衝計數N。接著，執行所描繪的程式化操作之第二區段409。
若程式驗證未指示已成功地程式化第二區段及/或第三區段之特定數目個(例如，10個)記憶體單元，則再次累加程式化脈衝計數(例如，累加程式化電壓)且對於另一程式化操作加偏壓於記憶體單元409。重複經累加之程式化脈衝及程式驗證405、406、409直至已成功地程式化第二區段及/或第三區段之特定數目個(例如，10個)記憶體單元或判定無法程式化一記憶體單元，因此導致一錯誤條件。
圖5之頂部圖表501圖解說明在圖4中描繪的程式化操作之第一區段之結果之一實施例。此圖表展示處於各狀態之記憶體單元之數目分佈對該分佈之臨限值電壓範圍。
頂部圖表501展示禁止程式化(例如，L0)、已程式化至對應於使用者資料之其等目標臨限值電壓(例如，L1及L2)或繼程式化操作之第一區段之後尚未達到對應於使用者資料之其等目標電壓(例如，分佈510)之記憶體單元。
在圖5中圖解說明的分佈510及520不必表示各區段中之記憶體單元之最終程式化狀態。此等分佈510及520可涵蓋記憶體單元之兩個或兩個以上程式化狀態。
在圖4B中圖解說明之所描繪的程式化操作之第二區段包含載入資料頁面至一頁面緩衝器中411。該資料頁面可包含用於記憶體單元(諸如待程式化至L3或L4狀態之一者之記憶體單元)之第二區段之使用者資料。該頁面亦可包含用於記憶體單元之第一區段之禁止資料(例如，邏輯零)，諸如以禁止程式化記憶體單元之第一區段。此外，該資料頁面可包含用於記憶體單元之第三區段之程式資料。如本文使用，「程式資料」可指代(例如)將引起記憶體控制電路嘗試將對應記憶體單元程式化至標稱上可在程式化操作之第二區段期間達成的一最高臨限值電壓之資料。在一實例中，在該資料頁面中所包含的程式資料可包含對應於狀態L5之資料。接著，起始該資料頁面之程式化413。
開始於第一斜坡電壓信號區段之開始電壓將不會有效，此係因為第二區段記憶體單元已被程式化至第一區段之最高臨限值電壓。因此，累加在第一區段程式化操作結束時所判定的程式化脈衝計數N(例如，N+1)且將藉由此程式化脈衝數目表示的電壓施加於記憶體單元之控制閘極414。
接著，用第二斜坡電壓信號區段執行一程式驗證操作415。此一斜坡電壓信號區段之一實例係在圖3中圖解說明為區段302。
接著，判定第二區段之特定數目個(例如，10個)記憶體單元是否已通過程式驗證操作416。此可藉由感測電路偵測流動於來自經啟動記憶體單元之一位元線中之電流而完成。判定第二區段之特定數目個記憶體單元是否已通過程式驗證操作係由第二區段中之快速程式化單元予以指示。若第二區段之特定數目個記憶體單元通過程式驗證操作415，則判定程式化脈衝計數M。接著，執行所描繪的程式化操作之第三區段418。
若程式驗證未指示已成功地程式化第三區段之特定數目個(例如，10個)記憶體單元，則再次累加程式化脈衝計數(例如，累加程式化電壓)且對於另一程式化操作加偏壓於記憶體單元419。重複經累加之程式化脈衝及程式驗證415、416、419直至已成功地程式化第三區段之特定數目個(例如，10個)記憶體單元或判定無法程式化一記憶體單元，因此導致一錯誤條件。
圖5之中間圖表502展示禁止程式化(例如，L0)、已程式化至對應於使用者資料之其等目標臨限值電壓(例如，L1至L4)或繼所描繪的程式化操作之第一區段及第二區段之後尚未達到對應於使用者資料之其等目標臨限值電壓(例如，分佈520)之記憶體單元。
在圖4C中圖解說明之所描繪的程式化操作之第三區段包含載入資料頁面至一頁面緩衝器中421。該資料頁面可包含用於記憶體單元(諸如待程式化至L5、L6或L7狀態之一者之記憶體單元)之第三區段之使用者資料。資料頁面之剩餘部分(例如，用於記憶體單元之第一區段及第二區段之資料)可包含禁止資料。接著，起始該資料頁面之程式化423。
累加在程式化操作之第二區段結束時判定的程式化脈衝計數M(例如，M+1)，且使用藉由此程式化脈衝數目表示的電壓以加偏壓於記憶體單元424。
接著，用第三斜坡電壓信號區段執行一程式驗證操作425。此一斜坡電壓信號區段之一實例係在圖3中圖解說明為斜坡電壓信號區段303。
接著，判定是否不多於特定數目個(例如，10個)記憶體單元未能通過程式驗證426。判定是否不多於特定數目個(例如，10個)記憶體單元未能通過程式驗證操作係由慢速程式化(slow-to-program)記憶體單元予以指示且可對應於指示完成程式化之一習知方式。此可藉由感測電路未能偵測流動於一位元線中之電流而完成。
若程式驗證未指示不多於特定數目個(例如，10個)記憶體單元未能通過程式驗證，則再次累加程式化脈衝計數(例如，累加程式化電壓)且對於另一程式化操作加偏壓於記憶體單元429。重複經累加之程式化脈衝及程式驗證425、426、429直至不多於特定數目個(例如，10個)記憶體單元未能通過程式驗證或判定無法程式化一記憶體單元，因此導致一錯誤條件。
圖5之下圖表503展示繼所描繪的程式化操作之第一區段、第二區段及第三區段之後的記憶體單元。
在圖4及圖5中描繪的程式化操作圖解說明自第一區段記憶體單元程式化至第三區段記憶體單元之實施例。在一替代實施例中，此程式化序列可經反轉使得首先程式化第三區段記憶體單元，接著程式化第二區段記憶體單元，且最後程式化第一區段記憶體單元。此一實施例可具有降低程式干擾條件之益處，此係因為首先程式化較高臨限值電壓記憶體單元。
圖6圖解說明一記憶體裝置600之一功能方塊圖。該記憶體裝置600耦合至一外部處理器610。該處理器610可係一微處理器或某一其他類型的控制器。該記憶體裝置600及該處理器610形成一記憶體系統620之部分。
記憶體裝置600包含一記憶體單元(例如，非揮發性記憶體單元)陣列630。該記憶體陣列630係配置成數排字線列及位元線行。在一實施例中，該記憶體陣列630之行包括記憶體單元之串聯串。
提供位址緩衝器電路640以鎖存透過I/O電路660提供的位址信號。藉由一列解碼器644及一行解碼器646接收及解碼位址信號以存取記憶體陣列630。
記憶體裝置600藉由使用感測放大器電路650來感測記憶體陣列行之電壓或電流變更而讀取記憶體陣列630中之資料。在一實施例中，該感測放大器電路650經耦合以自該記憶體陣列630讀取及鎖存一列資料。資料輸入及輸出緩衝器電路660經包含用於經由複數個資料連接件662而與處理器610進行雙向資料通信以及位址通信。提供寫入電路655以寫入資料至該記憶體陣列。
記憶體控制電路670解碼來自處理器610之在控制連接件672上提供的信號。使用此等信號以控制對記憶體陣列630之操作，包含資料讀取、資料寫入(程式化)及擦除操作。該記憶體控制電路670可係一狀態機、一定序器或用以產生記憶體控制信號之某一其他類型的控制器。在一實施例中，該記憶體控制電路670經組態以控制本揭示內容之分段程式化方法之一或多者之執行。
已簡化在圖6中圖解說明的記憶體裝置以促進對記憶體特徵之一基本瞭解。熟習此項技術者已知快閃記憶體之內部電路及功能之一更詳細瞭解。
結論
總而言之，分段程式化方法之一或多項實施例可在程式化期間提供一較快程式驗證操作。將一程式驗證斜坡電壓分段成複數個斜坡電壓信號區段(各區段開始於及結束於不同驗證電壓)，而非針對各程式驗證操作使用典型先前技術單一程式驗證斜坡電壓信號。接著，程式化記憶體單元之一區段(例如，程式化脈衝及程式驗證操作)直至該驗證成功，且接著程式化下一區段(例如，最低區段至最高區段或最高區段至最低區段)。
儘管本文已圖解說明及描述特定實施例，但是一般技術者將了解經計算以達成相同目的之任何配置可取代所展示的特定實施例。一般技術者將顯而易見本發明之許多調適。據此，本申請案意欲涵蓋本發明之任何調適或變動。
100．．．斜坡電壓產生器電路
101．．．記憶體陣列
105．．．周邊電路/頁面緩衝器
107．．．緩衝器
110．．．計數器
111．．．數位轉類比轉換器(DAC)
112．．．緩衝器
120．．．記憶體單元
121．．．記憶體單元
201．．．反及(NAND)架構記憶體陣列
204．．．串聯串
205．．．串聯串
206．．．源極線
212．．．汲極選擇閘極/電晶體
213．．．汲極選擇閘極/電晶體
214．．．汲極選擇閘極控制線
216．．．源極選擇閘極/電晶體
217．．．源極選擇閘極/電晶體
218．．．源極選擇閘極控制線
300．．．典型斜坡電壓信號/習知斜坡電壓信號
301．．．第一斜坡電壓信號區段
302．．．第二斜坡電壓信號區段
303．．．第三斜坡電壓信號區段
600．．．記憶體裝置
610．．．外部處理器
620．．．記憶體系統
630．．．記憶體陣列
640．．．位址緩衝器電路
644．．．列解碼器
646．．．行解碼器
650．．．感測放大器電路
655．．．寫入電路
660．．．資料輸入及輸出緩衝器電路
662．．．資料連接件
670．．．記憶體控制電路
672．．．控制連接件
BL_E．．．偶數位元線/資料線
BL_O．．．奇數位元線/資料線
CLK．．．脈衝輸入
RAMP_DONE．．．信號
Vstart．．．信號
Vstop．．．信號
WL0-WL31．．．存取線/字線
圖1展示一記憶體陣列之一程式驗證電路之一實施例之一方塊圖。
圖2展示根據圖1之方塊圖之一NAND記憶體陣列之一實施例之一部分之一示意圖。
圖3展示一程式驗證操作之分段之一實施例之一圖表。
圖4A至圖4C展示用於程式化併入一分段程式驗證操作之一方法之一實施例之流程圖。
圖5展示根據圖4之方法之一多位階記憶體單元陣列之不同程式狀態之一實施例之一圖表。
圖6展示可併入圖1之程式驗證電路之一記憶體系統之一實施例之一方塊圖。
(無元件符號說明)

Claims (16)

  1. 一種用於程式化一記憶體單元群組之方法，該方法包括：用一程式化電壓加偏壓於該記憶體單元群組，其中該記憶體單元群組包含複數個區段，其中該記憶體單元群組之每一區段對應於複數個程式狀態中程式狀態之一個別部分，且其中該記憶體單元群組之每一區段包含多個記憶體單元，該等記憶體單元各自將被程式化至程式化狀態之其對應部分之一程式狀態；用複數個斜坡電壓信號區段中一第一斜坡電壓信號區段來程式驗證該記憶體單元群組，其中該複數個斜坡電壓信號區段中每一斜坡電壓信號區段對應於該記憶體單元群組之該等區段中一個別者，且其中該複數個斜坡電壓信號區段中每一斜坡電壓信號區段具有一開始電壓及一停止電壓，該開始電壓及該停止電壓分別與該複數個斜坡電壓信號區段中剩餘之每一斜坡電壓信號區段之開始電壓及停止電壓不同；增大該程式化電壓且重複該加偏壓及以該第一斜坡電壓信號區段來程式驗證，直到對應於一或多個連續斜坡電壓信號區段之該記憶體單元群組中之區段之一特定數目記憶體單元通過使用該第一斜坡電壓信號區段之程式驗證；及在對應於該一或多個連續斜坡電壓信號區段之該記憶體單元群組中之該等區段之該特定數目記憶體單元通過 使用該第一斜坡電壓信號區段之程式驗證之後，增大該程式化電壓且重複該加偏壓及以該複數個斜坡電壓信號區段中一第二斜坡電壓信號區段來程式驗證。
  2. 如請求項1之方法，其中該複數個斜坡電壓信號區段之每一斜坡電壓信號區段具有一相同斜坡率。
  3. 如請求項1之方法，其中該第一斜坡電壓信號區段與該第二斜坡電壓信號區段重疊。
  4. 如請求項1之方法，其中由程式化快於其他記憶體單元之記憶體單元判定通過該程式驗證之該等記憶體單元之該特定數目。
  5. 如請求項1之方法，其中該第一斜坡電壓信號區段之該開始電壓小於該第二斜坡電壓信號區段之該開始電壓，且該第一斜坡電壓區段之該停止電壓小於該第二斜坡電壓信號區段之該停止電壓。
  6. 如請求項1之方法，且該方法進一步包含判定與啟動一目標記憶體單元之一斜坡電壓信號區段之一特定電壓相關聯的一計數，其中該計數指示該目標記憶體單元之一臨限值電壓。
  7. 如請求項1之方法，且該方法進一步包括用使用者資料程式化該記憶體單元群組之該複數個區段，其中後續斜坡電壓信號區段之開始電壓大於先前斜坡電壓信號區段之開始電壓，且後續斜坡電壓信號區段之停止電壓大於先前斜坡電壓信號區段之停止電壓。
  8. 如請求項1之方法，其中用使用者資料程式化該記憶體 單元群組之一第二區段進一步包括：禁止程式化該記憶體單元群組之一第一區段，其中該記憶體單元群組之該第二區段對應於該第二斜坡電壓信號區段，且其中該記憶體單元群組之該第一區段對應於該第一斜坡電壓信號區段。
  9. 如請求項8之方法，且該方法進一步包括繼施加該第一斜坡電壓信號區段且該記憶體單元群組之該第二區段及/或一第三區段之該特定數目個記憶體單元已通過使用該第一斜坡電壓信號區段之該程式驗證之後，用使用者資料程式化該記憶體單元群組之該第二區段。
  10. 如請求項9之方法，且該方法進一步包括繼施加該第二斜坡電壓信號區段且該第三區段之特定數目個記憶體單元已通過使用該第二斜坡電壓信號區段之該程式驗證之後用使用者資料程式化該記憶體單元群組之該第三區段，且進一步包括施加一第三斜坡電壓信號區段以程式驗證該記憶體單元群組之該第三區段。
  11. 如請求項1之方法，且該方法進一步包含在用該程式化電壓加偏壓之前載入程式資料至一頁面緩衝器中，其中該程式資料經組態以引起該記憶體單元群組之該複數個區段之一特定區段程式化至該特定區段內的一最高臨限值電壓。
  12. 一種記憶體裝置，其包括：一記憶體控制電路；一記憶體單元陣列；及 一斜坡電壓產生器電路，其耦合至該記憶體單元陣列且經組態以產生複數個不同斜坡電壓信號區段，其中各斜坡電壓信號區段具有一不同開始電壓及不同停止電壓且係在一記憶體單元群組上一程式化操作之一個別區段之一程式驗證操作期間施加於該記憶體單元群組，且其中該程式化操作之每一區段對應於該記憶體單元群組之程式狀態之一特定部分；其中該記體控制電路經組態以當該記憶體單元群組之一特定數目記憶體單元具有所需之程式狀態時在該程式化操作之一特定區段之後處理該程式化操作之一區段，該等所需之程式狀態對應於在該程式化操作之該特定區段使用對應於該程式化操作之該特定區段之該斜坡電壓信號區段成功地驗證之後該程式化操作之一或多個區段。
  13. 如請求項12之記憶體裝置，其中該斜坡電壓產生器電路包括：一計數器，其經組態以提供一計數；及一數位轉類比轉換器，其經組態以將該計數轉換成對應於該等斜坡電壓信號區段之一經定義者之一信號，其中藉由由該產生器電路接收的Vstart 及Vstop 信號來判定該等斜坡電壓信號區段之該經定義者。
  14. 如請求項13之記憶體裝置，其中該斜坡電壓產生器電路經組態以回應於該等斜坡電壓信號區段之該經定義者達到其停止電壓而產生一斜坡完成信號。
  15. 如請求項13之記憶體裝置，其中該記憶體控制電路進一 步經組態以控制該等斜坡電壓信號區段之產生。
  16. 如請求項15之記憶體裝置，其中該記憶體控制電路經組態以控制該等Vstart 及Vstop 信號之產生。
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