JP2002133881A - 不揮発性半導体記憶装置およびその記憶消去方法 - Google Patents

Abstract

(57)【要約】 【課題】 消去所要時間および消去電流のピーク値を定
量的に見積もることが可能で、消去時間の増加を抑制し
つつ、消去電流の低減を図れる不揮発性半導体記憶装置
およびその記憶消去方法を提供する。 【解決手段】 この不揮発性半導体記憶装置は、ロウデ
コーダ１２０が複数の行選択線群１２１,１２２を独立
して制御し、降圧回路１６０が発生する負電圧１０１を
各行選択線群１２１,１２２に対して時間をずらして加
えることによって、消去電流のピークを抑制でき、消費
電流を削減できる。さらに、この装置では、昇圧回路１
５０(４００)の電流制限回路４４０が、昇圧回路４００
の消費電流を制限することで、各行選択線群１２１,１
２２への電圧印加状況に応じ、所定の電流値を越えない
範囲で電圧を発生させることができ、さらなる短いスケ
ールでの消費電流の低減を図れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ブロック単位で
消去する手段を有する不揮発性半導体記憶装置およびそ
のブロック消去方法に関する。

【０００２】

【従来の技術】ブロック単位で消去が可能な不揮発性半
導体記憶装置は、近年、携帯機器を中心に需要が高まっ
ている。

【０００３】以下に、従来のブロック消去が可能な不揮
発性半導体記憶装置のブロック消去について、図９,図
１０,図１１,図１２および図１３を用いて説明する。

【０００４】図９(Ａ)に、不揮発性半導体記憶装置であ
るＥＥＰＲＯＭ(電気的消去書込み可能型ＲＯＭ)の代表
的なメモリセル構造を示す。この図に示されるように、
メモリセルはコントロールゲート７０１とフローティン
グゲート７０２の２層のゲートを持つＭＯＳトランジス
タの構造をとっている。このメモリセルは、ＳｉＯ ₂等
の絶縁物で覆われている。この絶縁物は、メモリセルを
構成する各部位の電気的絶縁やキャパシタとしての機
能，外的環境からの保護を担っている。フローティング
ゲート７０２に注入されている電子が比較的多い状態が
書き込み状態であり、メモリセルの閾値は高い。また、
フローティングゲート７０２に注入されている電子が比
較的少ない状態が消去状態であり、メモリセルの閾値は
低い。この閾値の差を情報の記憶に利用する。各メモリ
セルが書き込み状態であるのか消去状態であるのかを判
断する動作が読み出し動作である。

【０００５】メモリセルヘの書き込み、すなわち消去状
態から書き込み状態への遷移は、フローティングゲート
に電子を注入することで行なわれる。

【０００６】これには、いくつかの手法が実現されてい
るが、以下に説明するチャネル・ホット・エレクトロン
(ＣＨＥ)注入による書き込みが最も一般的である。具体
的には、コントロールゲート７０１に高電圧(例えば１
０Ｖ)を印加し、ドレイン７０５に高電圧(例えば６Ｖ)
を印加し、ソース７０３を０Ｖにすることにより、チャ
ネルが形成され、ドレイン−ソース間に大きな電流が流
れる。すなわち、ソース７０３からドレイン７０５ヘ電
子が移動する。ソース７０３からドレイン７０５ヘ移動
した電子はドレイン７０５の高電圧により高いエネルギ
ー状態の電子となるが、このときのエネルギーが、絶縁
膜７０４のエネルギー障壁を超えれば、電子はフローテ
ィングゲート７０２ヘ移動することが可能となる。この
機構により電子がフローティングゲート７０２に注入さ
れることで、メモリセルは書き込み状態となる。

【０００７】一方、メモリセルの消去は、フローティン
グゲート７０２に蓄積された電子を抜くことで実現でき
る。いくつかの方法が実現されているが、ソース７０３
から電子を抜く方法であるソース消去が最も一般的であ
る。この方法では、例えば、コントロールゲート７０１
を０Ｖにし、ソース７０３を高電圧(例えば１２Ｖ)に
し、ドレイン７０５をフローティングにすることで、フ
ローティングゲート７０２からソース７０３ヘトンネル
効果により電子が移動し、すなわちメモリセルが消去さ
れる。これは、高電圧ソース消去と呼ばれる消去方法で
ある。

【０００８】また一方、ソース消去の一種であるがソー
ス電圧を低く抑えることのできる負電圧ゲート消去も実
用化されている。この消去方法では、コントロールゲー
ト７０１に負電圧(例えば−１０Ｖ)を印加し、ソースに
高電圧(例えば５Ｖ)を印加し、ドレイン７０５をフロー
ティングにすることで、フローティングゲート７０２の
電位が下がる。この消去方法では、コントロールゲート
７０１を０Ｖとする方法よりも低いソース電圧で、同様
のトンネル効果が得られ、メモリセルの消去が可能であ
る。この負電圧ゲート消去もソースに高電圧を印加する
消去方法であるが、負電圧ゲート消去でないソース消去
と区別するため、以後、前者を負電圧ゲート消去、後者
を高電圧ソース消去と区別して記述する。

【０００９】次に、図９(Ｂ)に、フラッシュメモリのア
レイ構成を示す。この図では、代表的なフラッシュメモ
リであるＮＯＲ型フラッシュメモリのアレイ構成を示
す。行選択線７１１,７１２,７１３,７１４,７１５,７
１６…が複数のメモリセルのコントロールゲートに接続
され、列選択線７３２,７３１…が複数のメモリセルの
ドレインに接続される。複数の行選択線７１１〜７１６
…と複数の列選択線７３２,７３１…がマトリックスを
構成することにより、メモリアレイが形成される。フラ
ッシュメモリでは、同一ブロック内のメモリセルはソー
ス線７４１を共有し、このことによりブロック内のセル
の一括消去が容易になるだけでなく、メモリアレイ面積
を大幅に削減できる。

【００１０】このフラッシュメモリセルアレイでは、書
き込み時は、行選択線,列選択線の両方が選択されたセ
ルのみ書き込まれるので、ビット単位での書き込みが可
能である。消去については、フラッシュメモリのように
共通のソース線を有するブロックに分割されている場
合、ブロック内の全てのメモリセルを一括消去するブロ
ック消去により実行される。ただし、負電圧ゲート消去
を用いれば、高電圧ソース消去法と比較すると低いソー
ス電圧で実現できるので、ゲートに負電圧を印加したメ
モリセルのみ消去することが可能となり、ソース線を共
有するブロックをさらに細かい消去単位であるセクタに
分割して特定のセクタのみを選択的に消去するセクタ消
去も可能である。

【００１１】ＥＥＰＲＯＭのソース消去では、フローテ
ィングゲートとソース拡散層の重なり領域で、後に詳述
するバンド間トンネル電流(ＢＴＢＴ：Ｂａｎｄ−Ｔｏ
−Ｂａｎｄ−Ｔｕｎｎｅｌｌｉｎｇ、以下ＢＴＢＴ電
流)が避けられないので、消去動作の電流効率、すなわ
ち、ソースに印加した高電圧が消費する電荷に対してフ
ローティングゲートから引き抜く電荷が占める割合が低
下する。

【００１２】このＢＴＢＴ電流について、図１０(Ａ),
図１０(Ｂ)を参照して説明する。

【００１３】図１０(Ａ)には、上記消去動作時のソース
７０３近辺の様子を模式的に示す。この消去動作は、Ｆ
Ｎトンネル現象によりフローティングゲート７０２から
ソース７０３へ電子を引き抜くことで実現される。フロ
ーティングゲート７０２内の電子Ａは、消去時に印加さ
れた電圧によって、ＦＮトンネル現象でソース７０３に
移動する。この電子Ａの移動が消去動作である。

【００１４】しかし、ソース７０３に高い電圧を印加す
ることにより、フローティングゲート７０２とソース７
０３の重なり部分の表面付近に集中する電界によって、
ポテンシャルの勾配、すなわちバンド曲がりが発生す
る。これにより、価電子帯の電子のポテンシャルが高く
なり、Ｎ⁺領域の伝導帯以上になると、バンド間トンネ
ル効果により価電子帯と伝導帯間のバンドギャップを抜
けて伝導帯に移動する電子(図１０の電子Ｂ)が現れる。
これが、ＢＴＢＴ電流であり、同時にホールが発生す
る。このときの電子のエネルギー状態を、図１０(Ｂ)の
エネルギーバンド図に示す。電子Ａは消去時にフローテ
ィングゲート７０２からソース７０３に移動する電子で
ある。バンド曲がりψｓにより、伝導帯の電子のポテン
シャルが高くなることにより電子Ｂが矢印方向に移動す
る。すなわち、ＢＴＢＴ電流が発生する。このＢＴＢＴ
電流のため、ソース消去の消去動作の電流効率は悪化す
る。ＢＴＢＴ電流は、消去動作の電流効率の低下だけで
なく、ホールを発生させることでメモリセルの信頼性を
悪化させる重大な要因ともなる。すなわち、バンド間ト
ンネル効果により発生したホールが絶縁膜中にトラップ
されることによって、絶縁膜７０４の信頼性が低下す
る。

【００１５】ブロック一括消去を行なうフラッシュメモ
リでは、ブロック内の全てのメモリセルのソースが同一
のソース線に接続されるので、ＢＴＢＴ電流によるピー
ク電流の増大は大きな問題となる。なぜなら、消去動作
時の消費電流のうち、ＢＴＢＴ電流に依存する部分は、
ソースに同時に消去電圧が印加されるメモリセルの数に
ほぼ比例するからである。加えて、フラッシュメモリで
は、使い勝手の向上のため、単一の電源電圧により動作
可能なデバイスが主流であることと、フラッシュメモリ
の大きな市場である携帯機器向けでは使用する電源が制
限されることに起因して、ソース消去で使用されるソー
ス電圧として、チャージポンプ回路により電源電圧から
昇圧された電圧が使用されることが多い。電源電圧が低
いにも関わらず一定の電圧を発生するためには、より大
きな電流を消費する。加えて、電圧昇圧回路の昇圧効
率、すなわち入力の消費電力に対する出力の電力の割合
は、一般に電源電圧の低電圧化に伴い低下する。ゆえ
に、ＢＴＢＴ電流による消費電流の増大は、単一電源電
圧化や低電圧化に伴って、ますます深刻な問題となって
いる。

【００１６】次に、図１１に、消去時のソースに印加す
る高電圧を生成する昇圧回路の例を示す。この図１１で
は、昇圧の説明に必要な部分のみ記述している。

【００１７】図１１に示す昇圧回路は、電源電圧８０１
から昇圧し、昇圧電圧８９９を生成するチャージポンプ
回路８０８を含む。このポンプ回路８０８では、キャパ
シタ８２１とトランジスタ８２２のようなキャパシタと
トランジスタのセットが複数段直列に接続されている。
そして、キャパシタＮ３とトランジスタＮ４からなるセ
ットは、これらの直列に接続されたセットの最終段であ
る。

【００１８】図１１の発振回路８０２は、２本の信号線
８０３と８０４を交互にイネーブルにする。バッファリ
ング回路８０５は、これら信号線８０３と８０４からの
信号を元に、ノード８０６と８０７を交互に電源電圧ま
で突き上げる。例えば、キャパシタ８２１では、ノード
８０６が突き上げられることによりもう一方の電極の電
位が上昇し、昇圧された電荷はトランジスタ８２２を通
る。この通り抜けた電荷は、キャパシタ８２３の動作に
より、さらに昇圧される。これを繰り返すことにより、
図１１に示す昇圧回路は電源電圧８０１を元にして、さ
らに高い電圧８９９を生成することが可能である。

【００１９】そして、トランジスタ８２２,８２４,…Ｎ
２,Ｎ４等が逆流を防止するよう接続されているので、
キャパシタによって電位が上げられた電荷は、出力ノー
ド８８８の方向へ流れる。この動作を繰り返すことによ
って、図１１の昇圧回路は高電圧を生成する。以上が、
昇圧回路の基本的な動作である。

【００２０】次に、図１３に、消去電圧印加時の電流波
形の一例を示す。消費電流の全てがＢＴＢＴ電流に起因
するものではないことは言うまでもなく、消去動作の制
御のためにライト・ステート・マシンが消費する電流や
ソース以外の電圧制御に使用される電流など、消費電流
の内訳は多岐にわたる。しかし、ソース消去では、ＢＴ
ＢＴ電流に直接的に起因する消費電流が特に大きく、時
間的に変化する電流に関しては、ほとんどがＢＴＢＴ電
流起因であると考えても差し支えない。したがって、以
後は必要の無い限り、ＢＴＢＴ電流以外に起因する電流
に関しては説明を省略する。

【００２１】消去動作の電流効率はＢＴＢＴ電流のため
非常に低い。また、消去が進行することでフローティン
グゲートの電位が高くなる。このことで、この領域の電
子のポテンシャルが低下し、Ｎ⁺領域表面の価電子帯の
ポテンシャルのピークが抑えられ、ＢＴＢＴ電流が減少
する。したがって、ソース消去では消費電流のピークは
消費電圧の印加直後であり、消去の進行にしたがって消
費電流は減少する。一般に、電流の消費に起因する電源
電圧の低下を制御するためには、デバイス外部で電源に
コンデンサが接続される。しかし、フラッシュメモリの
消去時間は非常に長く(数ミリ秒から数秒)、長時間の大
電流に対応できるだけの容量を確保することは容易では
ない。この大きなピーク電流のため、携帯機器等の、小
さい電流供給能力しか持たない電源を使用するシステム
でフラッシュメモリを使用することは困難であった。

【００２２】負電圧ゲート消去の具体的な実行例につい
て、図１２を用いてさらに詳細に説明する。以下の説明
では、単数または複数の行選択線によって構成されるグ
ループを行選択線群、単数または複数の列選択線によっ
て構成されるグループを列選択線群と表記する。図１２
には、ブロック消去が可能な不揮発性半導体記憶装置
の、ブロック消去の説明に必要な部分のみ図示してい
る。消去単位となるメモリアレイ９１０と、行選択線群
９２１を制御するロウデコーダ９２０とそこへ供給され
る負電圧９０１、負電圧９０１を生成する降圧回路９６
０、列選択群９３１を制御するカラムデコーダ９３０、
ソース線９４１を制御するソース制御回路９４０とそこ
へ供給される高電圧９０２、高電圧９０２を生成する昇
圧回路９５０を図示している。ここで、昇圧回路９５０
と降圧回路９６０は前述の図１１で示した昇圧回路と同
様の構成を持つ。図１２に示す行選択線群９２１は、メ
モリアレイ９１０に含まれるメモリセルに連なる行選択
線の全てを含む。また列選択線群９３１は、メモリアレ
イ９１０に含まれるメモリセルに連なる列選択線の全て
を含む。

【００２３】メモリアレイ９１０の消去が実行されると
き、ロウデコーダ９２０は降圧回路９６０によって生成
される負電圧９０１を行選択線群９２１に含まれる全て
の行選択線へ印加する。ソース制御回路９４０は、供給
される高電圧９０２をメモリアレイ９１０のソース線９
４１へ印加する。列選択線群９３１は、カラムデコーダ
９３０か、あるいはカラムデコーダ９３０へ接続される
ドレイン電圧を制御する回路により、フローティングと
なるよう制御される。ドレイン電圧の制御は、本発明の
構成上、格段重要ではないので、図１２には図示しな
い。これらの電圧印加によって、メモリアレイ９１０に
含まれる全てのメモリセルは、コントロールゲートに負
電圧が印加され、ソースに高電圧が印加されて、ドレイ
ンはフローティングとなる。これが従来の消去動作であ
り、消費電流の概要は、図１３に示したようになる。

【００２４】負電圧ゲート消去では、前述の通り、セク
タ消去が可能である。この方法では、消去をブロック全
体に対しては実行せず、消去ブロックに接続される行選
択線の一部のみに負電圧を印加する。この負電圧が印加
された行選択線に接続されたメモリセルは消去され、Ｂ
ＴＢＴ電流が生じる。一方、負電圧が印加されない行選
択線に接続されたメモリセルはフローティングゲートの
電子のポテンシャルが低くなるため消去はされず、しか
も、ソースのＮ⁺表面付近の荷電帯の電子のポテンシャ
ルがあまり高くならないので、ＢＴＢＴ電流も大幅に減
少する。しかし、この方法では、ブロック全体の消去を
実行するためには消去時間が増大する。例えば、ピーク
電流を半分程度に抑えるために、ブロック内に含まれる
セクタ数の半分ずつ消去を実行した場合、単純には２倍
の消去時間を要することになる。

【００２５】また、チャネル消去法によっても、上記Ｂ
ＴＢＴ電流を削減できる。チャネル消去では、コントロ
ールゲートに負電圧を印加し、基板に正電圧を印加する
ことで、フローティングゲート中の電子を基板へ引き抜
き、消去動作を実現する。この方法によれば、ＢＴＢＴ
電流をほとんど無くすことができるものの、基板電位の
制御が必要になるから、プロセスおよび制御方法の大幅
な変更が必要となって、容易に実現できるものではな
い。

【００２６】また、単純に、消去時のソース電圧を低く
設定することによってもＢＴＢＴ電流を抑制することが
できる。しかし、単純にソース電圧を低くするだけで
は、消去に要する時間が大幅に増大するというデメリッ
トがある。

【００２７】そこで、ピーク電流を抑制しつつ消去時間
の増大を最小限に抑える技術がソフトイレースである。
このソフトイレースは、本来はメモリセルの信頼性向上
を目的とする技術であるが、消去時のホール発生機構で
あるＢＴＢＴ電流を抑制する手段となるので、消去電流
の削滅にも効果がある。

【００２８】このソフトイレースでは、消去動作開始か
らある期間はソース電圧を通常より低く設定し、ある程
度消去動作が進行したところでソース電圧を通常電圧に
戻す。最もＢＴＢＴ電流が大きい消去電圧印加直後はソ
ース電圧が低いから、ピーク電流が抑えられる。また、
ソース電圧を通常の消去電圧に戻した時は、既に消去が
ある程度進行しているため、ピーク電流はあまり大きく
ならない。

【００２９】しかし、ソース電圧とピーク電流値の相関
を定量的に把握することは、プロセスのバラツキやメモ
リセルの劣化等を考慮すると、非常に困難である。ま
た、消去時間とソース電圧の定量的な相関についても同
様である。ゆえに、ソフトイレースでは、定性的にはピ
ーク電流を削減することを予め予想できるが、定量的な
判断は困難と言える。

【００３０】そこで、消費電流ピークの抑制を定量的に
予測できる手段として、ソース電圧生成回路の消費電流
を制限する方法が提案されている。この方法は、ソース
電圧の生成回路に電流制限手段を設ける方法である。こ
の技術は、ＢＴＢＴ電流に起因する消費電流がソース電
圧を生成する昇圧回路で消費されることに着目したもの
である。昇圧回路で生成された高電圧はＢＴＢＴ電流に
よって基板へ電流を流すが、ＢＴＢＴ電流によって失わ
れた電荷が補充できないとき、昇圧回路の消費電流制限
のために、ソース電圧は低下し、ソフトイレース状態と
なる。

【００３１】そして、消去が進行し、ＢＴＢＴ電流が減
少すると、ソース電圧は自動的に上昇する。この方法を
用いれば、ＢＴＢＴ電流に起因する消費電流を確実に必
要なだけ抑制できる。ＢＴＢＴ電流による消費電流を半
分に抑えたければ、昇圧回路の消費電流を半分に制限す
ればよい。

【００３２】しかし、この方法では、消去時のソース電
圧が特定されないので、消去所要時間の予想が非常に困
難である。

【００３３】次に、複数のブロックを消去する動作の従
来例を、図１４,図１５を用いて説明する。図１４に、
ブロック消去が可能な不揮発性半導体記憶装置の、複数
のブロックの消去の説明に必要な部分のみを示す。消去
ブロックであるブロック１０７０およびブロック１０７
５はそれぞれメモリアレイ１０１０,１０１５と周辺回
路を有する。すなわち、ブロック１０７０は、消去単位
となるメモリアレイ１０１０と、メモリアレイ１０１０
の行選択線群１０２１を制御するロウデコーダ１０２０
と、メモリアレイ１０１０の列選択線群１０３１を制御
するカラムデコーダ１０３０と、メモリアレイ１０１０
のソース線１０４１を制御するソース制御回路１０４０
からなる。

【００３４】同様に、ブロック１０７５は、消去単位と
なるメモリアレイ１０１５と、メモリアレイ１０１５の
行選択線群１０２６を制御するロウデコーダ１０２５
と、メモリアレイ１０１５の列選択群１０３６を制御す
るカラムデコーダ１０３５と、メモリアレイ１０１５の
ソース線１０４６を制御するソース制御回路１０４５か
らなる。

【００３５】さらに、図１４に示す降圧回路１０６０
は、複数のブロック１０７０,１０７５が備えるロウデ
コーダ１０２０,１０２５へ負電圧１００１を供給し、
昇圧回路１０５０は、ブロック１０７０,１０７５のソ
ース制御回路１０４０,１０４５に高電圧１００２を供
給する。ここで、降圧回路１０６０と昇圧回路１０５０
は、前述の図１１で示した昇圧回路と同様の構成を持
つ。

【００３６】図１４に示す行選択線群１０２１,１０２
６は、メモリアレイ１０１０,１０１５に含まれるメモ
リセルに連なる行選択線の全てを含んでいる。また、列
選択線群１０３１,１０３６は、メモリアレイ１０１０,
１０１５に含まれるメモリセルに連なる列選択線の全て
を含んでいる。

【００３７】このメモリアレイ１０１０,１０１５は、
この半導体記憶装置に含まれる複数のメモリアレイの内
の２個である。このメモリアレイ１０１０,１０１５の
うちのどちらか一方の記憶内容が消去されるときは、一
例として、既に、図１２を参照して説明した動作によ
り、単一のメモリアレイの記憶内容が消去される。

【００３８】ここでは、図１５を参照して、メモリアレ
イ１０１０と１０１５の両方と同時に消去する場合で
の、消去電圧印加方法の従来例を説明する。

【００３９】時刻ｔ０と時刻ｔ１との間では、行選択線
群１０２１に、消去電圧(例えば、−１０Ｖ)が印加さ
れ、かつ、ソース線１０４１に消去電圧(例えば、５Ｖ)
が印加される。また、時刻ｔ１と時刻ｔ２との間では、
行選択線群１０２６に消去電圧が印加され、かつ、ソー
ス線１０４６に消去電圧が印加される。この一連の動作
の結果、時刻ｔ０とｔ１との間に、メモリアレイ１０１
０に連なるメモリセルの記憶内容が消去され、時刻ｔ１
とｔ２との間に、メモリアレイ１０１５に連なるメモリ
セルの記憶内容が消去される。したがって、２個のメモ
リアレイ１０１０と１０１５に記憶された内容の全てが
消去される。

【００４０】図１４,図１５では、２個のブロック１０
７０,１０７５を消去する場合を説明したが、３個以上
のブロックを消去する場合も上述と同様の方法で消去を
実行できる。この図１５で説明した消去方法によれば、
消去の時間は、ほぼ消去するブロックの数に比例する。

【００４１】そして、さらに高速に、２個のブロックを
消去する方法の一例を、図１６を参照して説明する。図
１６に示すように、時刻ｔ０とｔ１との間で、行選択線
群１０２１と１０２６の両方に、消去時の行線電圧を印
加し、ソース線１０４１と１０４６の両方に、消去時の
ソース線電圧を印加する。これにより、この時刻ｔ０と
ｔ１との間に、メモリアレイ１０１０および１０１５の
両方のメモリアレイに含まれるメモリセルの記憶内容が
消去される。したがって、この図１６に示した消去方法
によれば、前述の図１５に示した消去方法よりも高速に
消去できる。なお、この図１６では、２個のブロックを
消去する場合について説明したが、３個以上のブロック
に対しても、同様に、同時に消去電圧を印加することが
可能である。

【００４２】ところが、図１６に示した消去方法では、
次のような問題点がある。すなわち、第１の問題点は、
同時に消去するメモリセルの数が増加することによっ
て、メモリセルのソースから流れるＢＴＢＴ電流の総和
が増加し、昇圧回路１０５０の電流供給能力を超える
と、高電圧１００２の電位が維持できなくなり、消去動
作に支障をきたす。また、第２の問題点は、高電圧１０
０２に付随する抵抗によっても、同時に消去が可能なブ
ロック数が制限されることである。この制限について、
図１８を参照して説明する。

【００４３】図１８に、複数のブロックを有する不揮発
性半導体記憶装置の具体例として、４個のブロック１１
７０ａ,１１７０ｂ,１１７０ｃ,１１７０ｄを有する場
合のソース線のモデルを示す。この各ブロック１１７０
ａ,ｂ,ｃ,ｄは、メモリアレイやその周辺回路を備える
が、図１８では、それらをまとめてブロックとして示し
ている。また、消去動作には、行線群に電圧を印加する
回路や制御回路も要するが、この図１８では、ソース線
の抵抗による消去ブロック数の制限を説明するのに必要
な要素を示している。

【００４４】この不揮発性半導体記憶装置は、図１８に
示すように、消去時のソース電圧を生成する昇圧回路１
１５０と、消去単位となる４つのブロック１１７０ａ〜
１１７０ｄと、ソース線の抵抗１１８０ａ〜１１８０ｄ
を含んでいる。この昇圧回路１１５０は、高電圧１１０
２を生成し、高電圧１１０２ａ〜１１０２ｄを各ブロッ
ク１１７０ａ〜１１７０ｄに供給する。このソース線の
抵抗１１８０ａ〜１１８０ｄは、ノードの配線やスイッ
チング素子等が原因で生じ、通常はゼロになることはな
い。なお、ブロックの配置によっては、ソースの抵抗の
寄生の仕方も変わるが、ここでは、最も分かり易い例と
して、直列に抵抗が寄生する場合を説明する。

【００４５】ここでは、簡単のための一例として、抵抗
１１８０ａ〜１１８０ｄが、すべて１０Ωであり、ブロ
ック１１７０ａ〜１１７０ｄは、各々消去時に最大１０
ｍＡの電流をソースから消費し、この消去時のソース電
圧は、昇圧回路１１５０が生成する電圧から、０.４Ｖ
まで降下することが許容され、昇圧回路１１５０の電流
供給能力は十分にあるものとする。

【００４６】例えば、ブロック１１７０ａの消去を実行
するとき、抵抗１１８０ａ〜１１８０ｄに流れる電流
は、それぞれ、１０ｍＡ,０ｍＡ,０ｍＡ,０ｍＡであ
る。抵抗による電圧降下は、抵抗値と電流値の積となる
ので、電圧１１０２ａは電圧１１０２から、０.１Ｖだ
け降下した電圧となる。この降下電圧は、許容範囲内な
ので、消去が可能となる。同様に、ブロック１１７０ｂ
〜１１７０ｄについても、ソースに印加される電圧１１
０２ｂ,１１０２ｃ,１１０２ｄは、それぞれ、電圧１１
０２から、０.２Ｖ,０.３Ｖ,０.４Ｖだけ降下した電圧
となる。これは許容範囲内である。

【００４７】次に、複数ブロックの消去を高速に実施す
るために、ブロック１１７０ａ〜１１７０ｄの４ブロッ
クを全て消去する必要がある場合を説明する。もし、ブ
ロック１１７０ａ〜１１７０ｄの全てに同時に消去電圧
を印加すると、抵抗１１８０ａ〜１１８０ｄに流れる電
流は、それぞれ、４０ｍＡ,３０ｍＡ,２０ｍＡ,１０ｍ
Ａとなる。これにより、高電圧１１０２からのソース電
圧１１０２ａ〜１１０２ｄの降下は、０.４Ｖ,０.７Ｖ,
０.９Ｖ,１.０Ｖとなる。このようなブロック１１７０
ｂ〜１１７０ｄのソース電圧の降下は、許容範囲を超え
ており、消去動作に支障をきたす可能性があるものであ
る。したがって、たとえ、昇圧回路１１５０の電流供給
能力が十分にあっても、４個のブロック１１７０ａ〜１
１７０ｄに同時に消去電圧を印加することができなくな
る。

【００４８】さらに、上記４つのブロックのうち、２個
のブロックに対して同時に消去電圧を印加する場合にお
いて、どのように組み合わせてみても、必ずソース線の
電圧降下が許容範囲を超える状況が生じる。したがっ
て、この４個のブロック１１７０ａ〜１１７０ｄを消去
するときには、従来では、１ブロックずつの消去動作を
４回繰り返していた。

【００４９】このソース抵抗は、ソース線の配線層のシ
ート抵抗を減らすこと、ソース線配線を短くすること、
スイッチング素子を使用している場合はその能力を増や
すことによって低減できる。このシート抵抗を減らす手
法としては、配線層の材質や厚さの工夫によって可能に
なるが、これらはプロセス的な変更を要するので、一般
的には容易ではない。また、ソース配線を短くすること
は、ブロックのレイアウト配置などに起因する限界があ
る。また、ソース配線の幅を太くすることやスイッチン
グ素子の能力増加は、チップ面積の増加につながり、チ
ップサイズやコストへのしわ寄せが懸念される。したが
って、ソース線にある程度の抵抗が寄生すること避け難
く、この寄生抵抗が、複数ブロックの同時消去を制限す
る可能性がある。

【００５０】以上のように、ソースに印加する高電圧を
生成する昇圧回路の電流供給能力と、ソース線に寄生す
る抵抗とによって、複数ブロックの同時消去には制限が
あった。

【００５１】

【発明が解決しようとする課題】上述したように、従来
のソース消去方法では、消去時の消費電流のピーク値が
大きく、電流供給能力が充分に大きくない携帯機器など
で使用するには障害が大きい。

【００５２】また、ＢＴＢＴ電流を生じない消去方法で
ある基板消去は、基板電位の制御が必要となるため、特
別なプロセスおよび制御を用意しなければならない。

【００５３】また、ソフトイレースによってピーク電流
を削減する方法では、一般に印加するソース電圧とピー
ク電流値の定量的な相関の見積もりが困難である。昇圧
回路の消費電流を制限する技術を用いると、消費電流の
抑制には効果的ではあるが、消去所要時間の予測が困難
になる。

【００５４】また、従来では、複数のブロックの一括消
去が困難であり、単一のブロックしか同時に消去できな
い場合は、複数のブロックの消去時間はほぼ消去を実行
するブロック数に比例して増加することとなっていた。

【００５５】そこで、この発明の目的は、消去所要時間
および消去電流のピーク値を定量的に見積もることが可
能で、消去時間の増加を抑制しつつ、消去電流の低減を
図れる不揮発性半導体記憶装置およびその記憶消去方法
を提供することにある。また、本発明は、複数ブロック
の消去を効率的に実行できる方法をも提供する。

【００５６】

【課題を解決するための手段】上記目的を達成するた
め、この発明の不揮発性半導体記憶装置は、複数のメモ
リセルからなるメモリアレイと、各メモリセルに接続さ
れる行選択線,列選択線,ソース線をそれぞれ制御する行
選択線制御回路,列選択線制御回路,ソース線制御回路
と、行選択線およびソース線に印加する電圧を個別に生
成する電圧発生回路とを備え、上記メモリアレイは行選
択線およびソース線に所定の電圧を印加することで消去
される不揮発性半導体記憶装置において、上記行選択線
制御回路は、少なくとも１つの行選択線からなる複数の
行選択線群を各々独立して制御可能な線群独立制御手段
を備え、上記電圧発生回路はその電圧発生回路の消費電
流を制限する消費電流制限手段を備えることを特徴とし
ている。

【００５７】この発明では、線群独立制御手段が複数の
行選択線群を独立して制御し、電圧発生回路が発生する
電圧を各行選択線群に対して時間をずらして加えること
によって、消去電流のピークを抑制でき、消費電流を削
減できる。

【００５８】さらに、この発明では、電圧発生回路の消
費電流制限手段が、電圧発生回路の消費電流を制限する
ことで、電圧発生回路から各行選択線群への電圧印加状
況に応じ、所定の電流値を越えない範囲で電圧を発生さ
せることができ、さらなる短いスケールでの消費電流の
低減を図れる。

【００５９】また、一実施形態の不揮発性半導体記憶装
置は、複数のメモリセルからなるメモリアレイと、各メ
モリセルに接続される行選択線,列選択線,ソース線をそ
れぞれ制御する行選択線制御回路,列選択線制御回路,ソ
ース線制御回路と、行選択線およびソース線に印加する
電圧を個別に生成する電圧発生回路とを備え、上記メモ
リアレイは行選択線およびソース線に所定の電圧を印加
することで消去される不揮発性半導体記憶装置におい
て、上記ソース線制御回路は、複数のソース線を各々独
立して制御可能な独立制御手段を備え、上記電圧発生手
段はその電圧発生手段の消費電流を制限する消費電流制
限手段を備えることを特徴としている。

【００６０】この一実施形態では、独立制御手段が複数
のソース線を独立して制御し、電圧発生回路が発生する
電圧を各ソース線に対して時間をずらして加えることに
よって、消去電流のピークを抑制でき、消費電流を削減
できる。

【００６１】さらに、この実施形態では、電圧発生回路
の消費電流制限手段が、電圧発生回路の消費電流を制限
することで、電圧発生回路から各ソース線への電圧印加
状況に応じ、所定の電流値を越えない範囲で電圧を発生
させることができ、さらなる短いスケールでの消費電流
の低減を図れる。

【００６２】また、他の実施形態の不揮発性半導体記憶
装置は、上記不揮発性半導体記憶装置において、上記消
費電流制限手段を、出力電流の制限回路で構成した。

【００６３】この実施形態では、上記消費電流制限手段
を、出力電流の制限回路で構成したから、電圧発生手段
は、この制限回路の動作によって、所定の電流を超えな
い範囲で電圧を出力する。これにより、出力電流負荷が
制限され、負荷電流による降下が低減され、電圧発生手
段の電力供給能力が軽減されるので、消費電流が制限さ
れる。この消費電流を低減する機能によって、この電圧
発生手段は、書き換え可能な不揮発性半導体記憶装置の
ブロック消去動作時のソース電圧生成回路に最適なもの
となる。

【００６４】また、一実施形態の不揮発性半導体記憶装
置は、上記消費電流制限手段を、入力電流の制限回路で
構成した。

【００６５】この実施形態では、上記消費電流制限手段
を、入力電流の制限回路で構成したから、電圧発生手段
の電源電流の電流を制限することによって消費電流を低
減できる。

【００６６】また、他の実施形態の不揮発性半導体記憶
装置は、上記不揮発性半導体記憶装置において、上記消
費電流制限手段は、上記電圧発生回路の一部のみを活性
化する。

【００６７】この実施形態では、上記消費電流制限手段
は、上記電圧発生回路の一部のみを活性化することで、
電圧発生回路の消費電流が低減される。このような消費
電流を低減する機能によって、上記電圧発生回路はブロ
ック消去動作時のソース電圧生成回路に最適に使用でき
る。

【００６８】また、一実施形態の不揮発性半導体記憶装
置の記憶消去方法は、上記半導体記憶装置のメモリアレ
イの記憶を消去する記憶消去方法であって、上記線群独
立制御手段によって、独立して制御可能な複数の行選択
線群において、消去に必要な所定の電圧を同時に印加す
る行選択線群の数を、メモリアレイ内のすべてのメモリ
セルの消去が完了するまで、予め定められた条件に従っ
て切り換える。

【００６９】この実施形態では、消去に必要な所定の電
圧を同時に印加する行選択線群の数を、メモリアレイ内
のすべてのメモリセルの消去が完了するまで、予め定め
られた条件に従って切り換える。これにより、消費電流
のピーク値の低減を図れる。

【００７０】また、他の実施形態の不揮発性半導体記憶
装置の記憶消去方法は、上記半導体記憶装置のメモリア
レイの記憶を消去する記憶消去方法であって、上記独立
制御手段によって、独立して制御可能な複数のソース線
において、消去に必要な所定の電圧を同時に印加するソ
ース線の数を、メモリアレイ内のすべてのメモリセルの
消去が完了するまで、予め定められた条件に従って切り
換える。

【００７１】この実施形態では、上記独立制御手段によ
って、独立して制御可能な複数のソース線において、消
去に必要な所定の電圧を同時に印加するソース線の数
を、メモリアレイ内のすべてのメモリセルの消去が完了
するまで、予め定められた条件に従って切り換える。こ
れにより、消費電流のピーク値の低減を図れる。

【００７２】また、一実施形態の不揮発性半導体記憶装
置の記憶消去方法は、上記不揮発性半導体記憶装置の記
憶消去方法において、上記消去に必要な所定の電圧を同
時に印加する行選択線群またはソース線の数を、所定の
電圧を生成する電圧発生回路での消費電流が一定値以下
になる毎に切り替える。

【００７３】この実施形態では、上記消去に必要な所定
の電圧を同時に印加する行選択線群またはソース線の数
を、所定の電圧を生成する電圧発生回路での消費電流が
一定値以下になる毎に切り替える。これにより、消費電
流のピーク値の低減を図れる。

【００７４】また、他の実施形態は、上記不揮発性半導
体記憶装置の記憶消去方法において、上記消去に必要な
所定の電圧を同時に印加する行選択線群またはソース線
の数を、あらかじめ定められた一定時間毎に切り替え
る。

【００７５】この実施形態では、上記消去に必要な所定
の電圧を同時に印加する行選択線群またはソース線の数
を、あらかじめ定められた一定時間毎に切り替える。こ
れにより、消費電流のピーク値の低減を図れる。

【００７６】また、一実施形態は、上記不揮発性半導体
記憶装置の記憶消去方法において、上記消去に必要な所
定の電圧を同時に印加する行選択群またはソース線の数
を、消去対象のメモリセルの閾値が一定値以下になる毎
に切り替える。

【００７７】この実施形態では、上記消去に必要な所定
の電圧を同時に印加する行選択群またはソース線の数
を、消去対象のメモリセルの閾値が一定値以下になる毎
に切り替える。これにより、消去動作において、消去電
圧を印加する行選択群またはソース線の数を、段階的に
切り替え、ピーク消費電流を効率よく低減できる。

【００７８】また、他の実施形態は、上記不揮発性半導
体記憶装置のメモリアレイの記憶を消去する記憶消去方
法であって、消去動作後の過消去ベリファイを、消去対
象となる全てのメモリセルの消去動作が完了した後に行
う。

【００７９】この実施形態では、消去対象となる全ての
メモリセルの消去動作が完了した後に、この消去動作後
の過消去ベリファイを行うから、過消去ベリファイ後
に、消去ディスターブを受けることがない。したがっ
て、メモリセルの閾値が、過消去べリファイ時に確認し
た基準の閾値以内に収まっていることを保証できる。す
なわち、この発明では、従来の一括消去方法と同等のべ
リファイ精度を得ることができる。

【００８０】また、一実施形態の記憶消去方法は、上記
不揮発性半導体記憶装置の記憶を消去する方法であっ
て、行選択線群の全てを同一動作に制御し、かつ、ソー
ス線の全てを同一の動作に制御することによって、上記
行選択線群およびソース線で選択されるメモリセルの領
域であるブロックを一括に消去する消去方法と、上記実
施形態の記憶消去方法とを切り替えて消去を行う。

【００８１】この実施形態の消去方法では、電源の電流
供給能力に合わせて、従来のブロック消去と上記の消費
電流のピークを削減する消去方法を切替えることが可能
である。

【００８２】また、他の実施形態の不揮発性半導体記憶
装置は、上記記載の不揮発性半導体記憶装置であって、
行選択線群の全てを同一動作に制御し、かつ、ソース線
の全てを同一の動作に制御することによって、上記行選
択線群およびソース線で選択されるメモリセルの領域で
あるブロックを一括に消去する消去方法と、上記実施形
態に記載の記憶消去方法とを切り替えて消去を行う消去
方法切替手段を備える。

【００８３】この実施形態の不揮発性半導体記憶装置で
は、電源の電流供給能力に合わせて、従来のブロック消
去と上記の消費電流のピークを削減する消去方法を切替
えることが可能である。

【００８４】また、一実施形態の不揮発性半導体記憶装
置の記憶消去方法は、複数のメモリセルからなるメモリ
アレイを含む複数のメモリブロックと、上記各メモリブ
ロックにおいて、各メモリセルに接続される行選択線,
列選択線,ソース線をそれぞれ制御する行選択線制御回
路,列選択線制御回路,ソース線制御回路と、行選択線お
よびソース線に印加する電圧を個別に生成する電圧発生
回路とを備える不揮発性半導体記憶装置に対し、上記各
メモリブロックを、行選択線およびソース線に所定の電
圧を印加することで消去する不揮発性半導体記憶装置の
記憶消去方法において、上記行選択線制御回路は、上記
メモリブロックに接続される行選択線を同時に選択し、
上記ソース線制御回路は、上記メモリブロックに接続さ
れるソース線を同時に選択し、消去が実行されるメモリ
ブロックに含まれる全てのメモリセルの消去が完了する
まで、消去に必要な所定の電圧を行選択線に同時に印加
する上記メモリブロックの数を、予め定められた条件に
従って変更することを特徴としている。

【００８５】この実施形態では、消去に必要な所定の電
圧を行選択線に同時に印加するメモリブロックの数を、
予め定められた条件に従って変更することによって、消
去時間の増加を抑制しつつ、消去電流の低減を図れ、複
数ブロックの消去を効率的に実行できる。

【００８６】また、一実施形態の不揮発性半導体記憶装
置の記憶消去方法は、上記不揮発性半導体記憶装置の消
去方法において、上記消去に必要な所定の電圧が行選択
線あるいはソース線に同時に印加されるメモリブロック
の数を、所定の電圧を生成する電圧発生回路での消費電
流が所定値以下になる毎に、変更する。

【００８７】この実施形態では、上記消去に必要な所定
の電圧が行選択線あるいはソース線に同時に印加される
メモリブロックの数を、所定の電圧を生成する電圧発生
回路での消費電流が所定値以下になる毎に、変更する。
これにより、消去時間の増加を抑制しつつ、ピーク消費
電流を効率よく低減でき、複数ブロックの消去を効率的
に実行できる。

【００８８】また、一実施形態の不揮発性半導体記憶装
置の消去方法は、接続されているソース線の配線抵抗が
比較的大きなブロックと、接続されているソース線の配
線抵抗が比較的小さなブロックとで、行選択線群とソー
ス線の両方に同時に消去電圧を印加するブロック数を異
ならせる。

【００８９】この実施形態では、接続されているソース
線の配線抵抗が比較的大きなブロックと、接続されてい
るソース線の配線抵抗が比較的小さなブロックとで、行
選択線群とソース線の両方に同時に消去電圧を印加する
ブロック数を異ならせる。これにより、消去動作時のソ
ース電圧の降下を抑制しつつ、消去時間の短縮を図っ
て、複数ブロックの消去の高速化を図れる。

【００９０】また、一実施形態の不揮発性半導体記憶装
置の消去方法は、上記ソース線に印加する電圧を生成す
る電圧発生回路の出力から消去を行うブロックに入力さ
れるソース線までの電位降下の最大値が、予め定められ
た許容範囲内になるように、消去電圧を同時に印加する
ブロックを選択する。

【００９１】この実施形態では、上記ソース線に印加す
る電圧を生成する電圧発生回路の出力から消去を行うブ
ロックに入力されるソース線までの電位降下の最大値
が、予め定められた許容範囲内になるように、消去電圧
を同時に印加するブロックを選択する。これにより、消
去動作時のソース電圧の降下を、許容範囲内に抑制しつ
つ、消去時間の短縮を図って、複数ブロックの消去の高
速化を図れる。

【００９２】また、一実施形態の不揮発性半導体記憶装
置の消去方法は、消去の対象となるブロック内のメモリ
アレイに対して、請求項６乃至１０のいずれか１つに記
載の消去方法で消去を行う。

【００９３】この実施形態では、消去の対象となるブロ
ック内のメモリアレイに対して、請求項６乃至１０のい
ずれか１つに記載の消去方法で消去を行う。これによ
り、消去の対象となるブロック内のメモリアレイを効率
良く消去できる。

【００９４】

【発明の実施の形態】以下、図面を参照して、この発明
の実施形態を詳細に説明する。

【００９５】〔第１の実施の形態〕図１を参照して、こ
の発明の不揮発性半導体記憶装置の第１実施形態を説明
する。図１(Ａ)には、ブロック消去が可能な第１実施形
態の不揮発性半導体記憶装置のうち、この発明の説明に
必要な部分のみを図示した。

【００９６】この第１実施形態は、消去単位となるメモ
リアレイ１１０と、行選択線群１２１および行選択線群
１２２を制御するロウデコーダ１２０とそこへ供給され
る負電圧１０１を生成する降圧回路１６０を備える。ま
た、この第１実施形態は、列選択線群１３１を制御する
カラムデコーダ１３０と、ソース線１４１を制御するソ
ース制御回路１４０とそこへ供給される高電圧１０２を
生成する昇圧回路１５０を備えている。

【００９７】上記行選択線群１２１および行選択線群１
２２は、複数の行選択線で構成され、列選択線群１３１
は複数の列選択線で構成されている。なお、図１では、
メモリアレイ１１０に接続される行選択線群を２組の行
選択線群１２１と１２２に分ける例を示したが、後述す
るように３組以上の群に分けることでさらに消費電流の
ピークを削減することも可能である。したがって、この
発明では、行選択線群を２組に分割する場合に限定され
ないことは言うまでもないが、ここでは、一例として２
組の群に分ける場合についてのみ説明する。

【００９８】この第１実施形態では、まず、メモリアレ
イ１１０の消去が実行されるとき、ソース制御回路１４
０は、昇圧回路１５０から供給される高電圧１０２をメ
モリアレイ１１０のソース線１４１へ印加する。また、
列選択線群１３１は、カラムデコーダ１３０(または、
特に図示しないが、カラムデコーダ１３０へ接続される
ソース電圧を制御する別の回路)によって、フローティ
ングとなるよう制御される。

【００９９】この消去動作において、ロウデコーダ１２
０は、降圧回路１６０から供給される負電圧１０１を行
選択線群１２１および行選択線群１２２に印加する。こ
の印加は、図１(Ｂ)の波形図に示すように、行選択線群
１２１に負電圧が印加される期間が終わったときに、行
選択線群１２２に負電圧を印加する期間が開始するよう
に実施する。

【０１００】この負電圧印加のタイミング制御は、特に
図示しないが不揮発性半導体記憶装置に内蔵され、消去
動作を含む内部動作を制御するライト・ステート・マシ
ンにて行なうことも可能であるし、ロウ・デコーダ１２
０に制御機能を持たせることもできる。実際の消去動作
においては、消去電圧の印加の他にも、ベリファイ等に
より異なる電圧が印加されるが、図１(Ｂ)では、印加す
る消去電圧の波形を図示している。

【０１０１】図１(Ｂ)に示すように、消去を開始する時
刻ｔ０から時刻ｔ１まで、行選択線群１２１に負電圧を
印加するが、行選択線群１２２には負電圧を印加しな
い。次に、時刻ｔ１から時刻ｔ２の期間は、行選択線群
１２１には負電圧を印加せず、行選択線群１２２に負電
圧を印加する。なお、負電圧を印加しない行選択線は、
説明の便宣上０Ｖとしているが、この発明はこれに限定
されるものではない。例えば、これら負電圧を印加しな
い行選択線に、ＢＴＢＴ電流が充分に低減される程度の
負電圧を印加することも可能であるし、ロウデコーダ１
２０の回路構成によっては正電圧を与えることも可能で
ある。

【０１０２】また、図１(Ｂ)では、時刻ｔ１で、行選択
線群１２１への負電圧印加の終了と行選択線群１２２へ
の負電圧印加の開始を同時に行なっている波形にした
が、この印加終了と開始とは、必ずしも同一タイミング
で行なわれることに限定されるものではなく、行選択線
群１２１への負電圧印加期間と行選択線群１２２への負
電圧印加期間とが重ならないタイミングに設定すればよ
く、このことは以下のタイミングの説明においても同様
である。

【０１０３】図１(Ｂ)において、時刻ｔ０から時刻ｔ１
の期間では、行選択線群１２１に負電圧が供給される
が、行選択線群１２２には負電圧が供給されず、例えば
０Ｖとされる。このとき、非選択である行選択線群１２
２に接続されたメモリセルは、行選択線群１２１に接続
されたメモリセルと比較して、コントロールゲートの電
位が高く、したがってフローティングゲートの電位も高
くなる。電位が高いことはすなわち電子のポテンシャル
が低いことを意味し、したがって、図１０(Ｂ)に示した
フローティングゲートとソース間でのバンド曲がりψｓ
が低減され、ＢＴＢＴ電流が極めて小さくなる。ゆえ
に、この期間ｔ０〜ｔ１では、行選択線群１２１に接続
される選択されたメモリセルのＢＴＢＴ電流のみによっ
て、高電圧１０２の消費電流が決定される。

【０１０４】次の時刻ｔ１から時刻ｔ２の期間に関して
も、上述と全く同様の機構により、高電圧１０２の消費
電流は行選択線群１２２に接続されたメモリセルのＢＴ
ＢＴ電流が支配的である。

【０１０５】このように、ＢＴＢＴ電流が低減すること
によって、図１３に示される消費電流を低減することが
可能である。しかし、昇圧回路１５０が動作を開始した
直後は、高電圧１０２を供給する配線に付く寄生容量等
に電荷を貯える必要があるため、図１３で図示している
よりもさらに短いタイムスケールのピーク電流値が、昇
圧回路１５０の動作時の最大電流であることには変わり
が無い。

【０１０６】もっとも、後述する昇圧回路を使用するこ
とで、短いタイムスケールにおけるピーク電流値をも低
減することが可能である。

【０１０７】上述のようにＢＴＢＴ電流の低減によっ
て、高電圧１０２の消費電流も低減されるので、後述す
る昇圧回路を使用することで、高電圧１０２に耐え得る
電流負荷が減少しても、ソース電圧レベルが低下するこ
とはない。

【０１０８】また、行選択線群の分割数をさらに増や
し、それに応じて昇圧回路１５０の電流供給能力を減ら
す(すなわち昇圧回路１５０の消費電流を減らす)ことに
よって、消去動作のピーク電流値をさらに低減できる。

【０１０９】なお、昇圧回路１５０の電流供給能力を減
らすことによって、高電圧１０２の立ち上がり時間が長
くなるが、この立ち上がり時間は、通常、消去時間(数
百ミリ秒程度)と比較して、極めて短く、問題とならな
い。

【０１１０】この図１(Ｂ）の波形図に示したような行
選択線群への負電圧印加方法により、消費電流は、おお
よそ図１(Ｂ)の最下段に示す消去電流波形のようにな
る。図１(Ｂ)において、消去動作時の最大ピーク電流、
すなわち時刻ｔ０および時刻ｔ１における消費電流は、
図１３に示した従来の消費電流ピークの半分程度にな
る。この図はあくまで概略であるが、この実施形態によ
り、消去電流のピークを削減できることは明らかであ
る。

【０１１１】なお、この実施形態では、行選択線群１２
１と行選択線群１２２とに同時に消去電圧を印加するこ
とによって、従来と同様のブロック一括消去を可能にす
ることも容易である。これを実現するためには、 ロ
ウデコーダ１２０が行選択線群１２１および行選択線群
１２２に同時に消費電圧を印加する手段を有し、外部
から一括で消去することが命令された時にユーザーイン
ターフェイス回路(図示しない)または消去のフローを制
御するライト・ステート・マシン(同じく図示しない)等が
ロウデコーダ１２０を制御して、行選択線群１２１およ
び行選択線群１２２の両方に同時に消去電圧を印加すれ
ばよい。

【０１１２】〔第２の実施の形態〕次に、図２を参照し
て、この発明の第２実施形態を説明する。図２(Ａ)に
は、としてのブロック消去が可能な不揮発性半導体記憶
装置のうち、この発明の第２実施形態の説明に必要な部
分のみを示す。

【０１１３】この第２実施形態は、消去単位となるメモ
リアレイ２１０と、行選択線群２２１を制御するロウデ
コーダ２２０と、ロウデコーダ２２０へ供給される負電
圧２０１を生成する降圧回路２６０とを備える。また、
この第２実施形態は、列選択線群２３１を制御するカラ
ムデコーダ２３０と、ソース線２４１およびソース線２
４２を制御するソース制御回路２４０とこのソース制御
回路２４０へ供給される高電圧２０２を生成する昇圧回
路２５０を備えている。

【０１１４】上記行選択線群２２１は複数の行選択線で
構成され、列選択線群２３１は複数の列選択線で構成さ
れている。この実施形態では、ソース線が２本の場合に
ついて説明するが、この数を更に増やすことも可能であ
ることは、第１実施形態での行選択線群の分割と同様で
ある。

【０１１５】次に、図３(Ａ)および図３(Ｂ)に、この実
施形態で使用するメモリアレイ構造を例示する。図３
(Ａ),(Ｂ)に示す２例のアレイ構造では、消去単位内に
２本のソース線２４１,２４２および２本の列選択線Ｃ
１,Ｃ２を使用している。図３(Ａ)に示す例では、ソー
ス線２４１は、行選択線Ｒ１,Ｒ４,Ｒ５がコントロール
ゲートに接続されたメモリセルのソースに接続され、ソ
ース線２４２は、行選択線Ｒ２,Ｒ３,Ｒ６がコントロー
ルゲートに接続されたメモリセルのソースに接続されて
いる。一方、図３(Ｂ)に示す例では、ソース線２４１
は、行選択線Ｒ１,Ｒ２,Ｒ３がコントロールゲートに接
続されたメモリセルのソースに接続され、ソース線２４
２は、行選択線Ｒ４,Ｒ５,Ｒ６がコントロールゲートに
接続されたメモリセルのソースに接続されている。な
お、各ソース線とアレイ内部のメモリセルとの接続は図
３(Ａ)と図３(Ｂ)のいずれのアレイ構造であってもよ
い。

【０１１６】この第２実施形態では、負ゲート電圧消去
によって、メモリアレイ２１０の消去が実行されると
き、ロウデコーダ２２０は、供給される負電圧２０１を
行選択線群２２１に印加する。このとき、列選択線群２
３１は、カラムデコーダ２３０(または、特に図示しな
いが、カラムデコーダ２３０へ接続されるドレイン電圧
を制御する別の回路)によって、フローティングとなる
よう制御される。

【０１１７】この消去動作において、ソース制御回路２
４０は、供給される高電圧２０２をソース線２４１およ
びソース線２４２に印加するが、図２(Ｂ)に示されるよ
うに、ソース線２４１への高電圧印加とソース線２４２
への高電圧印加とは、異なる期間に実行する。

【０１１８】この高電圧印加タイミングの制御は、不揮
発性半導体記憶装置に内蔵され、消去動作を含む内部動
作を制御するライト・ステート・マシンにて制御するこ
ともでき、ソース制御回路２４０で直接制御することも
できる。実際の消去動作では、消去電圧の印加のほかに
もベリファイ等により異なる電圧が印加されるが、図２
(Ｂ)には、この発明の説明のために必要となる消去電圧
の印加波形を示している。

【０１１９】消去を開始する時刻ｔ０から時刻ｔ１ま
で、ソース線２４１に高電圧を印加するが、ソース線２
４２には高電圧を印加しない。次に、時刻ｔ１から時刻
ｔ２の期間は、ソース線２４１には高電圧を印加せず、
ソース線２４２に高電圧を印加する。なお、高電圧を印
加しない期間のソース線の電圧は、説明の便宜上０Ｖと
したが、この発明はこれに限定されるものではない。

【０１２０】時刻ｔ０から時刻ｔ１の期間では、ソース
線２４１に高電圧が供給されるが、ソース線２４２には
高電圧が供給されず０Ｖとされる。このとき、ソース線
２４２に接続されたメモリセルは、ソースの電位が基板
電位と同等であるため、ＢＴＢＴ電流を生じない。ゆえ
に、この期間はソース線２４１に接続されたメモリセル
のＢＴＢＴ電流のみによって高電圧２０２の消費電流が
決定される。

【０１２１】次の時刻ｔ１から時刻ｔ２の期間に関して
も、まったく同様の機構で、高電圧２０２の消費電流は
ソース線２４２に接続されたメモリセルのＢＴＢＴ電流
が大部分を占める。

【０１２２】なお、上記消去動作を行なうときに、昇圧
回路２５０は、メモリアレイ２１０の全てを一括して消
去する場合の動作と比較して、より少ない消費電力で同
じ電圧を生成するよう後述の第３実施形態で示されるよ
うに切替えられる。

【０１２３】したがって、昇圧回路２５０の電流供給能
力は降下する。しかし、高電圧２０２の消費電流が削減
されるため、ソース電圧レベルが低下することはない。
ゆえに、この第２実施形態の消去方法においても、一括
して消去する場合に比べて、メモリセルの消去特性は、
同等である。

【０１２４】図２(Ｂ)に示したようなソース線２４１,
２４２への高電圧印加方法によって、消費電流はおおよ
そ図２(Ｂ)の消去電流波形のようになる。この図２(Ｂ)
において、消去動作時の最大ピーク電流(すなわち時刻
ｔ０および時刻ｔ１における消費電流)は、図１３で示
した従来の消費電流ピークの半分程度になる。この図２
(Ｂ)はあくまで概略であるが、この実施形態によって、
消去電流のピークを削減できることは明らかである。

【０１２５】なお、メモリアレイ２１０の消去に負ゲー
ト電圧消去を用いず、コントロールゲートを０Ｖにする
方法(高電圧ソース消去)を用いる場合でもまったく同様
に、この発明が利用できる。

【０１２６】この第２実施形態では、第１実施形態にお
いて、ロウデコーダ１２０に行選択線群１２１および行
選択線群１２２の両方に消去電圧を印加する手段を備え
た場合と同様に、ソース制御回路２４０に、ソース線２
４１とソース線２４２に同時に高電圧を印加する手段を
設けることにより、従来と同様のブロック一括消去を実
現することも可能である。

【０１２７】〔昇圧回路の説明〕次に、図４を参照し
て、上記第１,２実施形態の昇圧回路１５０,２５０とし
て採用される３例の構成例を説明する。

【０１２８】ここでは、消去時のソース電圧を生成する
昇圧回路として、図４(Ａ),(Ｂ),(Ｃ)に示すような、こ
の発明に用いて最適な消費電流を低減することが可能な
３つのタイプの昇圧回路３００,４００,５００を説明す
る。

【０１２９】図４(Ａ)に示す昇圧回路３００は、消去時
のソース電圧を生成する昇圧回路構成の一例である。こ
の昇圧回路３００が電源電圧３０１を元に、高電圧３０
２を生成する動作を説明する。この昇圧回路３００の発
振回路３１０は、クロック信号３１１と３１２を生成し
て、チャージポンプ回路３２０と３２１に供給する。チ
ャージポンプ回路３２０および３２１は、チャージポン
プ回路(ＰＵＭＰ)であり、それぞれイネーブル信号３５
０および３５１により活性化され、電源電圧３０１から
高電圧３０２を生成する。

【０１３０】このイネーブル信号３５０および３５１
は、前述の第１実施形態で示したと同様に、ライト・ス
テート・マシンで制御される。チャージポンプ回路３２
０および３２１として、例えば、従来技術の説明で使用
した図１１のチャージポンプ回路８０８を使用できる。

【０１３１】また、検出回路３３０は高電圧３０２の電
圧レベルを検出し、高電圧３０２が所定の電圧よりも高
いとき、制御信号３３１によって発振回路３１０のクロ
ック信号生成を抑制する。このクロック信号生成を抑制
する手段としては、例えばクロック信号３１１と３１２
を完全に停止する手段や、クロック信号の周期を長くす
る手段が使用できる。

【０１３２】クロック信号を完全に停止すると、この停
止している期間では、昇圧回路３００は高電圧３０２を
生成し、クロック信号の周期が長くなると高電圧３０２
の電流供給能力が低下するが、高電圧３０２の電流負荷
によって、高電圧３０２の電圧が降下すると、検出回路
３３０がそれを認識し、制御信号３３１によってクロッ
ク信号３１１と３１２による抑制を解除する。この制御
流れによって、高電圧３０２は必要な電圧を維持でき
る。

【０１３３】図４(Ａ)に示す昇圧回路３００は、消費電
流を低減するため、出力電流負荷に応じて、動作を切替
えることが可能である。すなわち、チャージポンプ回路
３２０またはチャージポンプ回路３２１のどちらか一方
の動作を、イネーブル信号３５０および３５１により禁
止(あるいは活性化期間を制限)することによって、電源
電圧３０１による消費電流が低減される。例えば、チャ
ージポンプ回路３２０とチャージポンプ回路３２１と
が、その動作時に同等の電流を消費するとき、これらの
回路３２０,３２１の両方が動作する場合に比べて、一
方のみが動作する場合は、電源電圧３０１の消費電流が
半分程度に抑えられる。

【０１３４】このような消費電流を低減する機能によっ
て、一例としての昇圧回路３００は、この発明による書
き換え可能な不揮発性半導体記憶装置のブロック消去動
作時のソース電圧生成回路に最適に使用できる。

【０１３５】上述した昇圧回路３００は、昇圧回路３０
０の一部を非活性化することによって消費電流を低減で
きることが特徴であり、図４(Ａ)および上記説明は、あ
くまでその一例の説明に過ぎず、この発明で使用される
昇圧回路を限定するものではない。

【０１３６】図４(Ｂ)に示す昇圧回路４００は、消去時
のソース電圧を生成する昇圧回路構成の他の一例であ
る。この昇圧回路４００が電源電圧４０１を元に高電圧
４０２を生成する動作を説明する。この昇圧回路４００
の電流制限回路４４０は、電源電圧４０１による電流を
制限し、電圧４０３をチャージポンプ回路４２０に出力
する。また、発振回路４１０は、クロック信号４１１と
４１２を生成する。チャージポンプ回路４２０は、電圧
４０３から高電圧４０２を生成する。このチャージポン
プ回路４２０としては、例えば、従来技術の説明で使用
した図１１のチャージポンプ回路８０８を使用でき、ク
ロック信号４１１,４１２は図１１の信号８０６および
８０７に相当する。

【０１３７】検出回路４３０は、チャージポンプ回路４
０２が出力する高電圧４０２の電圧レベルを検出し、高
電圧４０２が所定の電圧より高いときに、制御信号４３
１によって発振回路４１０のクロック信号生成を抑制す
る。このクロック信号生成を抑制する手段としては、昇
圧回路３００と同様、例えば、クロック信号４１１,４
１２を完全に停止する手段や、クロック信号の周期を長
くする手段を使用できる。

【０１３８】この昇圧回路４００は、電流制限回路４４
０の動作により、所定の消費電流を超えない範囲で昇圧
回路４００を動作させることが可能となる。電流制限回
路４４０の構成としては、例えばトランジスタにより構
成されるスイッチなどにより実現可能である。

【０１３９】消費電流を低減する機能により、昇圧回路
４００に例示される昇圧回路は、この発明による書き換
え可能な不揮発性半導体記憶装置のブロック消去動作時
のソース電圧生成回路に使用できる。

【０１４０】この昇圧回路４００の説明は、この発明に
使用されるソース電圧生成回路の一例である。昇圧回路
の電源電流の電流を制限することによって消費電流を低
減できることが特徴であり、図４(Ｂ)および上記説明
は、あくまでその一例の説明に過ぎず、この発明で使用
される昇圧回路を限定するものではない。

【０１４１】次に、図４(Ｃ)に示す昇圧回路５００は、
消去時のソース電圧を生成する昇圧回路構成の一例であ
る。この昇圧回路５００が電源電圧５０１を元に高電圧
５０２を生成する動作を説明する。昇圧回路５００の発
振回路５１０は、クロック信号５１１と５１２を生成す
る。チャージポンプ回路５２０は、電源電圧５０１から
高電圧５０３を生成する。チャージポンプ回路５２０と
しては、例えば従来技術の説明で使用した図１１のチャ
ージポンプ回路８０８を使用でき、クロック信号５１
１,５１２は図１１の信号８０６および８０７に相当す
る。電流制限回路５４０は、高電圧５０３による電流を
制限し、高電圧５０２を出力する。一方、検出回路５３
０は高電圧５０３の電圧レベルを検出し、高電圧５０３
が所定の電圧より高いときに、制御信号５３１によって
発振回路５１０のクロック信号生成を抑制する。このク
ロック信号生成を抑制する手段としては、昇圧回路３０
０と同様に、例えば、クロック信号５１１,５１２を完
全に停止する手段や、周期を遅くする手段が使用でき
る。

【０１４２】昇圧回路５００は、電流制限回路５４０の
動作によって、所定の電流値を超えない範囲で高電圧５
０２を出力する。これにより、出力電流負荷が制限さ
れ、高電圧５０３の負荷電流による降下が低減され、昇
圧回路５００の電力供給能力が軽減されるので、消費電
流が制限される。

【０１４３】この消費電流を低減する機能によって、昇
圧回路５００は、この発明による書き換え可能な不揮発
性半導体記憶装置のブロック消去動作時のソース電圧生
成回路に最適に使用できる。この昇圧回路５００は、ソ
ース電圧生成回路の一例であり、昇圧回路の出力電流を
制限することによって消費電流を低減できる。なお、図
４(Ｃ)および上記説明は、あくまで本発明で使用される
昇圧回路の一例の説明に過ぎず、上記構成に限定される
ものではない。

【０１４４】〔第３の実施の形態〕次に、図５に示すフ
ローチャートを参照して、この発明の不揮発性半導体記
憶装置の記憶消去方法である第３の実施の形態を説明す
る。

【０１４５】この第３の実施形態は、上記第１または第
２実施形態の不揮発性半導体記憶装置を使用する場合に
おける過消去の判定方法に関する。

【０１４６】図５のフローチャートに示すように、通
常、フラッシュメモリの消去動作では、消去電圧の印加
(Ｓ１,Ｓ５)後に、閾値が充分に下がったことを確認す
る消去ベリファイ(Ｓ２,Ｓ６)と、閾値が下がり過ぎて
いないことを確認する過消去ベリファイ(Ｓ３,Ｓ７)と
が実行される。

【０１４７】この消去ベリファイ(Ｓ２,Ｓ６)によっ
て、メモリセル(領域１,領域２)の閾値が充分に下がっ
ていないことが判明すると、さらに消去電圧が印加され
る(Ｓ１,Ｓ５)。また、過消去ベリファイ(Ｓ３,Ｓ７)に
よって閾値が下がりすぎていることが判明すると、過消
去状態にある可能性がある領域１,領域２のメモリセル
に対して書きこみ動作を行なうことで閾値を上げる(Ｓ
４,Ｓ８)。

【０１４８】この第３実施形態の記憶消去方法では、第
１,第２実施形態で説明した消去動作に、上記ベリファ
イ動作を組み込んだものである。なお、消去動作には消
去電圧印加やベリファイ動作以外にも消去前のメモリセ
ルの閾値をある程度揃える処理や使用する電圧を切替え
る処理なども含まれるが、図５には、ベリファイ動作の
順序の説明に必要な動作のみを記載している。

【０１４９】ＥＥＰＲＯＭのメモリセルの消去では、過
消去が大きな問題となる。過消去とは、消去の実行時に
フローティングゲートに蓄積された電子を多量に抜きす
ぎることで、メモリセルの閾値が０Ｖ付近あるいは負電
圧となり、コントロールゲートが０Ｖの状態でもドレイ
ン−ソース間に電流を流す現象である。ある一つのメモ
リセルが過消去状態になると、読み出しが実行されたと
きに、過消去セルの行選択線が０Ｖ(すなわち、その行
選択線に接続されたメモリセルは非選択)であっても電
流を流すため、同じ列選択線に接続された他のメモリセ
ルが書き込み状態であっても正常に読み出せない。ま
た、完全な過消去状態ではなくても、それに近い低い閾
値のメモリセルが同一列選択線上に複数接続されていれ
ば、同様に、同じ列選択線に接続されたメモリセルの読
み出しは正常に行なえなくなる。

【０１５０】スプリットゲート型のＥＥＰＲＯＭメモリ
セルでは、選択ゲートをオン(ＯＮ)しない限り、ドレイ
ン−ソース間にチャネルが形成されないので、過消去に
よる誤動作を防止できるが、セル面積が大きく、プロセ
スの大幅な変更も必要となる。

【０１５１】図９に示した１トランジスタ型のＥＥＰＲ
ＯＭメモリセルでは、消去の実行後に、全メモリセルに
対して、あらかじめ定められた閾値を下回らないことを
判定し、もし下回っていた場合は緩やかな書き込み動作
を行なうことで、閾値を上げる方法を取ることが一般的
である。メモリセルの閾値が予め定められた閾値を下回
らないことを判定する動作は、一般に過消去ベリファイ
と言われる。

【０１５２】この第３の実施の形態の記憶消去方法を、
前述の第１および第２実施形態に単純に適用した場合、
消去電圧の印加,消去ベリファイ,および過消去ベリファ
イは、図５に示す順序で行なわれる。特に、第１実施形
態で示した例に当てはめると、図５のステップＳ１〜Ｓ
４での領域１とは、図１(Ａ)で行選択線群１２１に接続
されたメモリセルの集合であり、ステップＳ５〜Ｓ８で
の領域２とは、行選択線群１２２に接続されたメモリセ
ルの集合である。

【０１５３】また、この第３の実施形態を第２実施形態
に適用した場合は、図５のステップＳ１〜Ｓ４での領域
１とは、ソース線２４１に接続されたメモリセルの集合
であり、ステップＳ５〜Ｓ８での領域２とは、ソース線
２４２に接続されたメモリセルの集合である。

【０１５４】ここで、第１実施形態で示した消去動作
を、図５に示したフローチャートで実行する場合につい
て説明する。

【０１５５】まず、領域１に含まれるメモリセルに消去
電圧が印加される(ステップＳ１)が、その後の消去ベリ
ファイ(ステップＳ２)により、領域１に含まれる全メモ
リセルが消去されるまで消去電圧の印加(ステップＳ１)
が繰り返される。

【０１５６】上記ステップＳ１,Ｓ２でもって、領域１
に含まれる全メモリセルが消去されると、その後の過消
去ベリファイによって、各メモリセルが過消去状態にあ
るかないかが確認される(ステップＳ３)。ステップＳ３
において、過消去状態のメモリセルがあると判断した場
合は、ステップＳ４に進み、過消去状態の可能性がある
メモリセルに対して過消去処理(すなわち、書き込み動
作)が実行される。このステップＳ４での過消去処理に
よって、閾値が上がり過ぎている可能性があるので、ス
テップＳ２の消去ベリファイへと処理が戻される。以上
で領域１に対する消去動作が完了する。

【０１５７】次に、ステップＳ５に進み、領域２に対し
ても上述のステップＳ１〜Ｓ４と同様の消去動作が実行
される。こうして、領域１と領域２の両方が消去される
ことによって、消去単位であるメモリアレイ１１０に含
まれるメモリセルはすべて消去され、しかも過消去状態
にはならない。

【０１５８】図５のフローチャートの順序に従って消去
を行なった場合、領域２に消去電圧を印加する前に、領
域１に含まれる全メモリセルが所定の閾値の範囲内に収
まるように、消去電圧の印加と消去ベリファイ,過消去
べリファイが実行される。つまり、この処理の流れで
は、領域１に含まれるメモリセルの過消去ベリファイが
実行された後に領域２に含まれるメモリセルの消去が実
行される。

【０１５９】しかし、例えば、第１実施形態の場合で
は、領域１と領域２のメモリセルには共通のソース線が
接続され、第２実施形態では、領域１と領域２のメモリ
セルには共通の行選択線が接続される。したがって、領
域１に含まれるメモリセルは、消去ベリファイおよび過
消去ベリファイの完了後に、ソース線またはワード線の
どちらか一方に消去電圧が印加されて、消去ディスター
ブを受けるので、閾値が過消去ベリファイの基準よりも
さらに低くなる可能性がある。消去ディスターブの影響
が深刻である場合は、後述の第４実施形態を使用するこ
とで、この問題を解決できる。

【０１６０】〔第４の実施の形態〕次に、図６に、上記
欠点を解決する第４実施形態による処理の流れを示す。
この第４の実施形態では、第１実施形態における消去動
作を、図６に示すフローで実行する場合について説明す
る。

【０１６１】この実施形態では、ステップＳ１１で、領
域１に含まれるメモリセルの閾値を消去ベリファイによ
り確認し、消去されていないメモリセルがあれば、ステ
ップＳ１２に進み、領域１に消去電圧が印加され、ステ
ップＳ１１に戻る。

【０１６２】このステップＳ１１とＳ１２とが、領域１
の全メモリセルが消去されるまで繰り返され、領域１の
全メモリセルが消去されれば、ステップＳ１３に進み、
領域２の処理に分岐する。

【０１６３】領域２も領域１と同様に、ステップＳ１３
で、消去ベリファイによってメモリセルの閾値を確認
し、消去されていないメモリセルがあれば、ステップＳ
１４に進んで、領域２に消去電圧が印加され、ステップ
Ｓ１３に戻る。このステップＳ１３とＳ１４のループ
が、領域２の全メモリセルが消去されるまで繰り返され
る。

【０１６４】その後、ステップＳ１３で領域２の全メモ
リセルが消去されたと判断すれば、ステップＳ１５に進
み、領域１および領域２のメモリセルに対して、過消去
ベリファイが行なわれ、過消去セルが存在すると判断す
れば、ステップＳ１６に進み、領域１および領域２のメ
モリセルのうち過消去状態にある可能性があるメモリセ
ルに対して過消去処理(すなわち、書き込み動作)が行な
われる。その後、ステップＳ１１に戻る。

【０１６５】この第４実施形態によると、消去の対象と
なるすべてのメモリセルが消去された後で、ステップＳ
１５に進んで過消去ベリファイを行なう。そして、過消
去状態のメモリセルが無ければ、以後は消去ディスター
ブを受けない。このため、一連の消去動作の後、過消去
べリファイ時に確認した基準の閾値以内に収まっている
ことが保証できる。すなわち、従来の(一括)消去方法と
同等のべリファイ精度を得ることができる。

【０１６６】この第４実施形態での処理の流れは、言う
までもなく、消去ブロックを３個以上の領域に分割して
消去動作を実行する場合についても全く同様に適用で
き、消去電圧の印加および消去ベリファイが完了した後
にまとめて過消去ベリファイを実行することによって実
現できる。

【０１６７】〔第５の実施の形態〕次に、図７を参照し
て、この発明の第５の実施形態を説明する。

【０１６８】上記第１,第２の実施形態によって、消去
時の消費電流ピークの削減が可能になるものの、消去時
間が増大することは避けられない。すなわち、上記第１
実施形態および第２実施形態をそのまま使用すると、メ
モリアレイのブロックを分割した数にほぼ比例した消去
時間を要する。例えば、第１実施形態で例示したよう
に、メモリアレイのブロックを２個の領域に分けた場
合、消去電圧の印加にほぼ２倍の消去時間を要する。そ
こで、この第５実施形態は、この消去時間の増大を緩和
するものである。

【０１６９】なお、この第５実施形態では、ブロックを
４個の領域に分割する場合について説明するが、この発
明の実施はこれに限定されるものではなく、最少で２個
の領域、最多で行選択線の数と分割ソース線の数の積ま
で、任意の数の領域の分割が可能である。

【０１７０】この第５実施形態では、図７に示すよう
に、行選択線群を４個(６２１,６２２,６２３,６２４)
に分けて本発明による消去動作を行う。なお、この分割
する領域の個数については、例えば、ＢＴＢＴ電流に起
因する消費電流ピークをブロック一括消去時の４分の１
に抑える必要がある場合は４個の領域に分割するなど、
目標とする消費電流ピークとブロック一括消去時の消費
電流ピークを考慮して決定することが望ましい。

【０１７１】図７には、ブロック消去が可能な不揮発性
半導体記憶装置のうち、この発明の第５実施形態の説明
に必要な部分のみを図示している。この第５実施形態
は、第１実施形態の説明で使用した図１(Ａ)に示した構
造と非常に類似した構造である。したがって、図１(Ａ)
に示した第１実施形態との相違点のみを説明する。

【０１７２】第１実施形態では、消去対象のブロックに
連なる行選択線を２個の行選択線群１２１,１２２に分
割する場合について説明したが、この第５実施形態で
は、４個の行選択線群６２１,６２２,６２３,６２４に
分割する場合について説明する。したがって、図７で
は、行選択線群は、行選択線群６２１,行選択線群６２
２,行選択線群６２３,行選択線群６２４の４群に分けら
れている。それ以外は、符号の違いを除いて、図１(Ａ)
に示したのと同じ構成である。つまり、図７の降圧回路
６６０,ロウデコーダ６２０,カラムデコーダ６３０,メ
モリアレイ６１０,昇圧回路６５０,ソース制御回路６４
０は、図１(Ａ)の降圧回路１６０,ロウデコーダ１２０,
カラムデコーダ１３０,メモリアレイ１１０,昇圧回路１
５０,ソース制御回路1４０と同じ構成である。なお、６
３１は、列選択線群であり、６４１はソース線,６０１
は負電圧,６０２は高電圧である。

【０１７３】この図７に消去の構造を示した不揮発性半
導体記憶装置は、消去ブロックを４個の領域に分割して
いるから、前述した実施形態で説明した消去方法では、
非分割の場合に比べて、消去電圧の印加にほぼ４倍の時
間を要する。この第５実施形態では、同時に複数の領域
に対して消去電圧を印加することにより、所要時間の増
大を低減する。

【０１７４】この第５実施形態による消去電圧の印加方
法を、図８を参照して説明する。この図８は、第５実施
形態における消去動作において、消去電圧印加の手法を
示す波形図である。

【０１７５】図８に示すように、時刻ｔ０から時刻ｔ４
までの期間では、各行選択線郡６２１〜６２４に対し
て、個別に消去電圧を印加する。この各行選択線郡６２
１〜６２４に対応する各領域への消去電圧の印加時間
は、ＢＴＢＴ電流に起因する高電圧６０２の消去電流が
半分以下になる時間以上に設定する。

【０１７６】また、時刻ｔ４から時刻ｔ６までの期間で
は、２個の領域に同時に消去電圧を印加するが、高電圧
６０２による消費電流の最大値は、時刻ｔ０から時刻ｔ
４までの期間の最大値以下となる。

【０１７７】また、時刻ｔ４から時刻ｔ５の時間、およ
び、時刻ｔ５から時刻ｔ６の時間として、高電圧６０２
による消費電流が半減する時間以上を確保する。また、
時刻ｔ６から時刻ｔ７までの期間では、４個の行選択線
群６２１〜６２４に同時に消去電圧を印可する。この時
刻ｔ６から時刻ｔ７までの期間でのピーク電流を、時刻
ｔ４から時刻ｔ６の期間のピーク電流値以下に抑えるこ
とができる。

【０１７８】なお、行選択線群６２１〜６２４に対応す
る各領域に対して、全く別個に消去電圧を印加した場合
(時間軸における印加電圧波形の重なりがない場合)に
は、消去電圧の印加時間として、時刻ｔ０から時刻ｔ４
までの時間と、時刻ｔ４から時刻ｔ６までの時間の２倍
の時間と、時刻ｔ６から時刻ｔ７までの時間の４倍の時
間とを加算した時間を要する。

【０１７９】したがって、この第５実施形態によれば、
上記各領域に対する印加電圧波形が重なっていない前半
期間(ｔ０〜ｔ４)において、消費電流のピークを抑制す
る。そして、その後の期間ｔ４〜ｔ６,ｔ６〜ｔ７にお
いて、漸次、波形の重なりを倍増させることで、消費電
流のピークを抑えつつ、消去動作の所要時間の増大を大
幅に短縮できる。

【０１８０】図８に示した消去電圧印加方法では、高電
圧６０２による消費電流が半分以下に低下したときに、
消去電圧を印加する対象領域を切替えるようにしたが、
この切替えタイミングの判定としては、一定の時間で切
替える方法や、メモリセルの閾値を確認して切替える方
法、さらには、消費電流を検知することで切替える方法
などを採用できる。

【０１８１】上記一定時間で切替える方法を採用する場
合には、デバイス間の消去特性のバラツキや環境への依
存性等を充分に見極めた上で切替えるタイミングを決定
すればよい。また、メモリセルの閾値を確認して切り替
える方法では、全メモリセルの閾値を確認することも可
能であるし、いくつかのメモリセルをサンプリングして
閾値の確認を行なうことで、閾値の変化の検出に要する
時間を減らすこともできる。また、消去電流を検知して
切り替える方法では、検知回路が必要となるが、最も直
接的に電流値を把握できるので、適切な切替えタイミン
グを見極め易くなる。これらいずれの方法を用いる場合
でも、切替えるタイミングが早すぎると消去電流ピーク
を充分に低減できない可能性があり、タイミングが遅す
ぎると消去所要時間が増大する。

【０１８２】この第５実施形態によれば、第１実施形態
や第２実施形態で示したブロック消去を、複数の領域に
分割して実行することによって、消去電流のピーク値を
削減した場合に、消去所要時間が増大する程度を緩和で
きる。この第５実施形態では、消去ブロックに接続され
る行選択線を４組の行選択線群に分ける場合について説
明したが、例えば、行選択線群を１組のみとし、ソース
線を４本に分けることによって、消去ブロックを４個の
領域に分割してもよい。あるいは、行選択線を２組に分
割し、ソース線を２本に分けることによって、消去ブロ
ックを４個の領域に分割してもよい。これらの場合にお
いても、図８に示したのと同様に、７回の消去電圧印加
でブロックの消去を完了することが可能である。

【０１８３】(第６の実施の形態)次に、図１４および図
１７を参照して、この発明の第６実施形態としての不揮
発性半導体記憶装置の記憶消去方法を説明する。

【０１８４】この第６実施形態の消去方法では、図１４
に示すブロック１０７０のメモリアレイ１０１０および
ブロック１０７５のメモリアレイ１０１５の両方を消去
する方法について説明する。

【０１８５】図１７を参照して、この実施形態の消去方
法において、メモリアレイ１０１０,１０１５へ消去電
圧を印加する方法を説明する。時刻ｔ０から時刻ｔ１ま
での間、メモリアレイ１０１０に消去電圧を印加する一
方、メモリアレイ１０１５に消去電圧を印加しない。

【０１８６】すなわち、時刻ｔ０から時刻ｔ１までの
間、降圧回路１０６０が生成する負の電圧１００１が、
ロウデコーダ１０２０を経由して、行選択線群１０２１
に印加され、この行選択線群１０２１の電圧は、所定の
負電圧となる、また、昇圧回路１０５０が生成する正の
電圧１００２が、ソース制御回路１０４０を経由して、
ソース線１０４１に印加され、このソース線１０４１の
電圧は所定の正電圧となる。一方、このとき、ブロック
１０７５においては、降圧回路１０６０および昇圧回路
１０５０からの電圧は、ロウデコーダ１０２５およびソ
ース制御回路１０４５によって、行選択線１０２６およ
びソース線１０４６に印加されない。

【０１８７】次に、時刻ｔ１から時刻ｔ２までの間は、
時刻ｔ０から時刻ｔ１までとは逆に、メモリアレイ１０
１０に消去電圧を印加しない一方、メモリアレイ１０１
５に消去電圧を印加する。

【０１８８】すなわち、時刻ｔ１から時刻ｔ２までの間
は、図１７に示すように、ブロック１０７０の行選択線
群１０２１およびソース線１０４１の電圧は０Ｖである
一方、ブロック１０７５では行選択線群１０２６は負電
圧となり、ソース線１０４６は正電圧となる。

【０１８９】次に、時刻ｔ２から時刻ｔ３までの間は、
メモリアレイ１０１０と１０１５の両方に、消去電圧を
印加する。すなわち、図１７に示すように、ブロック１
０７０と１０７５の両方において、行選択線群１０２
１,１０４１が負電圧となり、ソース線１０４１,１０４
６が正電圧となる。

【０１９０】上述のように、図１７に示す時刻ｔ２から
時刻ｔ３までの期間では、２個のメモリアレイ１０１０
および１０１５の両方に、消去電圧が印加されるので、
ＢＴＢＴ電流を消費するメモリセルの数が時刻ｔ２以前
と比較して増加する。

【０１９１】しかし、メモリアレイ１０１０に含まれる
メモリセルは、時刻ｔ０から時刻ｔ１までの期間に、消
去動作がある程度進行しており、メモリアレイ１０１５
に含まれるメモリセルは、時刻ｔ１から時刻ｔ２までの
期間に、消去動作がある程度進行している。したがっ
て、時刻ｔ２から時刻ｔ３までの期間では、消去動作の
開始時と比較して、ＢＴＢＴ電流は減少している。した
がって、時刻ｔ０から時刻ｔ１までの期間と、時刻ｔ１
から時刻ｔ２までの期間として、それぞれ、十分な期間
を確保することで、時刻ｔ２以降の高電圧１００２の電
流消費を十分に抑制できる。

【０１９２】この実施形態によれば、時刻ｔ０から時刻
ｔ１までの時間と、時刻ｔ１から時刻ｔ２までの時間と
の和を、従来の消去方法で１ブロックを消去する時間と
ほぼ同程度に抑えることができる。また、同様に、時刻
ｔ１から時刻ｔ２までの時間と、時刻ｔ２から時刻ｔ３
までの時間との和を、従来の消去方法で１ブロックを消
去する時間とほぼ同程度に抑えることができる。

【０１９３】したがって、時刻ｔ０から時刻ｔ２までの
時間は、各メモリアレイ１０１０,１０１５に別個に消
去電圧を印加する図１５の時刻ｔ０からｔ２までの時間
に比べて、短時間に抑えることができる。

【０１９４】なお、上記説明では、消去電圧を印加しな
いときには、行選択線群とソース線の両方共に消去電圧
を印加しないこととしたが、必ずしもその必要はない。
たとえば、図１７に示す時刻ｔ０から時刻ｔ３までの期
間に、ソース線１０４１とソース線１０４６の両方に消
去電圧を印加してもよい。コントロールゲートすなわち
行選択線群に消去電圧が印加されない場合は、ＢＴＢＴ
電流がほとんど無視できるほど小さくなるので、上記の
ようにソース線に消去電圧を印加した場合でも、時刻ｔ
０から時刻ｔ１までの期間においては、上記ソース線に
消去電圧を印加しない場合と同等の電流しか消費しな
い。

【０１９５】同様に、例えば、図１７に示す時刻ｔ０か
ら時刻ｔ３までの期間において、行選択線群１０２１と
１０２６の両方に消去電圧を印加してもよい。この場合
にも、時刻ｔ１から時刻ｔ２までの期間では、上記行選
択線群に消去電圧を印加しない場合と同等の電流しか消
費しない。

【０１９６】ただし、消去対象とならないメモリアレイ
に消去電圧を印加することは、メモリセルのしきい値
に、いくらかの変動を与える可能性がある。上記の例で
は、消去電圧が印加されるのは、最終的に消去されるメ
モリセルのみとなるので問題とならないが、そうでない
場合には、しきい値の変動や信頼性に関しては、十分に
許容範囲内であることを確認する必要がある。

【０１９７】なお、この実施形態の消去方法は、消去対
象のブロックが２個の場合に限定されるものではないこ
とは勿論であり、消去対象のブロックが３個以上の場合
にも適用可能である。

【０１９８】(第７の実施の形態)次に、図１８,図１９
を参照して、この発明の第７実施形態としての不揮発性
半導体記憶装置の消去方法を説明する。

【０１９９】前述の第６実施形態においても説明したよ
うに、消去電圧を印加しないブロックの行選択線群とソ
ース線に関しては、必ずしも両方に消去電圧を印加する
必要は無い。

【０２００】この第７実施形態では、消去電圧を印加し
ないブロックでは、行選択線群とソース線の両方に消去
電圧を印加しない構成における消去方法について説明し
ている。なお、この実施の形態の説明のために、消去動
作の一例として、従来技術の説明で、図１８を用いて説
明したときと同様の設定、すなわち、抵抗１１８０ａ〜
１１８０ｄがすべて１０Ωであり、ブロック１１７０ａ
〜１１７０ｄは、各々、消去時に、最大１０ｍＡの電流
をソースから消費し、この消去時のソース電圧は、昇圧
回路１１５０が生成する電圧から、０.４Ｖまで降下す
ることが許され、昇圧回路１１５０の電流供給能力は十
分にあるものとする。

【０２０１】図１９に、この実施形態における消去電圧
印加方法の一例を示す。この一例では、時刻ｔ０から時
刻ｔ１までの期間では、ブロック１１７０ａと１１７０
ｂとに消去電圧を印加する。すなわち、ブロック１１７
０ａと１１７０ｂの行選択線群を所定の負電圧に設定
し、ソース線の電圧を所定の正電圧に設定する。

【０２０２】次に、時刻ｔ１から時刻ｔ２までの期間で
は、ブロック１１７０ｃに消去電圧を印加する。すなわ
ち、ブロック１１７０ｃの行選択線群を所定の負電圧に
設定し、ソース線の電圧を所定の正電圧に設定する。

【０２０３】次に、時刻ｔ２から時刻ｔ３までの期間で
は、ブロック１１７０ｄに消去電圧を印加する。すなわ
ち、ブロック１１７０ｄの行選択線群を所定の負電圧に
設定し、ソース線の電圧を所定の正電圧に設定する。

【０２０４】このように、この実施形態では、ソース線
抵抗の比較的小さいブロック１１７０ａ,１１７０ｂに
ついては、一度に両方に消去電圧を印加し、ソース線抵
抗の比較的大きいブロック１１７０ｃ,１１７０ｄにつ
いては、１ブロックずつ、順次、消去電圧を印加してい
る。これにより、消去動作時のソース電圧の降下を抑制
しつつ、消去時間の短縮を図れる。

【０２０５】具体的には、ブロック１１７０ａ,１１７
０ｂ,１１７０ｃ,１１７０ｄ、それぞれの消去動作時の
ソース電圧の降下は、図１８における高電圧１１０２を
基準として、それぞれ、０.２Ｖ,０.３Ｖ,０.３Ｖ,０.
４Ｖであり、許容範囲内に収まった。

【０２０６】尚、上記各ブロックにおけるソース線抵抗
の値は、予め測定しておくか、あるいは、設計値を採用
することができる。この実施形態では、ブロックの個数
が４個の場合について説明したが、ブロックの個数が３
個以上で、ブロックによってソース線抵抗に差が有る場
合には、この消去方法を適用できる。すなわち、ソース
線抵抗の比較的小さい複数のブロックには、同時に消去
電圧を印加し、ソース線抵抗の比較的大きなブロックに
ついては、１個ずつ、消去電圧を印加することによっ
て、消去動作時のソース電圧の降下を抑制しつつ、消去
時間の短縮を図ることができる。

【０２０７】さらにまた、この第７実施形態の方法と前
述の第６実施形態とを組み合わせることによって、さら
に効率的に消去動作を実行することができる。

【０２０８】(第８の実施の形態)次に、この発明の第８
実施形態としての不揮発性半導体記憶装置の消去方法を
説明する。

【０２０９】この第８実施形態は、前述の第６実施形態
と第７実施形態とを組み合わせた実施形態である。

【０２１０】前述の第６実施形態は、同時に消去電圧を
印加するブロックの個数を時間的に変化させる消去方法
の例である。また、前述の第７実施形態は、ソース線抵
抗によるソース線電圧の降下を考慮し、ソース線抵抗の
大小に応じて、同時に消去電圧を印加するブロックの個
数を減増させる消去方法の一例である。

【０２１１】図１８と図２０を参照して、この第８実施
形態を説明する。なお、この実施の形態の説明のため
に、消去動作の一例として、従来技術の説明で、図１８
を用いて説明したときと同様の設定、すなわち、抵抗１
１８０ａ〜１１８０ｄがすべて１０Ωであり、ブロック
１１７０ａ〜１１７０ｄは、各々、消去時に、最大１０
ｍＡの電流をソースから消費し、この消去時のソース電
圧は、昇圧回路１１５０が生成する電圧から、０.４Ｖ
まで降下することが許され、昇圧回路１１５０の電流供
給能力は十分にあるものとする。この第８実施形態は、
図２０に示すように、時刻ｔ０から時刻ｔ１までの期間
に、ブロック１１７０ａと１１７０ｃに消去電圧を印加
する。つまり、ブロック１１７０ａと１１７０ｃの行選
択線群,ソース線に、負電圧,正電圧を印加する。

【０２１２】次に、時刻ｔ１から時刻ｔ２までの期間
に、ブロック１１７０ｄに消去電圧を印加する。次に、
時刻ｔ２から時刻ｔ３までの期間に、ブロック１１７０
ａと１１７０ｂと１１７０ｃとに消去電圧を印加する。
次に、時刻ｔ３から時刻ｔ４までの期間に、ブロック１
１７０ｂと１１７０ｄに消去電圧を印加する。

【０２１３】この第８実施形態では、第６,第７実施形
態と同様に、消去電圧を印加しないブロックの行選択線
とソース線については、必ずしも、両方共に消去電圧を
印加しない構成にする必要はない。図２０では、説明を
簡略にするために、消去電圧を印加しないブロックにつ
いては、行選択線とソース線の両方に消去電圧を印加し
ない場合の波形を示している。

【０２１４】図２０に示すように、時刻ｔ０から時刻ｔ
１までの期間と、時刻ｔ１から時刻ｔ２までの期間と、
時刻ｔ２から時刻ｔ３までの期間とにおいては、消去電
圧を印加することによって、各ブロックでの消去を進行
させ、ＢＴＢＴ電流が半分以下になる時間を確保する。
通常、ＢＴＢＴ電流は、実験的に、消去電圧の印加時間
に対して、ほぼ指数関数的に振舞うので、消去に要する
時間の半分の時間が経過すれば、ＢＴＢＴ電流は半分以
下になることを期待できる。ここでは、説明を簡単にす
るために、ＢＴＢＴ電流が半分以下になるのに要する時
間を、１ブロックの消去に要する時間の半分としてい
る。

【０２１５】この第８実施形態では、前述の第６実施形
態で説明した、消去電圧を同時に印加するブロック数を
時間的に変化させる方法を採用している。すなわち、時
刻ｔ０から時刻ｔ１までの期間では、２個のブロック１
１７０ａ,１１７０ｃに消去電圧を印加し、時刻ｔ１か
ら時刻ｔ２までの期間では、１個のブロック１１７０ｄ
に消去電圧を印加している。また、時刻ｔ３から時刻ｔ
４までの期間では、２個のブロック１１７０ｂ,１１７
０ｄに消去電圧を印加している。

【０２１６】また、この第８実施形態では、前述の第７
実施形態で説明した、ソース線抵抗に応じて、同時に印
加するブロック数を変化させる方法を採用している。す
なわち、ソース線抵抗が比較的大きなブロック１１７０
ｄについては、最初の消去電圧印加時(ｔ１〜ｔ２)に、
この１つのブロック１１７０ｄにだけ消去電圧を印加す
る。一方、ブロック１１７０ａと１１７０ｃについて
は、最初の消去時間(ｔ０〜ｔ１)に、この２個のブロッ
ク１１７０ａと１１７０ｃに同時に消去電圧を印加す
る。

【０２１７】この時刻ｔ０〜時刻ｔ１の間では、ブロッ
ク１１７０ａと１１７０ｃの消去が実行される。このと
き、ソース線抵抗１１８０ａ,１１８０ｂ,１１８０ｃ
に、それぞれ、最大値として、２０ｍＡ,１０ｍＡ,１０
ｍＡの電流が流れる。したがって、抵抗による電圧降下
は、ソース線抵抗１１８０ａ,１１８０ｂ,１１８０ｃ
で、それぞれ、０.２Ｖ,０.１Ｖ,０.１Ｖとなる。ゆえ
に、このとき、消去されるブロックのうちで、ソース線
の電圧が最も低いものは、ブロック１１７０ｃであり、
このブロック１１７０ｃでは、ソース線の電圧は、高電
圧１１０２から最大で０.４Ｖだけ降下する。この降下
した電圧は、消去時のソース線電圧の許容範囲内であ
る。

【０２１８】次に、時刻ｔ１〜時刻ｔ２の間では、ブロ
ック１１７０ｄの消去が実行される。このとき、ソース
線抵抗１１８０ａ,１１８０ｂ,１１８０ｃ,１１８０ｄ
に流れる電流の最大値は、それぞれ、１０ｍＡ,１０ｍ
Ａ,１０ｍＡ,１０ｍＡとなる。したがって、ソース線抵
抗による電圧降下は、ソース線抵抗１１８０ａ,１１８
０ｂ,１１８０ｃ,１１８０ｄで、それぞれ、０.１Ｖ,
０.１Ｖ,０.１Ｖ,０.１Ｖとなる。ゆえに、このときに
消去されるブロック１１７０ｄのソース線電圧は、高電
圧１１０２から最大で、０.４Ｖだけ降下する。この降
下したソース線電圧は、消去時のソース線電圧の許容範
囲内である。

【０２１９】この時刻ｔ２〜ｔ３の間では、ブロック１
１７０ａ,ブロック１１７０ｂ,ブロック１１７０ｃの消
去が実行される。このブロック１１７０ａと１１７０ｃ
は、時刻ｔ０から時刻ｔ１の間に消去が進行しているの
で、この時刻ｔ２〜ｔ３では、ソース線の消費電流の最
大値は、それぞれ、半分の５ｍＡ以下になる。このと
き、ソース線抵抗１１８０ａ,１１８０ｂ,１１８０ｃに
流れる電流の最大値は、それぞれ、２０ｍＡ,１５ｍＡ,
５ｍＡとなる。ゆえに、このときに、消去されるブロッ
ク１１７０ａ〜ｃのうちで、ソース線の電圧が最も低い
ものは、ブロック１１７０ｃであり、このブロック１１
７０ｃのソース線電圧は、高電圧１１０２から最大で、
０.４Ｖだけ降下した電圧になる。この電圧は、消去時
のソース線電圧の許容範囲内にある。

【０２２０】次に、時刻ｔ３〜ｔ４の間では、ブロック
１１７０ｂと１１７０ｄの消去が実行される。このブロ
ック１１７０ｂは、前の時刻ｔ２〜ｔ３の間に、最初の
消去が行われており、ブロック１１７０ｄは、前の時刻
ｔ１〜ｔ２の間に、最初の消去が行われている。したが
って、ソース線の消費電流の最大値は、それぞれ、半分
の５ｍＡ以下になる。このとき、ソース線抵抗１１８０
ａ,１１８０ｂ,１１８０ｃ,１１８０ｄには、それぞ
れ、１０ｍＡ,１０ｍＡ,５ｍＡ,５ｍＡの最大電流が流
れる。したがって、ソース線抵抗１１８０ａ,１１８０
ｂ,１１８０ｃ,１１８０ｄによる電圧降下は、それぞ
れ、０.１Ｖ,０.１Ｖ,０.０５Ｖ,０.０５Ｖとなる。ゆ
えに、このとき、消去されるブロックのうちで、ソース
線の電圧が最も低いものは、ブロック１１７０ｄであ
り、そのソース線電圧は、高電圧１１０２から最大で、
０.３Ｖだけ降下した電圧である。この電圧は、消去時
のソース線電圧の許容範囲内にある。

【０２２１】このように、この第８実施形態では、上記
一連の消去動作において、すべての消去動作で、ソース
電圧の電圧降下が許容降下電圧以下に収まり、しかも、
消去に必要な時間を大幅に短縮している。

【０２２２】なお、この実施形態において、ある１つの
ブロック内での消去には、前述の第１,第２,第５の実施
の形態に示した消去方法を採用してもよい。

【０２２３】

【発明の効果】以上より明らかなように、この発明の不
揮発性半導体記憶装置は、線群独立制御手段が複数の行
選択線群を独立して制御し、電圧発生回路が発生する電
圧を各行選択線群に対して時間をずらして加えることに
よって、消去電流のピークを抑制でき、消費電流を削減
できる。さらに、この発明では、電圧発生回路の消費電
流制限手段が、電圧発生回路の消費電流を制限すること
で、電圧発生回路から各行選択線群への電圧印加状況に
応じ、所定の電流値を越えない範囲で電圧を発生させる
ことができ、さらなる短いスケールでの消費電流の低減
を図れる。

【０２２４】また、一実施形態の不揮発性半導体記憶装
置は、独立制御手段が複数のソース線を独立して制御
し、電圧発生回路が発生する電圧を各ソース線に対して
時間をずらして加えることによって、消去電流のピーク
を抑制でき、消費電流を削減できる。さらに、この実施
形態では、電圧発生回路の消費電流制限手段が、電圧発
生回路の消費電流を制限することで、電圧発生回路から
各ソース線への電圧印加状況に応じ、所定の電流値を越
えない範囲で電圧を発生させることができ、さらなる短
いスケールでの消費電流の低減を図れる。

【０２２５】また、他の実施形態の不揮発性半導体記憶
装置は、上記不揮発性半導体記憶装置において、上記消
費電流制限手段を、出力電流の制限回路で構成したか
ら、電圧発生手段は、この制限回路の動作によって、所
定の電流を超えない範囲で電圧を出力する。これによ
り、出力電流負荷が制限され、負荷電流による降下が低
減され、電圧発生手段の電力供給能力が軽減されるの
で、消費電流が制限される。この消費電流を低減する機
能によって、この電圧発生手段は、書き換え可能な不揮
発性半導体記憶装置のブロック消去動作時のソース電圧
生成回路に最適なものとなる。

【０２２６】また、一実施形態では、上記不揮発性半導
体記憶装置において、上記消費電流制限手段を、入力電
流の制限回路で構成したから、電圧発生手段の電源電流
の電流を制限することによって消費電流を低減できる。

【０２２７】また、他の実施形態の不揮発性半導体記憶
装置は、上記記載の不揮発性半導体記憶装置において、
上記消費電流制限手段は、上記電圧発生回路の一部のみ
を活性化することで、電圧発生回路の消費電流が低減さ
れる。このような消費電流を低減する機能によって、上
記電圧発生回路はブロック消去動作時のソース電圧生成
回路に最適に使用できる。

【０２２８】また、一実施形態の不揮発性半導体記憶装
置の記憶消去方法は、消去に必要な所定の電圧を同時に
印加する行選択線群の数を、メモリアレイ内のすべての
メモリセルの消去が完了するまで、予め定められた条件
に従って切り換える。これにより、消費電流のピーク値
の低減を図れる。

【０２２９】また、他の実施形態の不揮発性半導体記憶
装置の記憶消去方法は、上記独立制御手段によって、独
立して制御可能な複数のソース線において、消去に必要
な所定の電圧を同時に印加するソース線の数を、メモリ
アレイ内のすべてのメモリセルの消去が完了するまで、
予め定められた条件に従って切り換える。これにより、
消費電流のピーク値の低減を図れる。

【０２３０】また、一実施形態の不揮発性半導体記憶装
置の記憶消去方法は、上記消去に必要な所定の電圧を同
時に印加する行選択線群またはソース線の数を、所定の
電圧を生成する電圧発生回路での消費電流が一定値以下
になる毎に切り替える。これにより、消費電流のピーク
値の低減を図れる。

【０２３１】また、他の実施形態は、上記不揮発性半導
体記憶装置の記憶消去方法において、上記消去に必要な
所定の電圧を同時に印加する行選択線群またはソース線
の数を、あらかじめ定められた一定時間毎に切り替え
る。これにより、消費電流のピーク値の低減を図れる。

【０２３２】また、一実施形態は、上記記載の不揮発性
半導体記憶装置の記憶消去方法において、上記消去に必
要な所定の電圧を同時に印加する行選択群またはソース
線の数を、消去対象のメモリセルの閾値が一定値以下に
なる毎に切り替える。これにより、消去動作において、
消去電圧を印加する行選択群またはソース線の数を、段
階的に切り替え、ピーク消費電流を効率よく低減でき
る。

【０２３３】また、他の実施形態は、不揮発性半導体記
憶装置のメモリアレイの記憶を消去する記憶消去方法で
あって、消去動作後の過消去ベリファイを、消去対象と
なる全てのメモリセルの消去動作が完了した後に行う。
これにより、過消去ベリファイ後に、消去ディスターブ
を受けることがないから、メモリセルの閾値が、過消去
べリファイ時に確認した基準の閾値以内に収まっている
ことを保証できる。すなわち、この発明では、従来の一
括消去方法と同等のべリファイ精度を得ることができ
る。

【０２３４】また、一実施形態の記憶消去方法は、行選
択線群の全てを同一動作に制御し、かつ、ソース線の全
てを同一の動作に制御することによって、上記行選択線
群およびソース線で選択されるメモリセルの領域である
ブロックを一括に消去する消去方法と、上記実施形態の
記憶消去方法とを切り替えて消去を行う。したがって、
電源の電流供給能力に合わせて、従来のブロック消去と
上記の消費電流のピークを削減する消去方法を切替える
ことが可能である。

【０２３５】また、他の実施形態の不揮発性半導体記憶
装置は、上記記載の不揮発性半導体記憶装置であって、
行選択線群の全てを同一動作に制御し、かつ、ソース線
の全てを同一の動作に制御することによって、上記行選
択線群およびソース線で選択されるメモリセルの領域で
あるブロックを一括に消去する消去方法と、上記実施形
態に記載の記憶消去方法とを切り替えて消去を行う消去
方法切替手段を備える。したがって、電源の電流供給能
力に合わせて、従来のブロック消去と上記の消費電流の
ピークを削減する消去方法を切替えることが可能であ
る。

【０２３６】また、一実施形態の不揮発性半導体記憶装
置の記憶消去方法は、消去に必要な所定の電圧を行選択
線に同時に印加するメモリブロックの数を、予め定めら
れた条件に従って変更することによって、消去時間の増
加を抑制しつつ、消去電流の低減を図れ、複数ブロック
の消去を効率的に実行できる。

【０２３７】また、一実施形態の不揮発性半導体記憶装
置の記憶消去方法は、上記消去に必要な所定の電圧が行
選択線あるいはソース線に同時に印加されるメモリブロ
ックの数を、所定の電圧を生成する電圧発生回路での消
費電流が所定値以下になる毎に、変更する。これによ
り、消去時間の増加を抑制しつつ、ピーク消費電流を効
率よく低減でき、複数ブロックの消去を効率的に実行で
きる。

【０２３８】また、一実施形態の不揮発性半導体記憶装
置の記憶消去方法では、接続されているソース線の配線
抵抗が比較的大きなブロックと、接続されているソース
線の配線抵抗が比較的小さなブロックとで、行選択線群
とソース線の両方に同時に消去電圧を印加するブロック
数を異ならせる。これにより、消去動作時のソース電圧
の降下を抑制しつつ、消去時間の短縮を図って、複数ブ
ロックの消去の高速化を図れる。

【０２３９】また、一実施形態の不揮発性半導体記憶装
置の記憶消去方法では、上記ソース線に印加する電圧を
生成する電圧発生回路の出力から消去を行うブロックに
入力されるソース線までの電位降下の最大値が、予め定
められた許容範囲内になるように、消去電圧を同時に印
加するブロックを選択する。これにより、消去動作時の
ソース電圧の降下を、許容範囲内に抑制しつつ、消去時
間の短縮を図って、複数ブロックの消去の高速化を図れ
る。

【０２４０】また、一実施形態の不揮発性半導体記憶装
置の記憶消去方法では、消去の対象となるブロック内の
メモリアレイに対して、請求項６乃至１０のいずれか１
つに記載の消去方法で消去を行う。これにより、消去の
対象となるブロック内のメモリアレイを効率良く消去で
きる。

【図面の簡単な説明】

【図１】 図１(Ａ)は、この発明の第１実施形態におけ
る消去方法を説明するためのブロック図であり、図１
(Ｂ)は、上記消去時における印加電圧波形および消費電
流波形を示す波形図である。

【図２】 図２(Ａ)は、この発明の第２実施形態におけ
る消去方法を説明するためのブロック図であり、図２
(Ｂ)は、消去時における印加電圧波形および消費電流波
形を示す波形図である。

【図３】 図３(Ａ)は、上記第１,第２実施形態におけ
るメモリアレイ構成の一例を示す回路図であり、図３
(Ｂ)は、上記メモリアレイ構成の他の例を示す回路図で
ある。

【図４】 図４(Ａ),(Ｂ),(Ｃ)は、それぞれ、上記第
１,第２実施形態で消去動作に用いられる昇圧回路３０
０,４００,５００のブロック図である。

【図５】 この発明の第３実施形態である記憶消去方法
を説明するフローチャートである。

【図６】 この発明の第４実施形態である記憶消去方法
を説明するフローチャートである。

【図７】 この発明の第５実施形態の不揮発性半導体記
憶装置のブロック図である。

【図８】 上記第５実施形態での消去動作を表す電圧,
電流波形図である。

【図９】 図９(Ａ)は、ＥＥＰＲＯＭの代表的なメモリ
セル構造を示す図であり、図９(Ｂ)は、フラッシュメモ
リのアレイ構造を示す図である。

【図１０】 図１０(Ａ)は、ＥＥＰＲＯＭにおけるＢＴ
ＢＴ電流を説明する模式図であり、図１０(Ｂ)は、上記
ＢＴＢＴ電流を説明するエネルギーバンド図である。

【図１１】 従来の不揮発性半導体記憶装置の昇圧回路
の回路図である。

【図１２】 従来の不揮発性半導体記憶装置のブロック
図である。

【図１３】 従来のソース消去における消費電流の一例
を表わす電流波形図である。

【図１４】 複数ブロックの消去方法を説明するための
ブロック図である。

【図１５】 従来の消去動作を表す電圧電流波形図であ
る。

【図１６】 従来の消去動作を表す電圧電流波形図であ
る。

【図１７】 本発明の第６実施形態としての消去方法で
の消去動作を表す電圧電流波形図である。

【図１８】 本発明の第７実施形態としての消去方法を
説明するためのブロック図である。

【図１９】 本発明の第７実施形態の消去動作を表す電
圧電流波形図である。

【図２０】 本発明の第８実施形態の消去動作を表す電
圧電流波形図である。

【符号の説明】

１０１,２０１,６０１,１００１…負電圧、 １０２,２０２,６０２,１００２,１１０２,１１０２ａ
〜ｄ…高電圧、 １１０,２１０,１０１０,１０１５…メモリアレイ、 １２０,２２０,１０２０,１０２５…ロウデコーダ、 １３０,２３０,６３０,１０３０,１０３５…カラムデコ
ーダ、 １３１,２３１,６３１,１０３１,１０３６…列選択線
群、 １２１,１２２,２２１,６２１,６２２,６２３,６２４,
１０２１,１０２６…行選択線群、 １４１,２４１,２４２,６４１,１０４１,１０４６…ソ
ース線、 １４０,２４０,６４０,１０４０,１０４５…ソース制御
回路、 １５０,２５０,６５０,１０５０,１１５０…昇圧回路、 １６０,２６０,６６０,１０６０…降圧回路、 １１８０ａ〜ｄ…ソース線抵抗、 Ｒ１〜Ｒ６…行選択線、Ｃ１,Ｃ２…列選択線、 １０７０,１０７５,１０７０ａ〜１０７０ｄ…消去ブロ
ック、 ３００,４００,５００…昇圧回路、 ３０１,４０１,５０１…電源電圧、 ３０２,４０２,５０２,５０３…高電圧、 ３１０,４１０,５１０…発振回路、 ３１１,３１２,４１１,４１２,５１１,５１２…クロッ
ク信号、 ３３１,４３１,５３１…制御信号、 ３２０,３２１,４２０,５２０…チャージポンプ回路、 ３３０,４３０,５３０…検出回路、３５０,３５１…イ
ネーブル信号、 ４４０,５４０…電流制限回路。

Claims (18)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルからなるメモリアレイ
   と、各メモリセルに接続される行選択線,列選択線,ソー
   ス線をそれぞれ制御する行選択線制御回路,列選択線制
   御回路,ソース線制御回路と、行選択線およびソース線
   に印加する電圧を個別に生成する電圧発生回路とを備
   え、上記メモリアレイは行選択線およびソース線に所定
   の電圧を印加することで消去される不揮発性半導体記憶
   装置において、 上記行選択線制御回路は、少なくとも１つの行選択線か
   らなる複数の行選択線群を各々独立して制御可能な線群
   独立制御手段を備え、 上記電圧発生回路はその電圧発生回路の消費電流を制限
   する消費電流制限手段を備えることを特徴とする不揮発
   性半導体記憶装置。
2. 【請求項２】 複数のメモリセルからなるメモリアレイ
   と、各メモリセルに接続される行選択線,列選択線,ソー
   ス線をそれぞれ制御する行選択線制御回路,列選択線制
   御回路,ソース線制御回路と、行選択線およびソース線
   に印加する電圧を個別に生成する電圧発生回路とを備
   え、上記メモリアレイは行選択線およびソース線に所定
   の電圧を印加することで消去される不揮発性半導体記憶
   装置において、 上記ソース線制御回路は、複数のソース線を各々独立し
   て制御可能な独立制御手段を備え、 上記電圧発生回路はその電圧発生回路の消費電流を制限
   する消費電流制限手段を備えることを特徴とする不揮発
   性半導体記憶装置。
3. 【請求項３】 請求項１または２に記載の不揮発性半導
   体記憶装置において、 上記消費電流制限手段を、 出力電流の制限回路で構成したことを特徴とする不揮発
   性半導体記憶装置。
4. 【請求項４】 請求項１または２に記載の不揮発性半導
   体記憶装置において、 上記消費電流制限手段を、 入力電流の制限回路で構成したことを特徴とする不揮発
   性半導体記憶装置。
5. 【請求項５】 請求項１または２に記載の不揮発性半導
   体記憶装置において、 上記消費電流制限手段は、上記電圧発生回路の一部のみ
   を活性化することを特徴とする不揮発性半導体記憶装
   置。
6. 【請求項６】 請求項１,３乃至５のいずれか１つに記
   載の半導体記憶装置のメモリアレイの記憶を消去する記
   憶消去方法であって、 上記線群独立制御手段によって、独立して制御可能な複
   数の行選択線群において、 消去に必要な所定の電圧を同時に印加する行選択線群の
   数を、メモリアレイ内のすべてのメモリセルの消去が完
   了するまで、予め定められた条件に従って切り換えるこ
   とを特徴とする不揮発性半導体記憶装置の記憶消去方
   法。
7. 【請求項７】 請求項２または請求項３乃至５のいずれ
   か１つに記載の半導体記憶装置のメモリアレイの記憶を
   消去する記憶消去方法であって、 上記独立制御手段によって、独立して制御可能な複数の
   ソース線において、 消去に必要な所定の電圧を同時に印加するソース線の数
   を、メモリアレイ内のすべてのメモリセルの消去が完了
   するまで、予め定められた条件に従って切り換えること
   を特徴とする不揮発性半導体記憶装置の記憶消去方法。
8. 【請求項８】 請求項６または７に記載の不揮発性半導
   体記憶装置の記憶消去方法において、 上記消去に必要な所定の電圧を同時に印加する行選択線
   群またはソース線の数を、所定の電圧を生成する電圧発
   生回路での消費電流が一定値以下になる毎に切り替える
   ことを特徴とする不揮発性半導体記憶装置の記憶消去方
   法。
9. 【請求項９】 請求項６または７に記載の不揮発性半導
   体記憶装置の記憶消去方法において、 上記消去に必要な所定の電圧を同時に印加する行選択線
   群またはソース線の数を、あらかじめ定められた一定時
   間毎に切り替えることを特徴とする不揮発性半導体記憶
   装置の記憶消去方法。
10. 【請求項１０】 請求項６または７に記載の不揮発性半
    導体記憶装置の記憶消去方法において、 上記消去に必要な所定の電圧を同時に印加する行選択群
    またはソース線の数を、消去対象のメモリセルの閾値が
    一定値以下になる毎に切り替えることを特徴とする不揮
    発性半導体記憶装置の記憶消去方法。
11. 【請求項１１】 請求項１乃至５のいずれか１つに記載
    の不揮発性半導体記憶装置のメモリアレイの記憶を消去
    する記憶消去方法であって、 消去動作後の過消去ベリファイを、消去対象となる全て
    のメモリセルの消去動作が完了した後に行うことを特徴
    とする不揮発性半導体記憶装置の記憶消去方法。
12. 【請求項１２】 請求項１または２に記載の不揮発性半
    導体記憶装置の記憶を消去する方法であって、 行選択線群の全てを同一動作に制御し、かつ、ソース線
    の全てを同一の動作に制御することによって、上記行選
    択線群およびソース線で選択されるメモリセルの領域で
    あるブロックを一括に消去する消去方法と、請求項６乃
    至１１のいずれか１つに記載の記憶消去方法とを切り替
    えて消去を行うことを特徴とする不揮発性半導体記憶装
    置の記憶消去方法。
13. 【請求項１３】 請求項１または２に記載の不揮発性半
    導体記憶装置であって、 行選択線群の全てを同一動作に制御し、かつ、ソース線
    の全てを同一の動作に制御することによって、上記行選
    択線群およびソース線で選択されるメモリセルの領域で
    あるブロックを一括に消去する消去方法と、請求項６乃
    至１１のいずれか１つに記載の記憶消去方法とを切り替
    えて消去を行う消去方法切替手段を備えることを特徴と
    する不揮発性半導体記憶装置。
14. 【請求項１４】 複数のメモリセルからなるメモリアレ
    イを含む複数のメモリブロックと、上記各メモリブロッ
    クにおいて、各メモリセルに接続される行選択線,列選
    択線,ソース線をそれぞれ制御する行選択線制御回路,列
    選択線制御回路,ソース線制御回路と、行選択線および
    ソース線に印加する電圧を個別に生成する電圧発生回路
    とを備える不揮発性半導体記憶装置に対し、上記各メモ
    リブロックを、行選択線およびソース線に所定の電圧を
    印加することで消去する不揮発性半導体記憶装置の記憶
    消去方法において、 上記行選択線制御回路は、上記メモリブロックに接続さ
    れる行選択線を同時に選択し、 上記ソース線制御回路は、上記メモリブロックに接続さ
    れるソース線を同時に選択し、 消去が実行されるメモリブロックに含まれる全てのメモ
    リセルの消去が完了するまで、消去に必要な所定の電圧
    を行選択線に同時に印加する上記メモリブロックの数
    を、予め定められた条件に従って変更することを特徴と
    する不揮発性半導体記憶装置の記憶消去方法。
15. 【請求項１５】 請求項１４に記載の不揮発性半導体記
    憶装置の消去方法において、 上記消去に必要な所定の電圧が行選択線あるいはソース
    線に同時に印加されるメモリブロックの数を、所定の電
    圧を生成する電圧発生回路での消費電流が所定値以下に
    なる毎に、変更することを特徴とする不揮発性半導体記
    憶装置の記憶消去方法。
16. 【請求項１６】 請求項１４に記載の不揮発性半導体記
    憶装置の消去方法において、 接続されているソース線の配線抵抗が比較的大きなブロ
    ックと、接続されているソース線の配線抵抗が比較的小
    さなブロックとで、行選択線群とソース線の両方に同時
    に消去電圧を印加するブロック数を異ならせることを特
    徴とする不揮発性半導体記憶装置の記憶消去方法。
17. 【請求項１７】 請求項１６に記載の不揮発性半導体記
    憶装置の消去方法において、 上記ソース線に印加する電圧を生成する電圧発生回路の
    出力から消去を行うブロックに入力されるソース線まで
    の電位降下の最大値が、予め定められた許容範囲内にな
    るように、消去電圧を同時に印加するブロックを選択す
    ることを特徴とする不揮発性半導体記憶装置の記憶消去
    方法。
18. 【請求項１８】 請求項１４乃至１７のいずれか１つに
    記載の不揮発性半導体記憶装置の消去方法において、 消去の対象となるブロック内のメモリアレイに対して、
    請求項６乃至１０のいずれか１つに記載の消去方法で消
    去を行うことを特徴とする不揮発性半導体記憶装置の記
    憶消去方法。