KR100725362B1 - 동적 메모리 장치 및 이를 포함하는 통신 단말기 - Google Patents

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KR100725362B1
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Abstract

동적 메모리 장치가 제공된다. 동적 메모리 장치는 독립하여 억세스가 가능한 다수의 메모리 뱅크, 다수의 메모리 뱅크 중 일부의 메모리 뱅크를 선택하여 딥 파워 다운 모드에 진입되게 하는 딥 파워 다운 제어부를 포함한다. 또한, 동적 메모리 장치를 포함하는 통신 단말기가 제공된다.
동적 메모리 장치, 딥 파워 다운 모드, 메모리 뱅크

Description

동적 메모리 장치 및 이를 포함하는 통신 단말기{Dynamic random access memory and communication terminal comprising the same}
도 1은 본 발명의 일 실시예에 따른 동적 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 딥 파워 다운 진입 발생부의 회로도이고, 도 3은 도 1의 딥 파워 다운 진입 발생부의 동작을 설명하기 위한 타이밍도이다.
도 4는 도 1의 딥 파워 다운 뱅크 지정부의 회로도이다.
도 5는 도 1의 내부 전압 제공부의 회로도이다.
도 6은 도 1의 외부 전원 전압 제공부의 회로도이다.
도 7은 본 발명의 다른 실시예에 따른 동적 메모리 장치를 설명하기 위한 블록도이다.
도 8은 도 7의 전압 강하부의 회로도이다.
도 9는 본 발명의 실시예들에 따른 동적 메모리 장치를 포함하는 통신 단말기를 설명하기 위한 개략 블록도이다.
<도면의 주요부분에 대한 부호의 설명>
1, 2 : 동적 메모리 장치
110_1, 110_2, 110_3, 110_4 : 메모리 뱅크
120_1, 120_2, 120_3, 120_4 : 로우 디코더
130_1, 130_2 : 컬럼 디코더 140 : 딥 파워 다운 진입 발생부
150 : 딥 파워 다운 뱅크 지정부
160_1, 160_2, 160_3, 160_4 : 내부 전압 제공부
170_1, 170_2, 170_3, 170_4 : 외부 전원 전압 제공부
180_1, 180_2, 180_3, 180_4 : 전압 강하부
200 : 통신 단말기 210 : 무선 전송부
220 : 베이스밴드 인터페이스 230 : 오디오 코덱
240 : 통합 프로세서 242 : 베이스밴드 프로세서
244 : 멀티미디어 프로세서 250 : 메모리부
본 발명은 동적 메모리 장치 및 이를 포함하는 통신 단말기에 관한 것으로, 보다 상세하게는 전류 소모를 감소시킨 동적 메모리 장치 및 이를 포함하는 통신 단말기에 관한 것이다.
동적 메모리 장치는 고집적화, 대용량화 추세에 따라, 독립하여 억세스(access) 가능한 다수의 메모리 뱅크들이 하나의 메모리 칩 내에 내장된다. 그런데, 최근 통신 단말기에는 온라인 게임, MP3(MPEG audio layer-3), 비디오 스트리밍(video streaming), GPS(Global Positioning System) 등과 같은 멀티미디어 기능 이 추가된다. 이러한 통신 단말기는 주로 통신에 따른 데이터와 멀티미디어 데이터를 하나의 프로세서로 처리하는 통합 프로세서와, 통합 프로세서로부터 데이터를 일시적으로 저장하는 동적 메모리 장치를 포함할 수 있다. 여기서, 동적 메모리 장치는 일부 메모리 뱅크는 통신용으로 사용되고, 나머지 메모리 뱅크는 멀티미디어용으로 사용된다.
그런데, 일반적인 통신 단말기의 경우 전체의 휴대 시간 중 멀티미디어 기능을 사용하는 시간은 매우 작다. 따라서, 멀티미디어 기능에 할당되는 동적 메모리 장치의 전류 제어는 통상의 경우 수백 uA 수준의 전류를 소모하는 스탠바이 상태를 유지하게 된다. 본 발명은 일부 뱅크는 액티브 상태나 셀프 리프레시로 데이터 유지 상태를 갖고 있고 나머지 뱅크는 스탠바이 상태보다 더욱 작은 전류 상태를 유지할 수 있는 딥 파워 다운 모드로 동작할수 있도록 구현하여, 통합된 프로세스 환경에서 최소의 전류 소모를 갖는 환경을 구현하고자 한다.
본 발명이 이루고자 하는 기술적 과제는, 전류 소모를 감소시킨 동적 메모리 장치를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 동적 메모리 장치를 포함하는 통신 단말기를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 동적 메모리 장치는 독립하여 억세스가 가능한 다수의 메모리 뱅크, 다수의 메모리 뱅크 중 일부의 메모리 뱅크를 선택하여 딥 파워 다운 모드에 진입되게 하는 딥 파워 다운 제어부를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 동적 메모리 장치는 독립하여 억세스가 가능한 다수의 메모리 뱅크, 각 메모리 뱅크에 대응하여 배치되고, 메모리 뱅크에 내부 전압을 제공하는 다수의 내부 전압 제공부, 내부 전압 제공부 중 일부의 내부 전압 제공부를 디스에이블시켜, 디스에이블된 내부 전압 제공부와 대응되는 메모리 뱅크가 딥 파워 다운 모드에 진입되게 하는 딥 파워 다운 제어부를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 동적 메모리 장치는 독립하여 억세스가 가능한 다수의 메모리 뱅크, 각 메모리 뱅크에 대응하여 배치되고, 메모리 뱅크에 내부 전압을 제공하는 다수의 내부 전압 제공부, 동적 메모리 장치의 딥 파워 다운 모드로의 진입을 나타내는 딥 파워 다운 지시 신호를 제공하는 딥 파워 다운 진입 발생부, 딥 파워 다운 지시 신호에 의해 인에이블되어, 딥 파워 다운 모드에 진입하게 되는 메모리 뱅크를 지정하는 딥 파워 다운 뱅크 지정 신호를 제공하는 딥 파워 다운 뱅크 지정부를 포함하되, 내부 전압 제공부 중 일부의 내부 전압 제공부는 딥 파워 다운 뱅크 지정 신호에 응답하여 디스에이블되고, 디스에이블된 내부 전압 제공부와 대응되는 메모리 뱅크가 딥 파워 다운 모드에 진입한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 통신 단말기는 통신에 따른 데이터 및 멀티미디어 데이터를 처리하는 통합 프로세서, 통합 프로세서로부터 데이터를 받아 일시적으로 저장하고, 독립하여 억세스가 가능한 다수의 메모리 뱅크와 메모리 뱅크 중 일부의 메모리 뱅크를 선택하여 딥 파워 다운 모드에 진입되게 하는 딥 파워 다운 제어부를 포함하는 동적 메모리 장치를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 동적 메모리 장치를 설명하기 위한 블럭도이다. 본 발명의 일 실시예에서는 설명의 편의를 위해서 4개의 메모리 뱅크를 예로 드나, 이에 제한되는 것은 아니다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 동적 메모리 장치(1)는 메모리 뱅크(110_1, 110_2, 110_3, 110_4), 로우 디코더(120_1, 120_2, 120_3, 120_4), 컬럼 디코더(130_1, 130_2), 딥 파워 다운 제어부(135), 내부 전압 제공부(160_1, 160_2, 160_3, 160_4), 외부 전원 전압 제공부(170_1, 170_2, 170_3, 170_4)를 포함한다.
메모리 뱅크(110_1, 110_2, 110_3, 110_4)는 각각 메트릭스 형태로 배열된 다수의 메모리 셀을 포함한다. 또한, 로우 디코더(120_1, 120_2, 120_3, 120_4)는 각 메모리 뱅크(110_1, 110_2, 110_3, 110_4)에 대응하여 배치되어, 메모리 뱅크(110_1, 110_2, 110_3, 110_4)에서의 로우 어드레스를 지정한다. 예를 들어, 제1 로우 디코더(120_1)는 제1 메모리 뱅크(110_1)의 로우 어드레스를 선택할 수 있다. 컬럼 디코더(130_1, 130_1)는 2개의 메모리 뱅크(110_1, 110_2, 110_3, 110_4)에 대응하여 배치되어, 메모리 뱅크(110_1, 110_2, 110_3, 110_4)에서의 컬럼 어드레스를 지정한다. 예를 들어, 컬럼 어드레스(130_1)는 제1 및 제2 메모리 뱅크(110_1, 110_2)의 컬럼 어드레스를 선택할 수 있다.
딥 파워 다운 제어부(135)는 다수의 메모리 뱅크(110_1, 110_2, 110_3, 110_4) 중 일부의 메모리 뱅크(110_1, 110_2, 110_3, 110_4)를 선택하여 딥 파워 다운 모드에 진입시킨다. 딥 파워 다운 제어부(135)는 딥 파워 다운 모드에 진입되는 메모리 뱅크(110_1, 110_2, 110_3, 110_4)의 선택은 다수의 제어 신호의 조합에 의해 지정되는 명령에 의해 행해질 수 있다. 본 발명의 일 실시예에서, 딥 파워 다운 제어부(135)는 일부의 내부 전압 제공부(160_1, 160_2, 160_3, 160_4)를 디스에이블시켜 이에 대응되는 메모리 뱅크(110_1, 110_2, 110_3, 110_4)를 딥 파워 다운 모드에 진입시키는 경우를 예로 들어 설명하나, 이에 한정되는 것은 아니다.
이러한 딥 파워 다운 제어부(135)는 딥 파워 다운 진입 발생부(140), 딥 파워 다운 뱅크 지정부(150)를 포함한다.
딥 파워 다운 진입 발생부(140)는 딥 파워 다운 모드의 진입을 감지하여 딥 파워 다운 지시 신호(PDPD)를 제공한다. 즉, 딥 파워 모드에 진입하면, 딥 파워 다운 지시 신호(PDPD)는 하이(high) 레벨로 활성화된다. 딥 파워 다운 진입 발생부(140)의 회로 및 동작 타이밍은 도 2및 도 3을 참조하여 구체적으로 후술한다.
딥 파워 다운 뱅크 지정부(150)는 딥 파워 다운 지시 신호(PDPD)에 의해 인에이블되어, 딥 파워 다운 모드에 진입하게 되는 메모리 뱅크(110_1, 110_2, 110_3, 110_4)를 지정하는 딥 파워 다운 뱅크 지정 신호(BS0, BS1, BS2, BS3)를 제공한다. 즉, 딥 파워 다운 뱅크 지정부(150)는 소정의 어드레스 신호(BA1, BA2), 예를 들어, 최상위 어드레스 신호를 디코딩하여 딥 파워 다운 뱅크 지정 신호(BS0, BS1, BS2, BS3)를 제공할 수 있다. 딥 파워 다운 뱅크 지정부(150)의 구체적인 설명은 도 4를 참조하여 구체적으로 후술한다.
내부 전압 제공부(160_1, 160_2, 160_3, 160_4)는 각 메모리 뱅크(110_1, 110_2, 110_3, 110_4)에 대응하여 배치되고, 메모리 뱅크(110_1, 110_2, 110_3, 110_4) 및 관련 회로에 내부 전압을 제공한다. 여기서, 내부 전압 제공부(160_1, 160_2, 160_3, 160_4)는 승압 전압 제공 회로, 백 바이어스(back-bias) 전압 제공 회로, 내부 전원 전압 제공 회로 등을 포함할 수 있으며, 그 밖의 내부적으로 발생하는 회로들 중 하나 이상을 포함할 수 있다.
특히, 본 발명의 일 실시예에 따른 내부 전압 제공부(160_1, 160_2, 160_3, 160_4)는 하이(high) 레벨의 딥 파워 다운 뱅크 지정 신호(BS0, BS1, BS2, BS3)에 의해 인에이블된다. 또한, 로우(low) 레벨의 딥 파워 다운 뱅크 지정 신호(BS0, BS1, BS2, BS3)에 의해 디스에이블되어, 디스에이블된 내부 전압 제공부(160_1, 160_2, 160_3, 160_4)에 대응되는 메모리 뱅크(110_1, 110_2, 110_3, 110_4)는 딥 파워 다운 모드에 진입되게 한다. 이와 같이 일부의 인에이블된 내부 전압 제공부(160_1, 160_2, 160_3, 160_4)에 대응되는 메모리 뱅크(110_1, 110_2, 110_3, 110_4)만을 사용함으로써, 전류 소모를 최소화할 수 있다.
또한, 내부 전압 제공부(160_1, 160_2, 160_3, 160_4)는 대응하는 각 메모리 뱅크(110_1, 110_2, 110_3, 110_4) 이외의 메모리 뱅크(110_1, 110_2, 110_3, 110_4)와는 독립적일 수 있다. 예를 들어 설명하면, 제1 내부 전압 제공부(160_1)에서 생성된 내부 전압은 제1 내부 전압 제공부(160_1)와 대응하는 제1 메모리 뱅크(110_1)를 연결하는 내부 전압 라인을 통해서 대응하는 제1 메모리 뱅크(110_1)에만 제공되고, 이외의 메모리 뱅크(110_2, 110_3, 110_4)에는 생성된 내부 전압이 제공되지 않는다.
내부 전압 제공부(160_1, 160_2, 160_3, 160_4)의 구체적인 설명은 승압 전압 제공 회로를 예로 들어, 도 5를 참조하여 구체적으로 후술한다.
외부 전원 전압 제공부(170_1, 170_2, 170_3, 170_4)는 딥 파워 다운 모드에 진입된 메모리 뱅크(110_1, 110_2, 110_3, 110_4)에 외부 전압을 제공한다. 따라서, 본 발명의 일 실시예에 따른 외부 전원 전압 제공부(170_1, 170_2, 170_3, 170_4)는 로우 레벨의 딥 파워 다운 뱅크 지정 신호(BS0, BS1, BS2, BS3)에 응답하 여 인에이블될 수 있다.
특히, 외부 전원 전압 제공부(170_1, 170_2, 170_3, 170_4)는 딥 파워 다운 모드에 진입된 메모리 뱅크(110_1, 110_2, 110_3, 110_4)의 승압 전압 입력단에 제공할 수 있다. 승압 전압은 주로 메모리 뱅크(110_1, 110_2, 110_3, 110_4) 내의 워드 라인 드라이버(word line driver), 비트 라인 아이솔레이션(bit line isolation), 데이터 출력 버퍼(data output buffer) 등의 회로에 사용된다. 예를 들어, 승압 전압은 전술한 회로들에서 PMOS 트랜지스터의 픽업 컨택(pickup contact)에 연결될 수 있는데, 딥 파워 다운 모드에서 승압 전압이 소정 전압 레벨 이하로 떨어지게 되면 PMOS 트랜지스터의 N형 웰과 P형의 소오스/드레인 영역 사이에 순방향의 다이오드가 턴온(turn on)될 수 있다. 이를 방지하기 위해, 딥 파워 다운 모드에 진입된 메모리 뱅크(110_1, 110_2, 110_3, 110_4)의 승압 전압 레벨을 접지 전압 레벨이 아닌 소정의 전압 레벨, 즉 순방향 다이오드가 턴온되지 않을 정도의 전압 레벨로 유지할 필요가 있다.
그런데, 인에이블된 내부 전압 제공부(160_1, 160_2, 160_3, 160_4)에서 생성된 승압 전압을 디스에이블된 메모리 뱅크(110_1, 110_2, 110_3, 110_4)의 승압 전압 입력단에 제공하면, 누설 전류에 의한 전력 소모가 상당히 크다. 따라서, 본 발명의 일 실시예에서 내부 전압 제공부(160_1, 160_2, 160_3, 160_4)는 대응하는 각 메모리 뱅크(110_1, 110_2, 110_3, 110_4) 이외의 메모리 뱅크(110_1, 110_2, 110_3, 110_4)와는 독립적으로 구비되고, 딥 파워 다운 모드에 진입된 메모리 뱅크(110_1, 110_2, 110_3, 110_4)의 승압 전압 레벨을 외부 전원 전압 레벨로 유지한 다. 딥 파워 다운 모드에 진입된 메모리 뱅크의 승압 전압 레벨은 순방향 다이오드가 턴온되지 않을 정도의 전압 레벨이면 무방하고, 본 발명의 일 실시예에 한정되지 않는다.
외부 전원 전압 제공부(170_1, 170_2, 170_3, 170_4)의 구체적인 설명은 도 6을 참조하여 후술한다.
도 2는 도 1의 딥 파워 다운 진입 발생부의 회로도이고, 도 3은 도 1의 딥 파워 다운 진입 발생부의 동작을 설명하기 위한 타이밍도이다.
우선 도 2를 참조하면, 딥 파워 다운 진입 발생부(140)는 내부 클럭 인에이블 신호 제공부(141), 내부 클럭 제공부(142), 진입 감지부(143), 래치부(148), 종료 감지부(148)를 포함한다.
내부 클럭 인에이블 신호 제공부(141)는 클럭 인에이블 신호(CKE)에 응답하여 제1 및 제2 내부 클럭 인에이블 신호(PCKE1, PCKE2)를 제공한다. 또한, 내부 클럭 제공부(142)는 클럭 신호(CLK)에 응답하여 내부 클럭 신호(PCLK)를 제공한다.
진입 감지부(143)는 다수의 제어 신호에 의하여 딥 파워 다운 모드로의 진입을 감지한다. 진입 감지부(143)는 내부 클럭 신호(PCLK)와 제1 내부 클럭 인에이블 신호(PCKE1)의 낸드 연산 신호(ND)에 의해 턴온되는 트랜스미션 게이트(146)를 포함하여, 칩 선택 신호(/CS), 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS)의 반전 신호, 및 컬럼 어드레스 스트로브 신호(/CAS)의 반전 신호의 노아 연산 신호(NR)를 선택적으로 전달한다.
래치부(148)는 진입 감지부(143)의 출력 신호(DOUT)를 래치하여, 딥 파워 다 운 지시 신호(PDPD)를 제공한다.
퇴장 감지부(149)는 제2 내부 클럭 인에이블 신호(PCKE2)에 응답하여 딥 파워 다운 모드에서의 퇴장을 감지한다. 자세히 설명하면, 퇴장 감지부(149)는 진입 감지부(143)의 출력단(N147)과 접지 전압(VSS) 사이에 형성되고, 제2 내부 클럭 인에이블 신호(PCKE2)의 반전 신호에 의해 게이팅되는 NMOS 트랜지스터(N1)를 포함한다. 따라서, 퇴장 감지부(149)는 제2 내부 클럭 인에이블 신호(PCKE2)에 응답하여 진입 감지부(143)의 출력 신호(DOUT)를 로우 레벨로 전이(transition)시킨다. 따라서, 래치부(148)는 로우 레벨의 딥 파워 다운 지시 신호(PDPD)를 제공하게 된다.
이하에서 도 2 및 도 3을 참조하여, 딥 파워 다운 진입 발생부(140)의 동작을 설명한다. 클럭(CLK)은 동적 메모리 장치의 마스터 클럭이 되며, 내부 클럭 신호(PCLK)는 클럭(CLK)의 라이징 에지(rising edge)에 응답하여 발생된다. 클럭 인에이블 신호(CKE)는 다음 클럭의 유효성을 지시하는 신호이다. 본 발명의 일 실시예에서 클럭 인에이블 신호(CKE)는 딥 파워 다운에 진입된 동안에는 로우 레벨을 유지한다. 제1 내부 클럭 인에이블 신호(PCKE1)는 클럭 인에이블 신호(CKE)의 폴링 에지(falling edge)에 응답하여 하이 펄스로 발생되며, 제2 내부 클럭 인에이블 신호(PCKE2)는 클럭 인에이블 신호(CKE)의 라이징 에지에 응답하여 로우 펄스로 발생된다.
내부 클럭 신호(PCLK), 제1 클럭 인에이블 신호(PCKE1), 로우 어드레스 스트로브 신호(/RAS), 및 컬럼 어드레스 스트로브 신호(/CAS)가 하이 레벨이고, 칩 선택 신호(/CS), 기입 인에이블 신호(/WE)가 로우 레벨일 때, 딥 파워 다운 진입 발 생부(140)는 하이 레벨의 딥 파워 다운 지시 신호(PDPD)를 제공하여 딥 파워 다운 모드로 진입됨을 나타낸다. 자세히 설명하면, 로우 어드레스 스트로브 신호(/RAS), 및 컬럼 어드레스 스트로브 신호(/CAS)가 하이 레벨이고, 칩 선택 신호(/CS), 기입 인에이블 신호(/WE)가 로우 레벨일 때, 노아 연산 신호(NR)는 하이 레벨이 된다. 이 때, 내부 클럭 신호(PCLK)이 하이 레벨인 상태에서 제1 클럭 인에이블 신호(PCKE1)가 하이 레벨이 되면서, 낸드 연산 신호(ND)는 로우 레벨이 되고 트랜스미션 게이트(146)를 턴온시킨다. 따라서, 하이 레벨의 노아 연산 신호(NR)는 트랜스미션 게이트(146)을 통해서 전달되어 래치부(148)에 래치되고, 딥 파워 다운 지시 신호(PDPD)가 하이 레벨이 된다.
한편, 제2 클럭 인에이블 신호(PCKE2)가 로우 레벨이 되면, 딥 파워 다운 진입 발생부(140)는 로우 레벨의 딥 파워 다운 지시 신호(PDPD)를 제공하여 딥 파워 다운 모드에서 퇴장됨을 나타낸다. 자세히 설명하면, 제2 클럭 인에이블 신호(PCKE2)가 로우 레벨이 되면, NMOS 트랜지스터(N1)가 턴온된다. 따라서, 출력 신호(DOUT)는 로우 레벨이 되어 래치부(148)에 래치되고, 딥 파워 다운 지시 신호(PDPD)가 로우 레벨이 된다.
도 4는 도 1의 딥 파워 다운 뱅크 지정부의 회로도이다.
도 4를 참조하면, 딥 파워 다운 뱅크 지정부(150)는 어드레스 신호(BA1, BA2)를 디코딩하는 4개의 낸드 연산자(151, 152, 153, 154), 딥 파워 다운 지시 신호(PDPD)와 낸드 연산 신호(ND1, ND2, ND3, ND4)를 입력받아 딥 파워 다운 뱅크 지정 신호(BS0, BS1, BS2, BS3)를 제공하는 4개의 낸드 연산자(155, 156, 157, 158) 를 포함한다.
딥 파워 다운 뱅크 지정부(150)의 동작을 설명하면, 딥 파워 다운 모드에서 BA1 신호와 BA2 신호가 모두 로우 레벨인 경우에 낸드 연산자(151)의 낸드 연산 신호(ND1)는 로우 레벨이 된다. 따라서, 딥 파워 다운 뱅크 지정 신호(BS0)는 하이 레벨이 된다.
딥 파워 다운 모드에서 BA1 신호가 하이 레벨이고 BA2 신호는 로우 레벨인 경우에 낸드 연산자(152)의 낸드 연산 신호(ND2)는 로우 레벨이 된다. 따라서, 딥 파워 다운 뱅크 지정 신호(BS1)는 하이 레벨이 된다.
딥 파워 다운 모드에서 BA1 신호가 로우 레벨이고 BA2 신호는 하이 레벨인 경우에 낸드 연산자(153)의 낸드 연산 신호(ND3)는 로우 레벨이 된다. 따라서, 딥 파워 다운 뱅크 지정 신호(BS2)는 하이 레벨이 된다.
딥 파워 다운 모드에서 BA1 신호와 BA2 신호가 모두 하이 레벨인 경우에 낸드 연산자(154)의 낸드 연산 신호(ND4)는 로우 레벨이 된다. 따라서, 딥 파워 다운 뱅크 지정 신호(BS3)는 하이 레벨이 된다.
도 5는 도 1의 내부 전압 제공부의 회로도이다. 본 발명의 일 실시예에서 내부 전압 제공부는 승압 전압 제공 회로를 예로 들어 설명하나, 이에 제한되는 것은 아니다. 또한, 제1 내부 전압 제공부를 대표적으로 기술하나, 제2 내지 제4 내부 전압 제공부에도 동일하게 적용할 수 있다.
도 5를 참조하면, 제1 내부 전압 제공부(160_1)는 펄스 제공부(162), 메인 펌프(163), 승압 전압 검출부(167)를 포함한다.
펄스 제공부(162)는 피드백(feedback)된 로우 레벨의 검출 신호(DET)에 응답하여 출력 신호(OSCOUT)를 제공한다. 펄스 제공부(162)는 링 오실레이터(ring oscillator)를 포함할 수 있다.
메인 펌프(163)는 출력 신호(OSCOUT)에 응답하여 승압 전압(VPP)을 제공한다. 자세히 설명하면, 도면에는 표시하지 않았으나 우선 프리차지 신호에 응답하여 소정의 전압으로 부스팅 커패시터(164)를 프리차지(precharge)한다. 이어서, 펄스 제공부(162)의 출력 신호(OSCOUT)에 응답하여, 프리차지된 부스팅 커패시터(164)의 전하를 펌핑(charge pumping)하여 부스팅 노드(boosting node; N165)의 전압을 소정 전압 레벨로 부스팅한다. 본 발명의 일 실시예에서는 1회의 부스팅을 통해서 승압 전압(VPP)을 생성하는 경우를 예로 들었으나, 이에 한정되지 않는다. 예를 들어, 다수의 부스팅 커패시터를 구비하고 다수의 연속된 부스팅 동작을 통해서 승압 전압을 생성할 수 있다. 이 경우, 부스팅 커패시터의 크기를 줄일 수 있고 소정의 전압 레벨로 승압 전압을 제어하기가 용이할 수 있다.
승압 전압 검출부(167)는 하이 레벨의 딥 파워 다운 뱅크 지정 신호(BS0)에 응답하여 NMOS 트랜지스터(N2)가 턴온된다. 그러면, 소정의 기준 전압의 전압 레벨보다 승압 전압(VPP)의 전압 레벨이 높을 경우에는 NMOS 트랜지스터(N3)가 턴온되어, 검출 노드(detecting node; N168)가 하이 레벨이 된다. 따라서, 로우 레벨의 검출 신호(DET)가 펄스 제공부(162)에 피드백된다.
또한, 소정의 기준 전압의 전압 레벨보다 승압 전압(VPP)의 전압 레벨이 낮을 경우에는 NMOS 트랜지스터(N4)가 턴온되어, 검출 노드(N168)가 로우 레벨이 된 다. 따라서, 하이 레벨의 검출 신호(DET)가 펄스 제공부(162)에 피드백된다. 본 발명의 일 실시예에서는 다수의 NMOS 트랜지스터(N3, N4)의 저항을 조절함으로써 승압 전압(VPP)의 전압 레벨을 조절하나, 이에 제한되는 것은 아니다. 예를 들어, 메인 펌프(163)에서 제공되는 승압 전압(VPP)과 기준 전압을 입력받아, 승압 전압(VPP)과 기준 전압의 전압 레벨을 비교하여 그 결과를 출력하는 컴페레이터(comparator)를 사용할 수 있다.
한편, 승압 전압 검출부(167)는 로우 레벨의 딥 파워 다운 뱅크 지정 신호(BS0)에 응답하여 NMOS 트랜지스터(N2)가 턴오프된다. 따라서, 승압 전압 검출부(167)는 디스에이블되고, 승압 전압 검출부(167)에 대응되는 메모리 뱅크(110_1)는 딥 파워 다운 모드에 진입하게 된다.
이와 같이, 딥 파워 다운 모드에 진입된 메모리 뱅크(110_1)에 대응되는 내부 전압 제공부(160_1)는 동작하지 않음으로써, 전류 소모를 현저히 줄일 수 있다.
도 6은 도 1의 외부 전원 전압 제공부의 회로도이다. 또한, 제1 외부 전원 전압 제공부를 대표적으로 기술하나, 제2 내지 제4 외부 전원 전압 제공부에도 동일하게 적용할 수 있다.
도 6을 참조하면, 제1 외부 전원 전압 제공부(170_1)는 제1 내부 전압 제공부(160_1)가 디스에이블되어 딥 파워 다운 모드에 진입된 메모리 뱅크(110_1)에, 딥 파워 다운 뱅크 지정 신호(BS0, BS1, BS2, BS3)에 응답하여 외부 전원 전압(EVCC)을 제공한다. 특히, 외부 전원 전압 제공부(170_1)는 외부 전원 전압(EVCC)을 딥 파워 다운 모드에 진입된 메모리 뱅크(110_1)의 승압 전압 입력단에 전달한 다. 전술하였듯이, 승압 전압(VPP)은 PMOS 트랜지스터의 픽업 컨택에 연결된 경우, 승압 전압(VPP)이 소정 전압 레벨 이하로 떨어지게 되면 PMOS 트랜지스터의 N형 웰과 P형의 소오스/드레인 영역 사이에 순방향의 다이오드가 턴온될 수 있다. 따라서, 메모리 뱅크(110_1)가 딥 파워 다운 모드에 진입되더라도 승압 전압(VPP)이 소정 전압 레벨 이상을 유지할 필요가 있다.
제1 외부 전원 전압 제공부(170_1)는 외부 전원 전압(EVCC)과 제1 메모리 뱅크(110_1)의 승압 전압 입력단 사이에 형성되고, 딥 파워 다운 뱅크 지정 신호(BS0)에 의해 게이팅되는 NMOS 트랜지스터(N5)를 포함한다. 따라서, 딥 파워 다운 뱅크 지정 신호(BS0)이 하이 레벨인 경우 NMOS 트랜지스터(N5)는 턴오프되고, 딥 파워 다운 뱅크 지정 신호(BS0)이 로우 레벨인 경우 NMOS 트랜지스터(N5)는 턴온되어 외부 전원 전압(EVCC)을 제공한다.
따라서, 딥 파워 다운 모드에서 진입된 메모리 뱅크(110_1)의 승압 전압 레벨이 외부 전원 전압(EVCC)로 유지됨으로써, PMOS 트랜지스터의 N형 웰과 P형의 소오스/드레인 영역 사이에 순방향의 다이오드가 턴온되지 않고 PMOS 트랜지스터에서의 누설 전류를 줄일 수 있다. 따라서, 동적 메모리 장치(도 1의 1)가 딥 파워 다운 모드에서도 안정적으로 동작하게 되므로 신뢰성이 향상된다.
도 7은 본 발명의 다른 실시예에 따른 동적 메모리 장치를 설명하기 위한 블록도이다. 도 1과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 7을 참조하면, 본 발명의 다른 실시예에 따른 동적 메모리 장치(2)는 각 메모리 뱅크(110_1, 110_2, 110_3, 110_4)에 대응하여 배치된 다수의 전압 강하부(180_1, 180_2, 180_3, 180_4)를 포함한다.
전압 강하부(180_1, 180_2, 180_3, 180_4)는 딥 파워 다운 모드에 진입된 메모리 뱅크(110_1, 110_2, 110_3, 110_4)의 승압 전압 레벨을 일정 전압 이상으로 유지하기 위해, 다수의 내부 전압 제공부(160_1, 160_2, 160_3, 160_4) 중 인에이블된 내부 전압 제공부(예를 들어, 160_2)에서 생성된 승압 전압(VPP2)을 소정 전압 레벨 떨어뜨려, 딥 파워 다운 모드에 진입된 메모리 뱅크(110_1, 110_3, 110_4)의 승압 전압 입력단에 제공한다. 생성된 승압 전압(VPP2)을 그대로 딥 파워 다운 모드에 진입된 메모리 뱅크(110_1, 110_3, 110_4)에 전달할 경우 전류 소모가 크기 때문에, 전류 소모를 최소한으로 줄이기 위해 소정 전압 레벨 떨어뜨린다.
자세히 설명하면, 인에이블된 제2 내부 전압 제공부(160_2)에서 생성된 승압 전압(VPP2)은 대응되는 제2 메모리 뱅크(110_2)에 그대로 제공된다. 한편, 본 발명의 다른 실시예는 다수의 메모리 뱅크(110_1, 110_2, 110_3, 110_4)를 라우팅(routing)하는 승압 전압 라인(190)을 구비하고, 인에이블된 내부 전압 제공부(160_2)에서 생성된 승압 전압(VPP2)이 승압 전압 라인(190)과 제1, 제3 제4 메모리 뱅크(110_1, 110_3, 110_4) 사이에 연결된 제1, 제3, 제4 전압 강하부(180_1, 180_3, 180_4)를 통해서 소정 전압 레벨 떨어져 제공된다.
도 8은 도 7의 전압 강하부의 회로도이다. 제1 전압 강하부를 대표적으로 기술하나, 제2 내지 제4 전압 강하부에도 동일하게 적용될 수 있다. 또한, 인에이블된 제2 내부 전압 제공부에서 생성된 승압 전압이 제1 전압 강하부를 통해서 제1 메모리 뱅크에 전달되는 경우의 동작을 예로 들어 설명한다.
도 8을 참조하면, 제1 전압 강하부(180_1)는 인에이블된 제2 내부 전압 제공부(160_2)와 딥 파워 다운 모드에 진입된 제1 메모리 뱅크(110_1)의 승압 전압 입력단 사이에 병렬로 연결된 다수의 NMOS 트랜지스터(N6, N7, N8, N9)를 포함한다. 각 NMOS 트랜지스터(N6, N7, N8, N9)의 게이트는 각 메모리 뱅크(도 7의 110_1, 110_2, 110_3, 110_4)에 인가되는 승압 전압(VPP1, VPP2, VPP3, VPP4)과 각각 연결된다.
제1, 제3, 제4 메모리 뱅크(110_1, 110_3, 110_4)가 딥 파워 다운 모드에 진입한 경우를 예로 들어 설명하면, 제2 내부 전압 제공부(160_2)만 인에이블되고 제1, 제3, 제4 내부 전압 제공부(160_1, 160_3, 160_4)는 디스에이블된다. 따라서, 제1, 제3, 제4 메모리 뱅크(110_1, 110_3, 110_4)에 인가되는 승압 전압(VPP1, VPP3, VPP4)은 접지 전압 레벨을 갖는다. 제2 NMOS 트랜지스터(N7)만 턴온되고, 제1, 제3, 제4 트랜지스터(N6, N8, N9)는 턴오프된다. 승압 전압(VPP2)은 제2 NMOS 트랜지스터(N7)의 문턱 전압(Vth2; threshold voltage)만큼 떨어져 제1 메모리 뱅크(110_1)에 전달된다.
본 발명의 다른 실시예에서는 전압 강하 방식의 예로써 인에이블된 내부 전압 제공부(160_2)에서 생성된 승압 전압(VPP2)을 NMOS 트랜지스터(N6, N7, N8, N9)를 통하여 문턱 전압(Vth2)만큼 떨어뜨리는 방식을 사용하였으나, 이에 제한되지 않는다.
도 9는 본 발명의 실시예들에 따른 동적 메모리 장치를 포함하는 통신 단말 기를 설명하기 위한 개략 블록도이다. 본 발명의 일 실시예에서는 통신 단말기로 휴대 전화기를 예로 들었으나, 개인 정보 관리기(PDA; Personal Data Assistance) 등의 다른 통신 단말기에도 적용될 수 있음은 자명하다.
도 9를 참조하면, 본 발명의 실시예들에 따른 동적 메모리 장치를 포함하는 통신 단말기(200)는 무선 전송부(210), 베이스밴드 인터페이스부(220), 오디오 코덱(230), 통합 프로세서(240), 메모리부(250) 등을 포함한다.
무선 전송부(210)는 무선 신호를 수신하거나, 오디오 데이터 및 멀티 미디어 데이터를 무선 신호로 변환하여 송출한다. 도면에는 표시하지 않았으나, 무선 전송부(210)는 통신 단말기의 각 부의 동작에 필요한 전원을 공급하는 전원부를 더 포함할 수 있다.
베이스밴드 인터페이스부(220)는 무선 전송부(210)와 베이스밴드 프로세서(242) 사이의 인터페이스 기능을 담당한다. 오디오 코덱(230)은 마이크(232)를 통해서 입력된 사용자의 음성을 디지털 형태의 오디오 데이터로 변환하거나, 오디오 데이터를 아날로그 신호로 변환하여 스피커(234)로 출력하는 역할을 한다.
최근 통신 단말기(200)는 온라인 게임, MP3, 비디오 스트리밍, GPS 등과 같은 멀티미디어 기능이 강화되고, 이러한 다양한 멀티미디어 데이터를 처리하기 위한 강력한 프로세싱 능력이 요구된다. 또한, 낮은 전력 소모와 대역폭, 보안 기능 등이 요구된다. 이와 같은 다수의 과제들을 해결하기 위해, 베이스밴드 프로세서(242)와 멀티미디어 프로세서(244)를 통합화하는 추세이다. 따라서, 통신 단말기(200)는 베이스밴드 프로세서(242)와 멀티미디어 프로세서(244)를 포함하는 통합 프로세서(240)를 구비할 수 있다. 베이스밴드 프로세서(242)는 베이스밴드 인터페이스(220), 오디오 코덱(230), 무선 전송부(210) 등의 동작을 관장하여, 통신이나 무선 주파수의 제어, 통신 프로토콜의 제어, 음성 신호의 변환 등을 제어한다. 멀티미디어 프로세서(244)는 이-메일(e-mail), SMS(Short Message Service) 전송, 무선 통신의 음성 전송 등의 기능을 지원하고, 온라인 게임, MP3 등의 멀티미디어 기능을 지원한다.
메모리부(250)는 저장 영역에 따라, ROM(Read Only Memory) 저장 영역(252)과, RAM(Random Access Memory) 저장 영역(254)을 포함한다. ROM 저장 영역(252)은 일부의 멀티미디어 데이터, 음성 데이터 등을 저장하고, 프로토콜 디코딩 기능, 타이밍 기능, 수신기 제어 및 배터리 세이버 기능 등을 수행하기 위한 명령어를 저장한다.
한편, RAM 저장 영역(254)은 통합 프로세서(240)로부터 변수 및 데이터 등을 일시적으로 저장하고, 멀티미디어 명령 파일 등을 일시적으로 저장한다. 이와 같은 RAM 저장 영역(254)은 본 발명의 실시예들에 따른 동적 메모리 장치가 사용될 수 있다. 멀티미디어 기능이 강화된 통신 단말기(200)는 사용되는 전류의 소모를 최소화하는 것이 중요 과제이다. 따라서, 통합 프로세서(240)가 멀티미디어 데이터를 처리하지 않을 경우에는 RAM 저장 영역(254)의 모든 메모리 뱅크를 스탠 바이 모드로 유지할 필요가 없다. 즉, 베이스밴드 프로세서(242)에 의해 사용되는 메모리 뱅크 외의 메모리 뱅크들은 딥 파워 다운 모드로 진입됨으로써, 전류 소모를 최소화할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 동적 메모리 장치 및 이를 포함하는 통신 단말기에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 메모리 뱅크 중 일부의 메모리 뱅크를 사용하고, 나머지 메모리 뱅크는 딥 파워 다운 모드에 진입되도록 하여, 전류 소모를 최소화할 수 있다.
둘째, 딥 파워 다운 모드에서 승압 전압 레벨을 외부 전원 전압 레벨 또는 소정 전압 레벨 떨어진 승압 전압을 사용함으로써, 동적 메모리 장치의 동작 신뢰성을 높일 수 있다.

Claims (21)

  1. 독립하여 억세스가 가능한 다수의 메모리 뱅크; 및
    상기 다수의 메모리 뱅크 중 일부의 메모리 뱅크를 선택하여 딥 파워 다운 모드에 진입되게 하는 딥 파워 다운 제어부를 포함하는 동적 메모리 장치.
  2. 제 1항에 있어서,
    상기 딥 파워 다운 모드에 진입되는 메모리 뱅크의 선택은 다수의 제어 신호의 조합에 의해 지정되는 명령에 의하여 행해지는 동적 메모리 장치.
  3. 독립하여 억세스가 가능한 다수의 메모리 뱅크;
    상기 각 메모리 뱅크에 대응하여 배치되고, 상기 메모리 뱅크에 내부 전압을 제공하는 다수의 내부 전압 제공부; 및
    상기 내부 전압 제공부 중 일부의 내부 전압 제공부를 디스에이블시켜, 상기 디스에이블된 내부 전압 제공부와 대응되는 메모리 뱅크가 딥 파워 다운 모드에 진입되게 하는 딥 파워 다운 제어부를 포함하는 동적 메모리 장치.
  4. 제 3항에 있어서,
    상기 내부 전압 제공부는 승압 전압 발생 회로를 포함하는 동적 메모리 장치.
  5. 제 3항에 있어서,
    상기 각 내부 전압 제공부는 대응하는 각 메모리 뱅크 이외의 메모리 뱅크와 독립된 동적 메모리 장치.
  6. 제 5항에 있어서,
    상기 딥 파워 다운 모드에 진입된 메모리 뱅크에는 외부 전원 전압이 제공되는 동적 메모리 장치.
  7. 제 6항에 있어서,
    상기 외부 전원 전압은 상기 딥 파워 다운 모드에 진입된 메모리 뱅크의 승압 전압 입력단에 제공되는 동적 메모리 장치.
  8. 제 3항에 있어서,
    상기 다수의 내부 전압 제공부 중 인에이블된 내부 전압 제공부에서 생성된 승압 전압을, 소정 전압 레벨 떨어뜨려 상기 딥 파워 다운 모드에 진입된 메모리 뱅크의 승압 전압 입력단에 제공하는 동적 메모리 장치.
  9. 독립하여 억세스가 가능한 다수의 메모리 뱅크;
    상기 각 메모리 뱅크에 대응하여 배치되고, 상기 메모리 뱅크에 내부 전압을 제공하는 다수의 내부 전압 제공부;
    상기 동적 메모리 장치의 딥 파워 다운 모드로의 진입을 나타내는 딥 파워 다운 지시 신호를 제공하는 딥 파워 다운 진입 발생부; 및
    상기 딥 파워 다운 지시 신호에 의해 인에이블되어, 딥 파워 다운 모드에 진입하게 되는 상기 메모리 뱅크를 지정하는 딥 파워 다운 뱅크 지정 신호를 제공하는 딥 파워 다운 뱅크 지정부를 포함하되,
    상기 내부 전압 제공부 중 일부의 내부 전압 제공부는 상기 딥 파워 다운 뱅크 지정 신호에 응답하여 디스에이블되고, 상기 디스에이블된 내부 전압 제공부와 대응되는 메모리 뱅크가 딥 파워 다운 모드에 진입하는 동적 메모리 장치.
  10. 제 9항에 있어서,
    상기 내부 전압 제공부는 승압 전압 발생 회로를 포함하는 동적 메모리 장치.
  11. 제 9항에 있어서,
    상기 각 내부 전압 제공부는 대응하는 각 메모리 뱅크 이외의 메모리 뱅크와 독립된 동적 메모리 장치.
  12. 제 11항에 있어서,
    상기 딥 파워 다운 모드에 진입된 메모리 뱅크에는 외부 전원 전압을 제공하 는 외부 전원 전압 제공부를 더 포함하는 동적 메모리 장치.
  13. 제 12항에 있어서,
    상기 외부 전원 전압 제공부는 상기 외부 전원 전압을 상기 딥 파워 다운 모드에 진입된 메모리 뱅크의 승압 전압 입력단에 제공하는 동적 메모리 장치.
  14. 제 13항에 있어서,
    상기 외부 전원 전압 제공부는 상기 외부 전원 전압과 상기 메모리 뱅크의 승압 전압 입력단 사이에 형성되고, 상기 딥 파워 다운 뱅크 지정 신호에 의해 게이팅되는 NMOS 트랜지스터를 포함하는 동적 메모리 장치.
  15. 제 9항에 있어서,
    상기 각 메모리 뱅크에 대응하여 배치된 다수의 전압 강하부를 포함하되, 상기 전압 강하부는 상기 다수의 내부 전압 제공부 중 인에이블된 내부 전압 제공부에서 생성된 승압 전압을 소정 전압 레벨 떨어뜨려 상기 딥 파워 다운 모드에 진입된 메모리 뱅크에 제공하는 전압 강하부를 더 포함하는 동적 메모리 장치.
  16. 제 15항에 있어서,
    상기 전압 강하부는 상기 인에이블된 내부 전압 제공부와 상기 딥 파워 다운 모드에 진입된 메모리 뱅크의 승압 전압 입력단 사이에 병렬로 연결된 다수의 NMOS 트랜지스터를 포함하되,
    상기 각 NMOS 트랜지스터는 각 메모리 뱅크에 인가된 승압 전압에 의해 게이팅되는 동적 메모리 장치.
  17. 제 9항에 있어서,
    상기 딥 파워 다운 진입 발생부는 다수의 제어 신호에 응답하여, 딥 파워 다운 지시 신호를 제공하는 동적 메모리 장치.
  18. 제 9항에 있어서,
    상기 딥 파워 다운 뱅크 지정부는 소정의 어드레스 신호에 응답하여, 딥 파워 다운 뱅크 지정 신호를 제공하는 동적 메모리 장치.
  19. 통신에 따른 데이터 및 멀티미디어 데이터를 처리하는 통합 프로세서; 및
    상기 통합 프로세서로부터 데이터를 받아 일시적으로 저장하고, 독립하여 억세스가 가능한 다수의 메모리 뱅크와 상기 메모리 뱅크 중 일부의 메모리 뱅크를 선택하여 딥 파워 다운 모드에 진입되게 하는 딥 파워 다운 제어부를 포함하는 동적 메모리 장치를 포함하는 통신 단말기.
  20. 제 19항에 있어서,
    상기 통합 프로세서가 멀티미디어 데이터 미처리시, 상기 동적 메모리 장치 의 상기 메모리 뱅크 중 일부의 메모리 뱅크가 딥 파워 다운 모드에 진입되는 통신 단말기.
  21. 제 20항에 있어서,
    상기 동적 메모리 장치는 각 메모리 뱅크에 대응하여 배치되고 상기 메모리 뱅크에 내부 전압을 제공하는 다수의 내부 전압 제공부를 더 포함하고,
    상기 동적 메모리 장치의 상기 딥 파워 다운 제어부는 상기 내부 전압 제공부 중 일부의 내부 전압 제공부를 디스에이블시켜, 상기 디스에이블된 내부 전압 제공부와 대응되는 메모리 뱅크가 딥 파워 다운 모드에 진입되게 하는 통신 단말기.
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