JP2006033464A - 信号線ドライバ回路 - Google Patents
信号線ドライバ回路 Download PDFInfo
- Publication number
- JP2006033464A JP2006033464A JP2004209992A JP2004209992A JP2006033464A JP 2006033464 A JP2006033464 A JP 2006033464A JP 2004209992 A JP2004209992 A JP 2004209992A JP 2004209992 A JP2004209992 A JP 2004209992A JP 2006033464 A JP2006033464 A JP 2006033464A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- voltage
- line driver
- driver circuit
- signal line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
【課題】本発明は、信号の電流量の増加を抑え低消費電力化が可能な信号線ドライバ回路を提供することを目的とする。
【解決手段】本発明では、第1電圧である電源電圧Vddと、第1電圧である電源電圧Vddを昇圧することによって得られる第2電圧である電圧Vppとを用いて駆動され信号線に供給するための出力信号を生成する信号線ドライバ回路であって、出力信号を第1電圧である電源電圧Vddに昇圧した後に第2電圧である電圧Vppに昇圧する2段昇圧を行い、立ち上がり時の出力信号SIGを生成する2段昇圧制御手段を備える。
【選択図】図2
【解決手段】本発明では、第1電圧である電源電圧Vddと、第1電圧である電源電圧Vddを昇圧することによって得られる第2電圧である電圧Vppとを用いて駆動され信号線に供給するための出力信号を生成する信号線ドライバ回路であって、出力信号を第1電圧である電源電圧Vddに昇圧した後に第2電圧である電圧Vppに昇圧する2段昇圧を行い、立ち上がり時の出力信号SIGを生成する2段昇圧制御手段を備える。
【選択図】図2
Description
本発明は、信号線ドライバ回路に係る発明であって、特に、低消費電力化が可能な信号線ドライバ回路に関するものである。
近年、モバイル機器の発展は目覚ましく、充電なしにモバイル機器を長時間使用できるようになってきた。モバイル機器を長時間使用するためには、充電池の容量を大きくする以外に、構成する半導体部品の低消費電力化が必要となる。この半導体部品の低消費電力化の流れは、メモリ分野でも例外ではない。例えば、DRAM(Dynamic Random Access Memory)であれば、従来汎用のSDRAM(Synchronous DRAM)やDDR−SDRAM(Double Data Rate SDRAM)が使用されていたが、これらに代えて低消費電力機能を持ったLow Power SDRAMやLow Power DDR−SDRAMが提唱され、また標準化も進められている。
ここで、多くの半導体メモリでは、外部から供給される電源電圧より昇圧された電圧を内部で使用する場合が多い。つまり、半導体メモリの信号線には、昇圧された電圧に基づく信号が供給される場合が多い。この昇圧された電圧に基づく信号は、信号線ドライバ回路から供給される。なお、昇圧された電圧は、外部から供給された電源電圧を昇圧ポンプ回路で昇圧して生成する。
信号線ドライバ回路では、電源電圧に基づく信号を昇圧して出力信号を生成し、半導体メモリの信号線に供給している。例えば、信号線ドライバ回路は、昇圧された電圧で駆動されるレベルシフタを備え、このレベルシフタによって電源電圧に基づく信号を昇圧している。なお、レベルシフタについては、特許文献1に記載されている。
しかし、昇圧された電圧は昇圧ポンプ回路で作られているため、電流効率が悪い。ここで、電流効率とは、昇圧された電圧を作るのに要した総電流量に対する昇圧された電圧として実際に取り出せる電流の割合をいう。電流効率が悪いということは、昇圧された電圧に基づく信号で一定の電流量を確保するために、電源電圧に基づく信号の電流量をより多く供給する必要となる。
さらに、半導体メモリの消費電力を低減するために、電源電圧をより低い値に設定する場合がある。この場合でも、信号線に供給される信号は回路動作上一定のレベルを確保する必要があり、昇圧ポンプ回路でより高い電圧に昇圧させることになる。昇圧ポンプ回路でより高い電圧に昇圧させることは、より電流効率を悪化させることであり、電源電圧に基づく信号の電流量をより多く必要とする。
つまり、消費電力を低減するために電源電圧を低電圧化しても、電流効率の悪化に伴い電源電圧に基づく信号の電流量が増加するため、トータルとして消費電力量を低減することができない問題があった。
そこで、本発明は、信号の電流量の増加を抑え低消費電力化が可能な信号線ドライバ回路を提供することを目的とする。
本発明に係る解決手段は、第1電圧と、第1電圧を昇圧することで得られる第2電圧とを用いて駆動され信号線に供給するための出力信号を生成する信号線ドライバ回路であって、前記出力信号を第1電圧に昇圧した後に第2電圧に昇圧する2段昇圧を行い、立ち上がり時の前記出力信号を生成する2段昇圧制御手段を備える。
本発明に記載の信号線ドライバ回路は、出力信号を第1電圧に昇圧した後に第2電圧に昇圧する2段昇圧を行い、立ち上がり時の出力信号を生成する2段昇圧制御手段を備えるので、信号の電流量の増加を抑えて消費電流を低減でき、低消費電力化が可能な信号線ドライバ回路を提供すること可能となる効果がある。
(実施の形態1)
図1に、現在DRAMで最もよく使用されているシェアードセンスアンプ方式を採用したメモリアレイの回路図を示す。図1では、中央にセンスアンプ1が配置されており、その両側に右メモリセル2aと左メモリセル2bが設けられている。本来の半導体メモリでは、図1に示す回路を縦方向に並べることでセンスアンプ帯とメモリアレイが形成され、さらに横方向に繰り返すことでメモリマットが構成されている。
図1に、現在DRAMで最もよく使用されているシェアードセンスアンプ方式を採用したメモリアレイの回路図を示す。図1では、中央にセンスアンプ1が配置されており、その両側に右メモリセル2aと左メモリセル2bが設けられている。本来の半導体メモリでは、図1に示す回路を縦方向に並べることでセンスアンプ帯とメモリアレイが形成され、さらに横方向に繰り返すことでメモリマットが構成されている。
次に、図1に示す半導体メモリの動作について説明する。まず、半導体メモリがスタンバイ状態の時には、右のメモリセル2aも左のメモリセル2bも選択されておらず、次の読み出し動作に備えてビット線対(BL,/BL)はVBLレベルにイコライズされている。BLイコライザ信号線(BLEQR,BLEQL)に高レベルの信号(以下、”H”という)を入力して、BLイコライザ信号線(BLEQR,BLEQL)にゲートが接続されたトランジスタがONされることで、ビット線対(BL,/BL)をVBLレベルにイコライズすることができる。
BL選択線(BLIR,BLIL)のスタンバイ状態は、半導体メモリのアーキテクチャに依存するが、本実施の形態では”H”とする。BL選択線(BLIR,BLIL)が”H”であるということは、BL選択線(BLIR,BLIL)にゲートが接続されたトランジスタはON状態となるので、ビット線対(BL,/BL)のVBLレベルがセンスアンプ1のノードにも行き渡ることになる。
次に、外部からメモリの呼び出し命令が入ると、入力されたアドレス信号がデコードされ、当該アドレス信号に対応するメモリセルの読み出し動作が開始される。ここで、アドレス信号のデコードとは、左右どちら側のメモリセル(2a,2b)にアクセスするかを判別するブロックデコードと、どのワード線(WLL0,1・・・、WLR0,1・・・)を活性化させるか決定するデコードが含まれている。
入力されたアドレス信号が、右のメモリセル2aにアクセスし、ワード線WLR0を活性化させる場合について考える。つまり、右のメモリセル2aが活性状態で、左側が非活性状態であるので、右のBL選択線(BLIR)には”H”,左のBL選択線(BLIL)は低レベルの信号(以下、”L”という)が入力される。これにより、右側のビット線対(BL,/BL)のみがセンスアンプ1と接続され、左側のビット線対(BL,/BL)はセンスアンプ1から切り離されている。
また、右のBLイコライザ信号線(BLEQR)は、読み出しに備えて”H”から”L”とする。なお、左のBLイコライザ信号線(BLEQL)は、読み出す必要がないので”H”のままである。その後、ワード線(WLR0)が”H”となるとメモリセル2aからビット線(BL)に信号が取り出され、さらにセンスアンプ1の動作により当該信号は増幅されデータとして外部に読み出される。なお、データの読み出しと同時に、メモリセル2aへの再書込み(ライトバック)が行われる。
読み出し動作が完了すると、DRAMが非活性状態(プリチャージ状態からスタンバイ状態)となる。つまり、ワード線(WLR0)が”L”となり、再び右のBLイコライザ信号線(BLEQR)が”H”、左のBL選択線(BLIL)が”H”となって、ビット線対(BL,/BL)がVBLレベルにイコライズされることで、次のアクセスに備えている。
上記では、各線に供給される信号を論理的に”H”及び”L”と記載してきたが、実際のDRAM等の駆動では電圧によって当該信号の論理状態を表現している。そのため、実際のDRAM等の駆動では、信号の電圧を考える必要がある。例えば、図1に示したように、DRAMではメモリアレイの面積を削減するために、通常NMOSのみで構成されている。そのため、ワード線(WLL0,1・・・、WLR0,1・・・)に供給される信号の電圧やBL選択線(BLIR,BLIL)に供給される信号の電圧は、センスアンプ1の読み出し電圧Vddsよりも高くする必要がある。具体的に、メモリセル2から安定して読み出しや書き戻しを行うためには、電圧VddsにNMOSの閾値電圧Vthを加えた電圧が必要となる。
このワード線(WLL0,1・・・、WLR0,1・・・)やBL選択線(BLIR,BLIL)に用いる電圧レベルには、背景技術でも説明したように昇圧ポンプ回路により昇圧された電圧Vppレベルを用いる。また、更なる低消費電力化要求や微細加工によるトランジスタの信頼性確保のために、低電圧化がさらに進みBLイコライザ信号線(BLEQR,BLEQL)に供給される信号の電圧も昇圧しなければ十分にVBLレベル(通常、1/2Vdds)にビット線対(BL,/BL)をイコライズできなくなる。
次に、電圧Vppレベルを用いる信号線をドライブするための信号線ドライバ回路につて説明する。まず、図2に、本実施の形態に係る信号線ドライバ回路の回路図を示す。図2では、電圧Vddレベルの制御信号/SIGF1が電圧Vddで駆動されたインバータ10aで反転されレベルシフタ20aに供給される。同様に、制御信号/SIGF2が電圧Vddで駆動されたインバータ10bで反転されレベルシフタ20bに供給される。
レベルシフタ20aは、インバータ10bの出力をゲート端子に入力するNMOS21aと、インバータ10aの出力を再度反転する電圧Vddで駆動されたインバータ22aと、インバータ22aの出力をゲート端子に入力するNMOS23aと、NMOS21aのドレイン端子同士を接続するPMOS24aと、NMOS23aのドレイン端子同士を接続するPMOS25aとを備えている。
そして、NMOS21a及びNMOS23aのソース端子は接地され、PMOS24a及びPMOS25aのソース端子は電圧Vppの電源に接続されている。さらに、PMOS24aのゲート端子はNMOS23aのドレイン端子に接続され、PMOS25aのゲート端子はNMOS21aのドレイン端子に接続されている。上記のような構成により、レベルシフタ20aは、電圧Vddレベルの制御信号/SIGF1を電圧Vppレベルに昇圧している。同様に、レベルシフタ20bは、NMOS21b,23b、インバータ22b及びPMOS24b,25bを備えている。
レベルシフタ20a,20bからの出力は、2段昇圧制御ロジック30に入力される。2段昇圧制御ロジック30は、一方の入力にレベルシフタ20aの出力、他方の入力にレベルシフタ20bの出力が接続されたNANDゲート31と、一方の入力にレベルシフタ20aの出力、他方の入力にNANDゲート31の出力が接続されたNANDゲート32と、レベルシフタ20aの出力を反転するインバータ33とを備えている。なお、NANDゲート31,32及びインバータ33は、電圧Vppレベルの電源で駆動している。
そして、2段昇圧制御ロジック30の出力は、昇圧電源ドライバ40に入力される。昇圧電源ドライバ40は、NANDゲート31の出力(Node A)をゲート端子に入力するPMOS41と、NANDゲート32の出力(Node B)をゲート端子に入力するPMOS42と、インバータ33の出力(Node C)をゲート端子に入力するNMOS43とを備える。なお、PMOS41のソース端子は電圧Vppレベルの電源に接続され、PMOS42のソース端子は電圧Vddレベルの電源に接続されている。また、NMOS43のソース端子は、接地されている。なお、2段昇圧制御ロジック30と昇圧電源ドライバ40とが、2段昇圧制御手段に該当する。
図3に、本実施の形態に係る信号線ドライバ回路のタイミングチャートを示す。以下、図3に基づいて、図2に示す信号線ドライバ回路についての動作を説明する。まず、信号線ドライバ回路の出力信号SIGを立ち下げる時は、制御信号/SIGF1を”H”にする。これにより、図2に示すNode A〜Node Cは全て”H”となる。なお、Node A〜Node Cの電圧レベルは、電圧Vppレベルである。Node A〜Node Cの全て”H”となることで、PMOS41とPMOS42とがOFF状態、NMOS43がON状態となる。そのため、出力信号SIGがNMOS43を通してGNDレベルへと変化する。
図3でも分かるように、制御信号/SIGF1がGNDレベルからVddレベルに変化した場合(”L”から”H”)、Node A〜Node Cの全てもGNDレベルからVppレベルに変化する(”L”から”H”)。これに伴い、出力信号SIGは、VppレベルからGNDレベルに変化する。なお、上記の動作時には制御信号/SIGF2は依存しないが、本実施の形態においては昇圧時の駆動を考慮して制御信号/SIGF2は、制御信号/SIGF1と同時に”H”とする。
次に、信号線ドライバ回路の出力信号SIGの立ち上げ時について説明する。出力信号SIGの立ち上げる場合、まず、制御信号/SIGF2を”H”に保ったまま制御信号/SIGF1のみを”L”にする。この場合、Node Aは”H”のままであるが、Node B及びNode Cは、”L”となる。図3では、制御信号/SIGF1がVddレベルからGNDレベルに変化した場合(”H”から”L”)、Node B及びNode CがVppレベルからGNDレベルに変化する(”H”から”L”)。これに伴い、PMOS42とがON状態、NMOS43がOFF状態となり、出力信号SIGがGNDレベルからVddレベルに引き上げられる。
次に、出力信号SIGが完全にVddレベルまで引き上げられるのを待って、制御信号/SIGF2を”L”にする。この場合、Node Aが”L”となるが、Node Bは再び”H”となる。また、Node Cは、”L”のままである。図3では、制御信号/SIGF2がVddレベルからGNDレベルに変化した場合(”H”から”L”)、Node AがVppレベルからGNDレベルに変化し(”H”から”L”)、Node BがGNDレベルからVppレベルに変化する(”L”から”H”)。これに伴い、PMOS41とがON状態、PMOS42がOFF状態となり、出力信号SIGがGNDレベルからVppレベルに引き上げられる。つまり、本実施の形態に係る信号線ドライバ回路は、出力信号SIGの立ち上げ時に、GNDレベルからVddレベルに一旦引き上げた後、さらにVppレベルに引き上げる2段階昇圧を行う。
ここで、Vppレベルの電圧は、外部の電源電圧であるVddレベルの電圧を昇圧ポンプ回路で昇圧することにより作られる電圧である。例えば、VppレベルがVddレベルの2倍である場合、2倍型の昇圧ポンプ回路を用いて昇圧することになるが、この際の電流効率は35〜40%程度となる。また、外部の電源電圧をより低電圧化させると、VppレベルがVddレベルの3倍になることも考えられ、この場合3倍型の昇圧ポンプ回路を用いて昇圧することになる。この際の電流効率は20〜25%程度となる。
なお、外部の電源電圧であるVddレベルの電圧は、信号線ドライバ回路に直接供給されるため、電流効率はほぼ100%である。外部の電源電圧の電圧レベルがVddレベルの電圧より高い場合は、ダウンコンバータ回路より降圧する必要があるが、ダウンコンバータ回路が消費する電流は全体の消費電流からすると小さいため、この場合においても電流効率はほぼ100%である。
本実施の形態に係る信号線ドライバ回路、電流効率がほぼ100%のVddレベルと電流効率が35〜40%程度のVppレベルの2段階昇圧を行うことにより、Vppレベルへの1段階昇圧を行う信号線ドライバ回路に比べてトータルの消費電流を低減することができる。
次に、実際にどの程度消費電流を低減できるかを概算する。まず、出力信号SIGに付随するゲート容量や寄生容量などの全容量をC、Vddレベルの電流効率をαd、Vppレベルの電流効率をαp、出力信号SIGに必要な全電荷量をQとする。なお、1段階昇圧を行う信号線ドライバ回路の全電荷量をQa、2段階昇圧を行う信号線ドライバ回路をQbとする。
全電荷量をQa及び全電荷量をQbは、以下の式により求めることができる。
Qa=(1/αp)CVpp ・・・(1)
Qb=(1/αd)CVdd+(1/αp)C(Vpp−Vdd) ・・・(2)
(1)式と(2)式を用いて、1段階昇圧を行う信号線ドライバ回路の全電荷量をQaに対する2段階昇圧を行う信号線ドライバ回路をQbの低減率を求めると以下の式となる。
Qb=(1/αd)CVdd+(1/αp)C(Vpp−Vdd) ・・・(2)
(1)式と(2)式を用いて、1段階昇圧を行う信号線ドライバ回路の全電荷量をQaに対する2段階昇圧を行う信号線ドライバ回路をQbの低減率を求めると以下の式となる。
低減率=(Qa−Qb)/Qa=[(αd−αp)Vdd]/(αdVpp)
上記の低減率を求める式に、例えばVdd=1.8V、Vpp=3.2V、αd=1、αp=0.25の数値を代入して計算すると、低減率は42.2%と求まる。つまり、本実施の形態に係る信号線ドライバ回路は、1段階昇圧を行う信号線ドライバ回路に比べ42.2%、つまり40〜50%程度の消費電流を低減する効果がある。
上記の低減率を求める式に、例えばVdd=1.8V、Vpp=3.2V、αd=1、αp=0.25の数値を代入して計算すると、低減率は42.2%と求まる。つまり、本実施の形態に係る信号線ドライバ回路は、1段階昇圧を行う信号線ドライバ回路に比べ42.2%、つまり40〜50%程度の消費電流を低減する効果がある。
以上のように、本実施の形態に係る信号線ドライバ回路では、電流効率の高いVddレベルに一旦昇圧した後に、電流効率の低いVppレベルに昇圧する2段昇圧を行うので、信号の消費電流量の増加を抑えて消費電力を低減することができる。
(実施の形態2)
実施の形態1で説明した2段階昇圧を行う信号線ドライバ回路は、出力信号SIGの立ち上げ時、Vddレベルの電圧に引き上がるのを待ってVppレベルの電圧に引き上げる。そのため、1段階昇圧を行う信号線ドライバ回路ので出力信号SIGの立ち上がり時間に比べ、2段階昇圧を行う信号線ドライバ回路ので出力信号SIGの立ち上がり時間は長くなる問題がある。つまり、高速動作が要求される場面において、2段階昇圧を行う信号線ドライバ回路を用いると、出力信号SIGの立ち上がり時間は長くなり、設計上必要とされる動作の高速性を得られない可能性がある。
実施の形態1で説明した2段階昇圧を行う信号線ドライバ回路は、出力信号SIGの立ち上げ時、Vddレベルの電圧に引き上がるのを待ってVppレベルの電圧に引き上げる。そのため、1段階昇圧を行う信号線ドライバ回路ので出力信号SIGの立ち上がり時間に比べ、2段階昇圧を行う信号線ドライバ回路ので出力信号SIGの立ち上がり時間は長くなる問題がある。つまり、高速動作が要求される場面において、2段階昇圧を行う信号線ドライバ回路を用いると、出力信号SIGの立ち上がり時間は長くなり、設計上必要とされる動作の高速性を得られない可能性がある。
そこで、本実施の形態に係る信号線ドライバ回路では、高速動作が要求される時には1段階昇圧を行い、高速動作が要求されない時は、消費電流を低減するために2段階昇圧を行う。これにより、本実施の形態に係る信号線ドライバ回路は、高速動作と消費電流の低減とを両立することができる。
具体的には、本実施の形態では、切換手段である制御ロジックを実施の形態1に係る信号線ドライバ回路に追加している。図4に、本実施の形態に係る制御ロジックの回路図を示す。図4に示す制御ロジックでは、インバータ51〜53を介して入力信号/SIGFFを制御信号/SIGF1として出力する配線部と、所定の時間遅延させるインバータ群54を介して入力信号/SIGFFを制御信号/SIGF2として出力する配線部とを備えている。
なお、制御信号/SIGF2は、立ち上がり時には制御信号/SIGF1と同じタイミングであるが、立ち下がり時には制御信号/SIGF1より所定の時間遅延させている。そのため、図4に示す制御ロジックでは、NANDゲート56を設け、一方に入力信号/SIGFFを入力し、他方に所定の時間遅延させた入力信号/SIGFFを入力している。図5に示すタイミングチャートでは、入力信号/SIGFFの立ち下がり時に、制御信号/SIGF1及び制御信号/SIGF2がほぼ同時に立ち上がっているが、入力信号/SIGFFの立ち上がり時には、制御信号/SIGF2が制御信号/SIGF1に遅れて立ち下がっている様子が示されている。
さらに、図4に示す制御ロジックでは、1段階昇圧と2段階昇圧を切り換えるためのNANDゲート57を設けている。NANDゲート57の一方の入力にはNANDゲート56の出力が、他方の入力にはSELFREF信号を入力している。そして、NANDゲート57に出力は、インバータ58を介して制御信号/SIGF2として出力される。なお図4に示す制御信号のインバータ51,52は、NANDゲート56,57を通過する制御信号/SIGF2と御信号/SIGF1とのタイミングに合わせるために設けられている。
次に、図5及び図6のタイミングチャートを用いて、本実施の形態に係る信号線ドライバ回路の動作を説明する。なお、図5に示すタイミングチャートは、SELFREF信号が”H”の場合、図6に示すタイミングチャートは、SELFREF信号が”L”の場合をそれぞれ示している。
まず、SELFREF信号が”H”の場合について説明する。入力信号/SIGFFが”L”から”H”に変化する時(立ち上がり時)、制御信号/SIGF1はインバータ51〜53により”H”から”L”に変化する。一方、入力信号/SIGFFの立ち上がり時、NANDゲート56の出力は”H”となりNANDゲート57の出力は”L”となるので、制御信号/SIGF2は”H”のままである。そして、入力信号/SIGFFの立ち上がり時から所定の遅延時間を経過した後に、NANDゲート56の出力が”L”となりNANDゲート57の出力は”H”となるので、制御信号/SIGF2は”L”となる。なお、所定の遅延時間は、インバータ群54の段数により調整することが可能である。
上記のように、制御信号/SIGF2の立ち下がり信号を、制御信号/SIGF1の立ち下がり信号に対して所定の時間遅延させることにより、実施の形態1で説明した2段昇圧を行うことができる。本実施の形態での2段昇圧の駆動は、実施の形態1での駆動と同じであるので詳細な説明は省略する。
次に、SELFREF信号が”L”の場合について説明する。SELFREF信号が”L”の場合、NANDゲート56の出力に関係なくNANDゲート57の出力は常に”H”となるので、図6に示すように制御信号/SIGF2は常に”L”となる。制御信号/SIGF2が常に”L”の場合、図1に示す信号線ドライバ回路では、図6に示すようにNode Bが常に”H”となる。そのため、出力信号SIGは、一旦Vddレベルに電圧を引き上げられることなく、Vppレベルの電圧まで引き上げられる。つまり、本実施の形態に係る信号線ドライバ回路は、SELFREF信号が”H”の場合に2段昇圧を行い消費電流を低減し、SELFREF信号が”L”の場合に1段昇圧を行い駆動の高速性を確保している。
例えばSDRAMの場合、通常動作時においては高速性が要求されるが、セルフリフレッシュモード時においては高速性が特に必要ではない。そこで、SDRAMに本実施の形態に係る信号線ドライバ回路を適用すると、通常動作時においてSELFREF信号を”L”とすることで高速動作させ、セルフリフレッシュモード時においてSELFREF信号を”H”とすることで消費電流の低減が可能となる。
以上のように、本実施の形態に係る信号線ドライバ回路は、2段昇圧と1段昇圧とを切り換えること可能であるので、高速動作が要求される場合とされない場合とを切り換えることができ、駆動の高速性と消費電流の低減との要求を両立させることができる。
(実施の形態3)
通常のDRAM等ではデータを読み出す際に、読み出すブロックを選択している。図1に示したメモリアレイの例において、読み出すブロックとは右側のメモリセル2aや左側のメモリセル2bのことである。そして、選択されたブロックに設けられたBL選択線(BLIR,BLIL)やBLイコライザ信号線(BLEQR,BLEQL)などの信号線のみが動作する構成となっている。そのため、選択されたブロックに接続された信号線ドライバ回路のみが動作するように構成する必要があり、具体的には、駆動するブロックを選択する信号(ブロック選択信号BS)に基づいて信号線ドライバ回路の動作・非動作を制御することになる。
通常のDRAM等ではデータを読み出す際に、読み出すブロックを選択している。図1に示したメモリアレイの例において、読み出すブロックとは右側のメモリセル2aや左側のメモリセル2bのことである。そして、選択されたブロックに設けられたBL選択線(BLIR,BLIL)やBLイコライザ信号線(BLEQR,BLEQL)などの信号線のみが動作する構成となっている。そのため、選択されたブロックに接続された信号線ドライバ回路のみが動作するように構成する必要があり、具体的には、駆動するブロックを選択する信号(ブロック選択信号BS)に基づいて信号線ドライバ回路の動作・非動作を制御することになる。
しかし、実際に入力されるブロック選択信号BSは、アドレス信号からデコードされた信号であり、デコード回路のタイミングで制御される。そのため、単純にブロック選択信号BSを信号線ドライバ回路に入力した場合、図2で示した制御信号/SIGF1や制御信号/SIGF2とブロック選択信号BSとのタイミングが合わず、信号線ドライバ回路が所望の動作を行うことができない可能性がある。
そこで、本実施の形態に係る信号線ドライバ回路では、ブロック選択信号BSの保持手段であるブロック選択保持回路70を設けることで、制御信号/SIGF1や制御信号/SIGF2とブロック選択信号BSとのミスマッチを解消している。図7に、本実施の形態に係る信号線ドライバ回路の回路図を示し、図8に、本実施の形態に係る信号線ドライバ回路のタイミングチャートを示す。なお、図8に示すタイミングチャートは、ブロック選択信号BSが”H”(つまり、ブロック選択時)の際に、出力信号SIGが”L”となる例を示しており、例えば図1に示すDRAMでは、BLイコライザ信号線(BLEQR,BLEQL)の信号に該当する。
図7に示すブロック選択保持回路70は、ブロック選択信号BSを保持するラッチ回路71と、制御信号/SIGF2が”L”のとき、ラッチ回路71にブロック選択信号BSを保持させるためのインバータ72と、ブロック選択信号BSと保持したブロック選択信号BS_HOLDとの比較を行うORゲート73,74を備えている。そして、図7では、制御信号/SIGF2の入力とORゲート73の出力とがNANDゲート75を介してレベルシフタ20bに入力され、制御信号/SIGF1の入力とORゲート74の出力とがNANDゲート76を介してレベルシフタ20aに入力される。なお、図7において、図2と同じ構成の部分については同一の符号を付し、詳細な説明は省略する。
図8のタイミングチャートに基づいて、本実施の形態に係る信号線ドライバ回路の動作を説明する。まず、制御信号/SIGF1及び制御信号/SIGF2が”L”(GNDレベル)のときに、まずブロック選択信号BSが”L”から”H”(Vddレベル)に変化する。次に、制御信号/SIGF1及び制御信号/SIGF2が”H”に変化する。制御信号/SIGF2が”L”のとき、ラッチ回路71はブロック選択信号BSを保持できるため、制御信号/SIGF2が”L”から”H”に変化する際の、ブロック選択信号BSの状態である”H”が最終的にラッチ回路71に保持される(保持したブロック選択信号BS_HOLD)。なお、制御信号/SIGF1及び制御信号/SIGF2が”H”に変化する際のNode A〜Node C及び出力信号SIGは、図3に示す場合と同じであるので詳細な説明は省略する。
次に、制御信号/SIGF1が”H”から”L”に変化すると、本来ブロックを選択する必要がなくなるので、ブロック選択信号BSも”H”から”L”に変化することになる。しかし、本実施の形態のように2段昇圧を行う場合、制御信号/SIGF2が”H”から”L”に変化するまでブロック選択信号BSを”H”の状態で保持しなければならない。
そこで、本実施の形態では、保持したブロック選択信号BS_HOLDが、制御信号/SIGF2が”H”から”L”に変化するまでの間、”H”の状態を保っている。これにより、本実施の形態に係る信号線ドライバ回路は、ブロック選択信号BSと制御信号/SIGF2との間に何らのタイミング調整を行うことなく、図3に示したタイミングチャートと同様の2段昇圧を行うことができる。
なお、本実施の形態では、図8に示すようにブロック選択信号BSの立ち上がり(”L”から”H”)が、制御信号/SIGF2の立ち上がりよりも速くなっているが、通常のDRAMにおいてもブロック選択信号BSは、選択するブロックの活性化を行う上で最初に立ち上がる信号である。さらに、ブロック選択信号BSを保持するためのマージンを確保するために、あえて制御信号/SIGF2の立ち上がりを遅くすることは回路上容易に行うことができる。
1 センスアンプ、2 メモリセル、10,22,33,51,52.53,58,72 インバータ、54 インバータ群、20 レベルシフタ、21,23,43 NMOS、22,24,41,43 PMOS、30 2段昇圧制御ロジック、31,32,56,57,75,76 NANDゲート、40 昇圧電源ドライバ、70 ブロック選択保持回路、71 ラッチ回路
73,74 ORゲート。
73,74 ORゲート。
Claims (6)
- 第1電圧と、前記第1電圧を昇圧することで得られる第2電圧とを用いて駆動され信号線に供給するための出力信号を生成する信号線ドライバ回路であって、
前記出力信号を前記第1電圧に昇圧した後に前記第2電圧に昇圧する2段昇圧を行い、立ち上がり時の前記出力信号を生成する2段昇圧制御手段を備えることを特徴とする信号線ドライバ回路。 - 請求項1に記載の信号線ドライバ回路であって、
前記出力信号を前記第2電圧に昇圧する1段昇圧と、前記2段昇圧制御手段を用いて行う2段昇圧とを切り換える切換手段をさらに備えたことを特徴とする信号線ドライバ回路。 - 請求項1又は請求項2に記載の信号線ドライバ回路であって、
前記2段昇圧制御手段が前記2段昇圧を行っている期間、駆動するブロックを選択するブロック選択信号を保持する保持手段をさらに備えたことを特徴とする信号線ドライバ回路。 - 請求項1に記載の信号線ドライバ回路であって、
前記2段昇圧制御手段は、
第1信号が入力される反転論理回路と、
前記第1信号と、前記第1信号より立ち下がり遅い第2信号とが入力される第1NAND論理回路と、
前記第1信号と、前記第1NAND論理回路の出力とが入力される第2NAND論理回路と、
前記第1NAND論理回路の出力がゲート端子に入力され、前記第2電圧がソース端子に接続され、出力端子がドレイン端子に接続された第1トランジスタと、
前記第2NAND論理回路の出力がゲート端子に入力され、前記第1電圧がソース端子に接続され、出力端子がドレイン端子に接続された第2トランジスタと、
前記反転論理回路の出力がゲート端子に入力され、ソース端子が接地され、ドレイン端子が出力端子に接続された第3トランジスタとを備えていることを特徴とする信号線ドライバ回路。 - 請求項4に記載の信号線ドライバ回路であって、
前記出力信号を前記第2電圧に昇圧する1段昇圧と、前記2段昇圧制御手段を用いて行う2段昇圧とを切り換える切換手段をさらに備え、
前記切換手段は、
入力信号を前記第1信号として前記2段昇圧制御手段に入力する手段と、
前記入力信号と、前記入力信号を遅延させた信号とが入力される第3NAND論理回路と、前記第3NAND論理回路の出力と、前記2段昇圧制御手段が1段昇圧を行うか2段昇圧を行うかを制御する制御信号とが入力される第4NAND論理回路とを有し、前記第4NAND論理回路の出力を前記第2信号として前記2段昇圧制御手段に入力する手段とを備える切換手段を、さらに備えていることを特徴とする信号線ドライバ回路。 - 請求項4又は請求項5に記載の信号線ドライバ回路であって、
駆動するブロックを選択するブロック選択信号を保持するラッチ回路と、前記第2信号が立ち下がるまで間、前記ラッチ回路に選択状態の前記ブロック選択信号を保持させる手段とを備える保持手段を、さらに備えていることを特徴とする信号線ドライバ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004209992A JP2006033464A (ja) | 2004-07-16 | 2004-07-16 | 信号線ドライバ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004209992A JP2006033464A (ja) | 2004-07-16 | 2004-07-16 | 信号線ドライバ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006033464A true JP2006033464A (ja) | 2006-02-02 |
Family
ID=35899273
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004209992A Pending JP2006033464A (ja) | 2004-07-16 | 2004-07-16 | 信号線ドライバ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006033464A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI427943B (zh) * | 2007-03-11 | 2014-02-21 | Sandisk Il Ltd | 於差分通信頻道中減低共同模式噪音干擾之方法及系統 |
-
2004
- 2004-07-16 JP JP2004209992A patent/JP2006033464A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI427943B (zh) * | 2007-03-11 | 2014-02-21 | Sandisk Il Ltd | 於差分通信頻道中減低共同模式噪音干擾之方法及系統 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP1684299B1 (en) | Semiconductor memory device and method for applying a cell power voltage in a semiconductor memory device | |
US6845055B1 (en) | Semiconductor memory capable of transitioning from a power-down state in a synchronous mode to a standby state in an asynchronous mode without setting by a control register | |
KR100562654B1 (ko) | 균등화신호(bleq) 구동회로 및 이를 사용한 반도체메모리 소자 | |
KR100406548B1 (ko) | 반도체메모리장치의 비트라인프리차지 회로 및 방법 | |
US9373389B2 (en) | Semiconductor memory device | |
JP2019146021A (ja) | 半導体装置 | |
US7974140B2 (en) | Semiconductor device having a mode register and a plurality of voltage generators | |
US7961548B2 (en) | Semiconductor memory device having column decoder | |
JPH09147553A (ja) | 半導体記憶装置 | |
JP4425911B2 (ja) | 半導体メモリおよび半導体メモリの動作方法 | |
JP4132795B2 (ja) | 半導体集積回路 | |
US5376837A (en) | Semiconductor integrated circuit device having built-in voltage drop circuit | |
US7706206B2 (en) | Semiconductor integrated circuit | |
JP3272982B2 (ja) | 半導体装置 | |
KR100230372B1 (ko) | 반도체 메모리 장치의 내부 전압 변환기 | |
KR100587690B1 (ko) | 어드레스 버퍼 회로 및 어드레스 버퍼 제어방법 | |
JP2006033464A (ja) | 信号線ドライバ回路 | |
JP2002352581A (ja) | 半導体集積回路 | |
JPH1196758A (ja) | 半導体記憶装置 | |
JP2001344970A (ja) | 半導体記憶装置 | |
JP2005353204A (ja) | 半導体記憶装置 | |
JP3981092B2 (ja) | 低消費電力型半導体集積回路装置 | |
JP5052113B2 (ja) | 半導体集積回路装置 | |
JP2005353244A (ja) | ワードライン制御回路 | |
JP2001014846A (ja) | 半導体集積回路および半導体記憶装置 |