JP2006033464A - 信号線ドライバ回路 - Google Patents

Abstract

【課題】本発明は、信号の電流量の増加を抑え低消費電力化が可能な信号線ドライバ回路を提供することを目的とする。
【解決手段】本発明では、第１電圧である電源電圧Ｖｄｄと、第１電圧である電源電圧Ｖｄｄを昇圧することによって得られる第２電圧である電圧Ｖｐｐとを用いて駆動され信号線に供給するための出力信号を生成する信号線ドライバ回路であって、出力信号を第１電圧である電源電圧Ｖｄｄに昇圧した後に第２電圧である電圧Ｖｐｐに昇圧する２段昇圧を行い、立ち上がり時の出力信号ＳＩＧを生成する２段昇圧制御手段を備える。
【選択図】図２

Description

本発明は、信号線ドライバ回路に係る発明であって、特に、低消費電力化が可能な信号線ドライバ回路に関するものである。

近年、モバイル機器の発展は目覚ましく、充電なしにモバイル機器を長時間使用できるようになってきた。モバイル機器を長時間使用するためには、充電池の容量を大きくする以外に、構成する半導体部品の低消費電力化が必要となる。この半導体部品の低消費電力化の流れは、メモリ分野でも例外ではない。例えば、ＤＲＡＭ（Dynamic Random Access Memory）であれば、従来汎用のＳＤＲＡＭ（Synchronous DRAM）やＤＤＲ−ＳＤＲＡＭ（Double Data Rate SDRAM）が使用されていたが、これらに代えて低消費電力機能を持ったLow Power ＳＤＲＡＭやLow Power ＤＤＲ−ＳＤＲＡＭが提唱され、また標準化も進められている。

ここで、多くの半導体メモリでは、外部から供給される電源電圧より昇圧された電圧を内部で使用する場合が多い。つまり、半導体メモリの信号線には、昇圧された電圧に基づく信号が供給される場合が多い。この昇圧された電圧に基づく信号は、信号線ドライバ回路から供給される。なお、昇圧された電圧は、外部から供給された電源電圧を昇圧ポンプ回路で昇圧して生成する。

信号線ドライバ回路では、電源電圧に基づく信号を昇圧して出力信号を生成し、半導体メモリの信号線に供給している。例えば、信号線ドライバ回路は、昇圧された電圧で駆動されるレベルシフタを備え、このレベルシフタによって電源電圧に基づく信号を昇圧している。なお、レベルシフタについては、特許文献１に記載されている。

特開平７−３２１６３７号公報

しかし、昇圧された電圧は昇圧ポンプ回路で作られているため、電流効率が悪い。ここで、電流効率とは、昇圧された電圧を作るのに要した総電流量に対する昇圧された電圧として実際に取り出せる電流の割合をいう。電流効率が悪いということは、昇圧された電圧に基づく信号で一定の電流量を確保するために、電源電圧に基づく信号の電流量をより多く供給する必要となる。

さらに、半導体メモリの消費電力を低減するために、電源電圧をより低い値に設定する場合がある。この場合でも、信号線に供給される信号は回路動作上一定のレベルを確保する必要があり、昇圧ポンプ回路でより高い電圧に昇圧させることになる。昇圧ポンプ回路でより高い電圧に昇圧させることは、より電流効率を悪化させることであり、電源電圧に基づく信号の電流量をより多く必要とする。

つまり、消費電力を低減するために電源電圧を低電圧化しても、電流効率の悪化に伴い電源電圧に基づく信号の電流量が増加するため、トータルとして消費電力量を低減することができない問題があった。

そこで、本発明は、信号の電流量の増加を抑え低消費電力化が可能な信号線ドライバ回路を提供することを目的とする。

本発明に係る解決手段は、第１電圧と、第１電圧を昇圧することで得られる第２電圧とを用いて駆動され信号線に供給するための出力信号を生成する信号線ドライバ回路であって、前記出力信号を第１電圧に昇圧した後に第２電圧に昇圧する２段昇圧を行い、立ち上がり時の前記出力信号を生成する２段昇圧制御手段を備える。

本発明に記載の信号線ドライバ回路は、出力信号を第１電圧に昇圧した後に第２電圧に昇圧する２段昇圧を行い、立ち上がり時の出力信号を生成する２段昇圧制御手段を備えるので、信号の電流量の増加を抑えて消費電流を低減でき、低消費電力化が可能な信号線ドライバ回路を提供すること可能となる効果がある。

（実施の形態１）
図１に、現在ＤＲＡＭで最もよく使用されているシェアードセンスアンプ方式を採用したメモリアレイの回路図を示す。図１では、中央にセンスアンプ１が配置されており、その両側に右メモリセル２ａと左メモリセル２ｂが設けられている。本来の半導体メモリでは、図１に示す回路を縦方向に並べることでセンスアンプ帯とメモリアレイが形成され、さらに横方向に繰り返すことでメモリマットが構成されている。

次に、図１に示す半導体メモリの動作について説明する。まず、半導体メモリがスタンバイ状態の時には、右のメモリセル２ａも左のメモリセル２ｂも選択されておらず、次の読み出し動作に備えてビット線対（ＢＬ，／ＢＬ）はＶＢＬレベルにイコライズされている。ＢＬイコライザ信号線（ＢＬＥＱＲ，ＢＬＥＱＬ）に高レベルの信号（以下、”Ｈ”という）を入力して、ＢＬイコライザ信号線（ＢＬＥＱＲ，ＢＬＥＱＬ）にゲートが接続されたトランジスタがＯＮされることで、ビット線対（ＢＬ，／ＢＬ）をＶＢＬレベルにイコライズすることができる。

ＢＬ選択線（ＢＬＩＲ，ＢＬＩＬ）のスタンバイ状態は、半導体メモリのアーキテクチャに依存するが、本実施の形態では”Ｈ”とする。ＢＬ選択線（ＢＬＩＲ，ＢＬＩＬ）が”Ｈ”であるということは、ＢＬ選択線（ＢＬＩＲ，ＢＬＩＬ）にゲートが接続されたトランジスタはＯＮ状態となるので、ビット線対（ＢＬ，／ＢＬ）のＶＢＬレベルがセンスアンプ１のノードにも行き渡ることになる。

次に、外部からメモリの呼び出し命令が入ると、入力されたアドレス信号がデコードされ、当該アドレス信号に対応するメモリセルの読み出し動作が開始される。ここで、アドレス信号のデコードとは、左右どちら側のメモリセル（２ａ，２ｂ）にアクセスするかを判別するブロックデコードと、どのワード線（ＷＬＬ０，１・・・、ＷＬＲ０，１・・・）を活性化させるか決定するデコードが含まれている。

入力されたアドレス信号が、右のメモリセル２ａにアクセスし、ワード線ＷＬＲ０を活性化させる場合について考える。つまり、右のメモリセル２ａが活性状態で、左側が非活性状態であるので、右のＢＬ選択線（ＢＬＩＲ）には”Ｈ”，左のＢＬ選択線（ＢＬＩＬ）は低レベルの信号（以下、”Ｌ”という）が入力される。これにより、右側のビット線対（ＢＬ，／ＢＬ）のみがセンスアンプ１と接続され、左側のビット線対（ＢＬ，／ＢＬ）はセンスアンプ１から切り離されている。

また、右のＢＬイコライザ信号線（ＢＬＥＱＲ）は、読み出しに備えて”Ｈ”から”Ｌ”とする。なお、左のＢＬイコライザ信号線（ＢＬＥＱＬ）は、読み出す必要がないので”Ｈ”のままである。その後、ワード線（ＷＬＲ０）が”Ｈ”となるとメモリセル２ａからビット線（ＢＬ）に信号が取り出され、さらにセンスアンプ１の動作により当該信号は増幅されデータとして外部に読み出される。なお、データの読み出しと同時に、メモリセル２ａへの再書込み（ライトバック）が行われる。

読み出し動作が完了すると、ＤＲＡＭが非活性状態（プリチャージ状態からスタンバイ状態）となる。つまり、ワード線（ＷＬＲ０）が”Ｌ”となり、再び右のＢＬイコライザ信号線（ＢＬＥＱＲ）が”Ｈ”、左のＢＬ選択線（ＢＬＩＬ）が”Ｈ”となって、ビット線対（ＢＬ，／ＢＬ）がＶＢＬレベルにイコライズされることで、次のアクセスに備えている。

上記では、各線に供給される信号を論理的に”Ｈ”及び”Ｌ”と記載してきたが、実際のＤＲＡＭ等の駆動では電圧によって当該信号の論理状態を表現している。そのため、実際のＤＲＡＭ等の駆動では、信号の電圧を考える必要がある。例えば、図１に示したように、ＤＲＡＭではメモリアレイの面積を削減するために、通常ＮＭＯＳのみで構成されている。そのため、ワード線（ＷＬＬ０，１・・・、ＷＬＲ０，１・・・）に供給される信号の電圧やＢＬ選択線（ＢＬＩＲ，ＢＬＩＬ）に供給される信号の電圧は、センスアンプ１の読み出し電圧Ｖｄｄｓよりも高くする必要がある。具体的に、メモリセル２から安定して読み出しや書き戻しを行うためには、電圧ＶｄｄｓにＮＭＯＳの閾値電圧Ｖｔｈを加えた電圧が必要となる。

このワード線（ＷＬＬ０，１・・・、ＷＬＲ０，１・・・）やＢＬ選択線（ＢＬＩＲ，ＢＬＩＬ）に用いる電圧レベルには、背景技術でも説明したように昇圧ポンプ回路により昇圧された電圧Ｖｐｐレベルを用いる。また、更なる低消費電力化要求や微細加工によるトランジスタの信頼性確保のために、低電圧化がさらに進みＢＬイコライザ信号線（ＢＬＥＱＲ，ＢＬＥＱＬ）に供給される信号の電圧も昇圧しなければ十分にＶＢＬレベル（通常、１／２Ｖｄｄｓ）にビット線対（ＢＬ，／ＢＬ）をイコライズできなくなる。

次に、電圧Ｖｐｐレベルを用いる信号線をドライブするための信号線ドライバ回路につて説明する。まず、図２に、本実施の形態に係る信号線ドライバ回路の回路図を示す。図２では、電圧Ｖｄｄレベルの制御信号／ＳＩＧＦ１が電圧Ｖｄｄで駆動されたインバータ１０ａで反転されレベルシフタ２０ａに供給される。同様に、制御信号／ＳＩＧＦ２が電圧Ｖｄｄで駆動されたインバータ１０ｂで反転されレベルシフタ２０ｂに供給される。

レベルシフタ２０ａは、インバータ１０ｂの出力をゲート端子に入力するＮＭＯＳ２１ａと、インバータ１０ａの出力を再度反転する電圧Ｖｄｄで駆動されたインバータ２２ａと、インバータ２２ａの出力をゲート端子に入力するＮＭＯＳ２３ａと、ＮＭＯＳ２１ａのドレイン端子同士を接続するＰＭＯＳ２４ａと、ＮＭＯＳ２３ａのドレイン端子同士を接続するＰＭＯＳ２５ａとを備えている。

そして、ＮＭＯＳ２１ａ及びＮＭＯＳ２３ａのソース端子は接地され、ＰＭＯＳ２４ａ及びＰＭＯＳ２５ａのソース端子は電圧Ｖｐｐの電源に接続されている。さらに、ＰＭＯＳ２４ａのゲート端子はＮＭＯＳ２３ａのドレイン端子に接続され、ＰＭＯＳ２５ａのゲート端子はＮＭＯＳ２１ａのドレイン端子に接続されている。上記のような構成により、レベルシフタ２０ａは、電圧Ｖｄｄレベルの制御信号／ＳＩＧＦ１を電圧Ｖｐｐレベルに昇圧している。同様に、レベルシフタ２０ｂは、ＮＭＯＳ２１ｂ，２３ｂ、インバータ２２ｂ及びＰＭＯＳ２４ｂ，２５ｂを備えている。

レベルシフタ２０ａ，２０ｂからの出力は、２段昇圧制御ロジック３０に入力される。２段昇圧制御ロジック３０は、一方の入力にレベルシフタ２０ａの出力、他方の入力にレベルシフタ２０ｂの出力が接続されたＮＡＮＤゲート３１と、一方の入力にレベルシフタ２０ａの出力、他方の入力にＮＡＮＤゲート３１の出力が接続されたＮＡＮＤゲート３２と、レベルシフタ２０ａの出力を反転するインバータ３３とを備えている。なお、ＮＡＮＤゲート３１，３２及びインバータ３３は、電圧Ｖｐｐレベルの電源で駆動している。

そして、２段昇圧制御ロジック３０の出力は、昇圧電源ドライバ４０に入力される。昇圧電源ドライバ４０は、ＮＡＮＤゲート３１の出力（Ｎｏｄｅ Ａ）をゲート端子に入力するＰＭＯＳ４１と、ＮＡＮＤゲート３２の出力（Ｎｏｄｅ Ｂ）をゲート端子に入力するＰＭＯＳ４２と、インバータ３３の出力（Ｎｏｄｅ Ｃ）をゲート端子に入力するＮＭＯＳ４３とを備える。なお、ＰＭＯＳ４１のソース端子は電圧Ｖｐｐレベルの電源に接続され、ＰＭＯＳ４２のソース端子は電圧Ｖｄｄレベルの電源に接続されている。また、ＮＭＯＳ４３のソース端子は、接地されている。なお、２段昇圧制御ロジック３０と昇圧電源ドライバ４０とが、２段昇圧制御手段に該当する。

図３に、本実施の形態に係る信号線ドライバ回路のタイミングチャートを示す。以下、図３に基づいて、図２に示す信号線ドライバ回路についての動作を説明する。まず、信号線ドライバ回路の出力信号ＳＩＧを立ち下げる時は、制御信号／ＳＩＧＦ１を”Ｈ”にする。これにより、図２に示すＮｏｄｅ Ａ〜Ｎｏｄｅ Ｃは全て”Ｈ”となる。なお、Ｎｏｄｅ Ａ〜Ｎｏｄｅ Ｃの電圧レベルは、電圧Ｖｐｐレベルである。Ｎｏｄｅ Ａ〜Ｎｏｄｅ Ｃの全て”Ｈ”となることで、ＰＭＯＳ４１とＰＭＯＳ４２とがＯＦＦ状態、ＮＭＯＳ４３がＯＮ状態となる。そのため、出力信号ＳＩＧがＮＭＯＳ４３を通してＧＮＤレベルへと変化する。

図３でも分かるように、制御信号／ＳＩＧＦ１がＧＮＤレベルからＶｄｄレベルに変化した場合（”Ｌ”から”Ｈ”）、Ｎｏｄｅ Ａ〜Ｎｏｄｅ Ｃの全てもＧＮＤレベルからＶｐｐレベルに変化する（”Ｌ”から”Ｈ”）。これに伴い、出力信号ＳＩＧは、ＶｐｐレベルからＧＮＤレベルに変化する。なお、上記の動作時には制御信号／ＳＩＧＦ２は依存しないが、本実施の形態においては昇圧時の駆動を考慮して制御信号／ＳＩＧＦ２は、制御信号／ＳＩＧＦ１と同時に”Ｈ”とする。

次に、信号線ドライバ回路の出力信号ＳＩＧの立ち上げ時について説明する。出力信号ＳＩＧの立ち上げる場合、まず、制御信号／ＳＩＧＦ２を”Ｈ”に保ったまま制御信号／ＳＩＧＦ１のみを”Ｌ”にする。この場合、Ｎｏｄｅ Ａは”Ｈ”のままであるが、Ｎｏｄｅ Ｂ及びＮｏｄｅ Ｃは、”Ｌ”となる。図３では、制御信号／ＳＩＧＦ１がＶｄｄレベルからＧＮＤレベルに変化した場合（”Ｈ”から”Ｌ”）、Ｎｏｄｅ Ｂ及びＮｏｄｅ ＣがＶｐｐレベルからＧＮＤレベルに変化する（”Ｈ”から”Ｌ”）。これに伴い、ＰＭＯＳ４２とがＯＮ状態、ＮＭＯＳ４３がＯＦＦ状態となり、出力信号ＳＩＧがＧＮＤレベルからＶｄｄレベルに引き上げられる。

次に、出力信号ＳＩＧが完全にＶｄｄレベルまで引き上げられるのを待って、制御信号／ＳＩＧＦ２を”Ｌ”にする。この場合、Ｎｏｄｅ Ａが”Ｌ”となるが、Ｎｏｄｅ Ｂは再び”Ｈ”となる。また、Ｎｏｄｅ Ｃは、”Ｌ”のままである。図３では、制御信号／ＳＩＧＦ２がＶｄｄレベルからＧＮＤレベルに変化した場合（”Ｈ”から”Ｌ”）、Ｎｏｄｅ ＡがＶｐｐレベルからＧＮＤレベルに変化し（”Ｈ”から”Ｌ”）、Ｎｏｄｅ ＢがＧＮＤレベルからＶｐｐレベルに変化する（”Ｌ”から”Ｈ”）。これに伴い、ＰＭＯＳ４１とがＯＮ状態、ＰＭＯＳ４２がＯＦＦ状態となり、出力信号ＳＩＧがＧＮＤレベルからＶｐｐレベルに引き上げられる。つまり、本実施の形態に係る信号線ドライバ回路は、出力信号ＳＩＧの立ち上げ時に、ＧＮＤレベルからＶｄｄレベルに一旦引き上げた後、さらにＶｐｐレベルに引き上げる２段階昇圧を行う。

ここで、Ｖｐｐレベルの電圧は、外部の電源電圧であるＶｄｄレベルの電圧を昇圧ポンプ回路で昇圧することにより作られる電圧である。例えば、ＶｐｐレベルがＶｄｄレベルの２倍である場合、２倍型の昇圧ポンプ回路を用いて昇圧することになるが、この際の電流効率は３５〜４０％程度となる。また、外部の電源電圧をより低電圧化させると、ＶｐｐレベルがＶｄｄレベルの３倍になることも考えられ、この場合３倍型の昇圧ポンプ回路を用いて昇圧することになる。この際の電流効率は２０〜２５％程度となる。

なお、外部の電源電圧であるＶｄｄレベルの電圧は、信号線ドライバ回路に直接供給されるため、電流効率はほぼ１００％である。外部の電源電圧の電圧レベルがＶｄｄレベルの電圧より高い場合は、ダウンコンバータ回路より降圧する必要があるが、ダウンコンバータ回路が消費する電流は全体の消費電流からすると小さいため、この場合においても電流効率はほぼ１００％である。

本実施の形態に係る信号線ドライバ回路、電流効率がほぼ１００％のＶｄｄレベルと電流効率が３５〜４０％程度のＶｐｐレベルの２段階昇圧を行うことにより、Ｖｐｐレベルへの１段階昇圧を行う信号線ドライバ回路に比べてトータルの消費電流を低減することができる。

次に、実際にどの程度消費電流を低減できるかを概算する。まず、出力信号ＳＩＧに付随するゲート容量や寄生容量などの全容量をＣ、Ｖｄｄレベルの電流効率をαｄ、Ｖｐｐレベルの電流効率をαｐ、出力信号ＳＩＧに必要な全電荷量をＱとする。なお、１段階昇圧を行う信号線ドライバ回路の全電荷量をＱａ、２段階昇圧を行う信号線ドライバ回路をＱｂとする。

全電荷量をＱａ及び全電荷量をＱｂは、以下の式により求めることができる。

Ｑａ＝（１／αｐ）ＣＶｐｐ ・・・（１）
Ｑｂ＝（１／αｄ）ＣＶｄｄ＋（１／αｐ）Ｃ（Ｖｐｐ−Ｖｄｄ） ・・・（２）
（１）式と（２）式を用いて、１段階昇圧を行う信号線ドライバ回路の全電荷量をＱａに対する２段階昇圧を行う信号線ドライバ回路をＱｂの低減率を求めると以下の式となる。

低減率＝（Ｑａ−Ｑｂ）／Ｑａ＝［（αｄ−αｐ）Ｖｄｄ］／（αｄＶｐｐ）
上記の低減率を求める式に、例えばＶｄｄ＝１．８Ｖ、Ｖｐｐ＝３．２Ｖ、αｄ＝１、αｐ＝０．２５の数値を代入して計算すると、低減率は４２．２％と求まる。つまり、本実施の形態に係る信号線ドライバ回路は、１段階昇圧を行う信号線ドライバ回路に比べ４２．２％、つまり４０〜５０％程度の消費電流を低減する効果がある。

以上のように、本実施の形態に係る信号線ドライバ回路では、電流効率の高いＶｄｄレベルに一旦昇圧した後に、電流効率の低いＶｐｐレベルに昇圧する２段昇圧を行うので、信号の消費電流量の増加を抑えて消費電力を低減することができる。

（実施の形態２）
実施の形態１で説明した２段階昇圧を行う信号線ドライバ回路は、出力信号ＳＩＧの立ち上げ時、Ｖｄｄレベルの電圧に引き上がるのを待ってＶｐｐレベルの電圧に引き上げる。そのため、１段階昇圧を行う信号線ドライバ回路ので出力信号ＳＩＧの立ち上がり時間に比べ、２段階昇圧を行う信号線ドライバ回路ので出力信号ＳＩＧの立ち上がり時間は長くなる問題がある。つまり、高速動作が要求される場面において、２段階昇圧を行う信号線ドライバ回路を用いると、出力信号ＳＩＧの立ち上がり時間は長くなり、設計上必要とされる動作の高速性を得られない可能性がある。

そこで、本実施の形態に係る信号線ドライバ回路では、高速動作が要求される時には１段階昇圧を行い、高速動作が要求されない時は、消費電流を低減するために２段階昇圧を行う。これにより、本実施の形態に係る信号線ドライバ回路は、高速動作と消費電流の低減とを両立することができる。

具体的には、本実施の形態では、切換手段である制御ロジックを実施の形態１に係る信号線ドライバ回路に追加している。図４に、本実施の形態に係る制御ロジックの回路図を示す。図４に示す制御ロジックでは、インバータ５１〜５３を介して入力信号／ＳＩＧＦＦを制御信号／ＳＩＧＦ１として出力する配線部と、所定の時間遅延させるインバータ群５４を介して入力信号／ＳＩＧＦＦを制御信号／ＳＩＧＦ２として出力する配線部とを備えている。

なお、制御信号／ＳＩＧＦ２は、立ち上がり時には制御信号／ＳＩＧＦ１と同じタイミングであるが、立ち下がり時には制御信号／ＳＩＧＦ１より所定の時間遅延させている。そのため、図４に示す制御ロジックでは、ＮＡＮＤゲート５６を設け、一方に入力信号／ＳＩＧＦＦを入力し、他方に所定の時間遅延させた入力信号／ＳＩＧＦＦを入力している。図５に示すタイミングチャートでは、入力信号／ＳＩＧＦＦの立ち下がり時に、制御信号／ＳＩＧＦ１及び制御信号／ＳＩＧＦ２がほぼ同時に立ち上がっているが、入力信号／ＳＩＧＦＦの立ち上がり時には、制御信号／ＳＩＧＦ２が制御信号／ＳＩＧＦ１に遅れて立ち下がっている様子が示されている。

さらに、図４に示す制御ロジックでは、１段階昇圧と２段階昇圧を切り換えるためのＮＡＮＤゲート５７を設けている。ＮＡＮＤゲート５７の一方の入力にはＮＡＮＤゲート５６の出力が、他方の入力にはＳＥＬＦＲＥＦ信号を入力している。そして、ＮＡＮＤゲート５７に出力は、インバータ５８を介して制御信号／ＳＩＧＦ２として出力される。なお図４に示す制御信号のインバータ５１，５２は、ＮＡＮＤゲート５６，５７を通過する制御信号／ＳＩＧＦ２と御信号／ＳＩＧＦ１とのタイミングに合わせるために設けられている。

次に、図５及び図６のタイミングチャートを用いて、本実施の形態に係る信号線ドライバ回路の動作を説明する。なお、図５に示すタイミングチャートは、ＳＥＬＦＲＥＦ信号が”Ｈ”の場合、図６に示すタイミングチャートは、ＳＥＬＦＲＥＦ信号が”Ｌ”の場合をそれぞれ示している。

まず、ＳＥＬＦＲＥＦ信号が”Ｈ”の場合について説明する。入力信号／ＳＩＧＦＦが”Ｌ”から”Ｈ”に変化する時（立ち上がり時）、制御信号／ＳＩＧＦ１はインバータ５１〜５３により”Ｈ”から”Ｌ”に変化する。一方、入力信号／ＳＩＧＦＦの立ち上がり時、ＮＡＮＤゲート５６の出力は”Ｈ”となりＮＡＮＤゲート５７の出力は”Ｌ”となるので、制御信号／ＳＩＧＦ２は”Ｈ”のままである。そして、入力信号／ＳＩＧＦＦの立ち上がり時から所定の遅延時間を経過した後に、ＮＡＮＤゲート５６の出力が”Ｌ”となりＮＡＮＤゲート５７の出力は”Ｈ”となるので、制御信号／ＳＩＧＦ２は”Ｌ”となる。なお、所定の遅延時間は、インバータ群５４の段数により調整することが可能である。

上記のように、制御信号／ＳＩＧＦ２の立ち下がり信号を、制御信号／ＳＩＧＦ１の立ち下がり信号に対して所定の時間遅延させることにより、実施の形態１で説明した２段昇圧を行うことができる。本実施の形態での２段昇圧の駆動は、実施の形態１での駆動と同じであるので詳細な説明は省略する。

次に、ＳＥＬＦＲＥＦ信号が”Ｌ”の場合について説明する。ＳＥＬＦＲＥＦ信号が”Ｌ”の場合、ＮＡＮＤゲート５６の出力に関係なくＮＡＮＤゲート５７の出力は常に”Ｈ”となるので、図６に示すように制御信号／ＳＩＧＦ２は常に”Ｌ”となる。制御信号／ＳＩＧＦ２が常に”Ｌ”の場合、図１に示す信号線ドライバ回路では、図６に示すようにＮｏｄｅ Ｂが常に”Ｈ”となる。そのため、出力信号ＳＩＧは、一旦Ｖｄｄレベルに電圧を引き上げられることなく、Ｖｐｐレベルの電圧まで引き上げられる。つまり、本実施の形態に係る信号線ドライバ回路は、ＳＥＬＦＲＥＦ信号が”Ｈ”の場合に２段昇圧を行い消費電流を低減し、ＳＥＬＦＲＥＦ信号が”Ｌ”の場合に１段昇圧を行い駆動の高速性を確保している。

例えばＳＤＲＡＭの場合、通常動作時においては高速性が要求されるが、セルフリフレッシュモード時においては高速性が特に必要ではない。そこで、ＳＤＲＡＭに本実施の形態に係る信号線ドライバ回路を適用すると、通常動作時においてＳＥＬＦＲＥＦ信号を”Ｌ”とすることで高速動作させ、セルフリフレッシュモード時においてＳＥＬＦＲＥＦ信号を”Ｈ”とすることで消費電流の低減が可能となる。

以上のように、本実施の形態に係る信号線ドライバ回路は、２段昇圧と１段昇圧とを切り換えること可能であるので、高速動作が要求される場合とされない場合とを切り換えることができ、駆動の高速性と消費電流の低減との要求を両立させることができる。

（実施の形態３）
通常のＤＲＡＭ等ではデータを読み出す際に、読み出すブロックを選択している。図１に示したメモリアレイの例において、読み出すブロックとは右側のメモリセル２ａや左側のメモリセル２ｂのことである。そして、選択されたブロックに設けられたＢＬ選択線（ＢＬＩＲ，ＢＬＩＬ）やＢＬイコライザ信号線（ＢＬＥＱＲ，ＢＬＥＱＬ）などの信号線のみが動作する構成となっている。そのため、選択されたブロックに接続された信号線ドライバ回路のみが動作するように構成する必要があり、具体的には、駆動するブロックを選択する信号（ブロック選択信号ＢＳ）に基づいて信号線ドライバ回路の動作・非動作を制御することになる。

しかし、実際に入力されるブロック選択信号ＢＳは、アドレス信号からデコードされた信号であり、デコード回路のタイミングで制御される。そのため、単純にブロック選択信号ＢＳを信号線ドライバ回路に入力した場合、図２で示した制御信号／ＳＩＧＦ１や制御信号／ＳＩＧＦ２とブロック選択信号ＢＳとのタイミングが合わず、信号線ドライバ回路が所望の動作を行うことができない可能性がある。

そこで、本実施の形態に係る信号線ドライバ回路では、ブロック選択信号ＢＳの保持手段であるブロック選択保持回路７０を設けることで、制御信号／ＳＩＧＦ１や制御信号／ＳＩＧＦ２とブロック選択信号ＢＳとのミスマッチを解消している。図７に、本実施の形態に係る信号線ドライバ回路の回路図を示し、図８に、本実施の形態に係る信号線ドライバ回路のタイミングチャートを示す。なお、図８に示すタイミングチャートは、ブロック選択信号ＢＳが”Ｈ”（つまり、ブロック選択時）の際に、出力信号ＳＩＧが”Ｌ”となる例を示しており、例えば図１に示すＤＲＡＭでは、ＢＬイコライザ信号線（ＢＬＥＱＲ，ＢＬＥＱＬ）の信号に該当する。

図７に示すブロック選択保持回路７０は、ブロック選択信号ＢＳを保持するラッチ回路７１と、制御信号／ＳＩＧＦ２が”Ｌ”のとき、ラッチ回路７１にブロック選択信号ＢＳを保持させるためのインバータ７２と、ブロック選択信号ＢＳと保持したブロック選択信号ＢＳ＿ＨＯＬＤとの比較を行うＯＲゲート７３，７４を備えている。そして、図７では、制御信号／ＳＩＧＦ２の入力とＯＲゲート７３の出力とがＮＡＮＤゲート７５を介してレベルシフタ２０ｂに入力され、制御信号／ＳＩＧＦ１の入力とＯＲゲート７４の出力とがＮＡＮＤゲート７６を介してレベルシフタ２０ａに入力される。なお、図７において、図２と同じ構成の部分については同一の符号を付し、詳細な説明は省略する。

図８のタイミングチャートに基づいて、本実施の形態に係る信号線ドライバ回路の動作を説明する。まず、制御信号／ＳＩＧＦ１及び制御信号／ＳＩＧＦ２が”Ｌ”（ＧＮＤレベル）のときに、まずブロック選択信号ＢＳが”Ｌ”から”Ｈ”（Ｖｄｄレベル）に変化する。次に、制御信号／ＳＩＧＦ１及び制御信号／ＳＩＧＦ２が”Ｈ”に変化する。制御信号／ＳＩＧＦ２が”Ｌ”のとき、ラッチ回路７１はブロック選択信号ＢＳを保持できるため、制御信号／ＳＩＧＦ２が”Ｌ”から”Ｈ”に変化する際の、ブロック選択信号ＢＳの状態である”Ｈ”が最終的にラッチ回路７１に保持される（保持したブロック選択信号ＢＳ＿ＨＯＬＤ）。なお、制御信号／ＳＩＧＦ１及び制御信号／ＳＩＧＦ２が”Ｈ”に変化する際のＮｏｄｅ Ａ〜Ｎｏｄｅ Ｃ及び出力信号ＳＩＧは、図３に示す場合と同じであるので詳細な説明は省略する。

次に、制御信号／ＳＩＧＦ１が”Ｈ”から”Ｌ”に変化すると、本来ブロックを選択する必要がなくなるので、ブロック選択信号ＢＳも”Ｈ”から”Ｌ”に変化することになる。しかし、本実施の形態のように２段昇圧を行う場合、制御信号／ＳＩＧＦ２が”Ｈ”から”Ｌ”に変化するまでブロック選択信号ＢＳを”Ｈ”の状態で保持しなければならない。

そこで、本実施の形態では、保持したブロック選択信号ＢＳ＿ＨＯＬＤが、制御信号／ＳＩＧＦ２が”Ｈ”から”Ｌ”に変化するまでの間、”Ｈ”の状態を保っている。これにより、本実施の形態に係る信号線ドライバ回路は、ブロック選択信号ＢＳと制御信号／ＳＩＧＦ２との間に何らのタイミング調整を行うことなく、図３に示したタイミングチャートと同様の２段昇圧を行うことができる。

なお、本実施の形態では、図８に示すようにブロック選択信号ＢＳの立ち上がり（”Ｌ”から”Ｈ”）が、制御信号／ＳＩＧＦ２の立ち上がりよりも速くなっているが、通常のＤＲＡＭにおいてもブロック選択信号ＢＳは、選択するブロックの活性化を行う上で最初に立ち上がる信号である。さらに、ブロック選択信号ＢＳを保持するためのマージンを確保するために、あえて制御信号／ＳＩＧＦ２の立ち上がりを遅くすることは回路上容易に行うことができる。

本発明の実施の形態１に係るメモリアレイの回路図である。 本発明の実施の形態１に係る信号線ドライバ回路の回路図である。 本発明の実施の形態１に係る信号線ドライバ回路のタイミングチャートである。 本発明の実施の形態２に係る制御ロジックの回路図である。 本発明の実施の形態２に係る信号線ドライバ回路のタイミングチャートである。 本発明の実施の形態２に係る信号線ドライバ回路のタイミングチャートである。 本発明の実施の形態３に係る信号線ドライバ回路の回路図である。 本発明の実施の形態３に係る信号線ドライバ回路のタイミングチャートである。

符号の説明

１ センスアンプ、２ メモリセル、１０，２２，３３，５１，５２．５３，５８，７２ インバータ、５４ インバータ群、２０ レベルシフタ、２１，２３，４３ ＮＭＯＳ、２２，２４，４１，４３ ＰＭＯＳ、３０ ２段昇圧制御ロジック、３１，３２，５６，５７，７５，７６ ＮＡＮＤゲート、４０ 昇圧電源ドライバ、７０ ブロック選択保持回路、７１ ラッチ回路
７３，７４ ＯＲゲート。

Claims (6)

1. 第１電圧と、前記第１電圧を昇圧することで得られる第２電圧とを用いて駆動され信号線に供給するための出力信号を生成する信号線ドライバ回路であって、
   前記出力信号を前記第１電圧に昇圧した後に前記第２電圧に昇圧する２段昇圧を行い、立ち上がり時の前記出力信号を生成する２段昇圧制御手段を備えることを特徴とする信号線ドライバ回路。
2. 請求項１に記載の信号線ドライバ回路であって、
   前記出力信号を前記第２電圧に昇圧する１段昇圧と、前記２段昇圧制御手段を用いて行う２段昇圧とを切り換える切換手段をさらに備えたことを特徴とする信号線ドライバ回路。
3. 請求項１又は請求項２に記載の信号線ドライバ回路であって、
   前記２段昇圧制御手段が前記２段昇圧を行っている期間、駆動するブロックを選択するブロック選択信号を保持する保持手段をさらに備えたことを特徴とする信号線ドライバ回路。
4. 請求項１に記載の信号線ドライバ回路であって、
   前記２段昇圧制御手段は、
   第１信号が入力される反転論理回路と、
   前記第１信号と、前記第１信号より立ち下がり遅い第２信号とが入力される第１ＮＡＮＤ論理回路と、
   前記第１信号と、前記第１ＮＡＮＤ論理回路の出力とが入力される第２ＮＡＮＤ論理回路と、
   前記第１ＮＡＮＤ論理回路の出力がゲート端子に入力され、前記第２電圧がソース端子に接続され、出力端子がドレイン端子に接続された第１トランジスタと、
   前記第２ＮＡＮＤ論理回路の出力がゲート端子に入力され、前記第１電圧がソース端子に接続され、出力端子がドレイン端子に接続された第２トランジスタと、
   前記反転論理回路の出力がゲート端子に入力され、ソース端子が接地され、ドレイン端子が出力端子に接続された第３トランジスタとを備えていることを特徴とする信号線ドライバ回路。
5. 請求項４に記載の信号線ドライバ回路であって、
   前記出力信号を前記第２電圧に昇圧する１段昇圧と、前記２段昇圧制御手段を用いて行う２段昇圧とを切り換える切換手段をさらに備え、
   前記切換手段は、
   入力信号を前記第１信号として前記２段昇圧制御手段に入力する手段と、
   前記入力信号と、前記入力信号を遅延させた信号とが入力される第３ＮＡＮＤ論理回路と、前記第３ＮＡＮＤ論理回路の出力と、前記２段昇圧制御手段が１段昇圧を行うか２段昇圧を行うかを制御する制御信号とが入力される第４ＮＡＮＤ論理回路とを有し、前記第４ＮＡＮＤ論理回路の出力を前記第２信号として前記２段昇圧制御手段に入力する手段とを備える切換手段を、さらに備えていることを特徴とする信号線ドライバ回路。
6. 請求項４又は請求項５に記載の信号線ドライバ回路であって、
   駆動するブロックを選択するブロック選択信号を保持するラッチ回路と、前記第２信号が立ち下がるまで間、前記ラッチ回路に選択状態の前記ブロック選択信号を保持させる手段とを備える保持手段を、さらに備えていることを特徴とする信号線ドライバ回路。
   

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