KR100299003B1 - 외부 마스킹 신호에 응답하여 데이타 포트가 고-임피던스 상태가 되게 하는 반도체 동기 메모리 장치 및 이를 제어하기 위한 방법 - Google Patents

외부 마스킹 신호에 응답하여 데이타 포트가 고-임피던스 상태가 되게 하는 반도체 동기 메모리 장치 및 이를 제어하기 위한 방법 Download PDF

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Abstract

동기 다이내믹 랜덤 액세스 메모리 장치는 외부 명령(CSB/RASB/CASE/WE)에 응답하여, 메모리 셀 어레이(31) 내로 데이타 비트를 기록하고 그리고 메모리 셀 어레이(31)로부터 데이타 비트를 판독하며, 외부 전원이 전원(44)에 외부 전원 전압(PW)을 제공하기 시작할 때, 내부 전원 전압은 일정한 레벨로 상승하기 시작하고, 마스킹 신호 발생기(46a)는 외부 마스킹 신호(DQM)에 응답하여 내부 마스킹 신호(OEMSK)를 생성하여 데이타 포트(48)가 높은 임피던스 상태로 들어가도록 함으로써, 외부 장치(51)가 불확실한 데이타 신호를 출력하는 것을 방지한다.

Description

외부 마스킹 신호에 응답하여 데이타 포트가 고-임피던스 상태가 되게 하는 반도체 동기 메모리 장치 및 이를 제어하기 위한 방법{SEMICONDUCTOR SYNCHRONOUS MEMORY DEVICE RESPONSIVE TO EXTERNAL MASKING SIGNAL FOR FORCING DATA PORT TO ENTER INTO HIGH-IMPEDANCE STATE AND METHOD FOR CONTROLLING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 동기 메모리 장치 및 반도체 동기 메모리 장치를 제어하기 위한 방법에 관한 것이다.
사용자들은 반도체 다이내믹 랜덤 액세스 메모리 장치들의 속도를 높히도록 반도체 장치 제조자들에게 요구해왔다. 사용자의 요구를 만족시킬 수 있는 접근들 중 하나는 외부 클럭 신호로 입력/출력 데이타 버퍼와 메모리 셀 사이에서 데이타 전송을 동기하는 것이다. 이러한 기술은 반도체 다이내믹 랜덤 액세스 메모리 장치에 응용되고, 반도체 다이내믹 랜덤 액세스 메모리 장치는 '동기 다이내믹 랜덤 액세스 메모리 장치'로 불려진다.
도 1은 동기 다이내믹 랜덤 액세스 메모리 장치의 전형적인 예를 도시한다. 종래 기술의 동기 다이내믹 랜덤 액세스 메모리 장치는 메모리 셀 어레이(1)를 포함한다. 도 1에 도시되진 않았지만, 다수의 다이내믹 랜덤 액세스 메모리 셀, 워드 라인 및 비트 라인쌍은 메모리 셀 어레이(1)에 합체되고 워드 라인 및 비트 라인 쌍은 다수의 메모리 셀에 선택적으로 접속된다. 데이타 비트는 전기 전하의 형태로 메모리 셀에 각각 저장되고, 워드 라인은 메모리 셀을 비트 라인쌍에 선택적으로 접속한다. 데이타 비트는 비트 라인쌍 위에 전위차를 발생한다.
또한, 종래 기술의 동기 다이내믹 랜덤 액세스 메모리 장치는 열 어드레스 버퍼(2), 열 어드레스 디코더(3), 센스 증폭기(4), 행 어드레스 버퍼(5), 행 어드레스 디코더(6), 행 선택기(7) 및 데이타 라인(8)을 포함한다. 리프레쉬 카운터는 열 어드레스 버퍼(2)에 합체되고, 버스트 카운터는 행 어드레스 버퍼(5)의 한 부분을 형성한다.
외부 열 어드레스 신호는 열 어드레스 버퍼(2)에 공급되고, 열 어드레스 버퍼(2)는 열 어드레스 프리디코드된(predecoded) 신호를 열 어드레스 디코더(3)에 공급한다. 열 어드레스 디코더(3)는 워드 라인을 활성 레벨로 선택적으로 변경하기 위하여 열 어드레스 프리디코드된 신호에 반응한다. 따라서, 메모리 셀은 비트 라인쌍에 선택적으로 접속되고, 그리고 각각 비트 라인쌍 위에 전위차를 발생한다. 전위차는 센스 증폭기(4)에 의해 증가되고, 행 선택기(7)에 도달한다.
행 어드레스 버퍼(5)에 외부 행 어드레스 신호를 공급하고, 행 어드레스 버퍼(5)는 행 어드레스 디코더(6)에 행 어드레스 프리디코드된 신호를 공급한다. 행 어드레스 디코더(6)는 행 선택기(7)가 비트 라인쌍을 데이타 라인(8)에 선택적으로 접속하기 위하여 행 어드레스 프리디코드된 신호에 응답한다.
또한, 종래 기술의 동기 다이내믹 랜덤 액세스 메모리 장치는 데이타 제어기(9), 래치 회로(10) 및 데이타 버퍼(11)를 포함한다. 종래 기술의 동기 다이내믹 랜덤 액세스 메모리 장치는 다수의 데이타 전송 모드를 갖고, 데이타 제어기(9)는 선택된 데이타 전송 모드에 따라 상이한 방법으로 데이타 라인과 래치 회로(10) 사이에 데이타 비트를 전송한다. 데이타 비트는 래치 회로(10)와 데이타 버퍼(11) 사이에 연속적으로 전송된다. 데이타 버퍼(11)는 판독 데이타 비트로부터 출력 데이타 신호(Dout)를 발생하고, 전위는 입력 데이타 신호(Din)와 상이하다.
또한, 종래 기술의 동기 다이내믹 랜덤 액세스 메모리 장치는 클럭 발생기(12), 커맨드 디코더(13), 모드 레지스터(14), 제어 신호 발생기(15), 프리챠지 회로(16) 및 전원(17)을 포함한다. 프리챠지 회로(16)는 각 쌍의 비트 라인에 접속되고, 프리챠지 레벨에서 비트 라인을 밸런스한다. 전원(17)에 외부 전원 전압(PW)을 공급하고, 외부 전원 전압(PW)으로부터 내부 전원 전압을 생성한다. 전원(17)은 전원선(Vdd)를 통해 메모리 셀 어레이(1) 및 다른 부속 회로(2)에 내부 전원 전압을 분배한다. 또한, 전원(17)은 파워-온 신호(PON)를 발생한다. 외부 전원선이 종래 기술의 동기 다이내믹 랜덤 액세스 메모리 장치에 외부 전원 전압(PW)을 공급하기 시작할 때, 내부 전원 전압은 점차적으로 상승하고, 소정의 레벨에 도달한다. 전원(17)은 소정의 레벨로 파워-온 신호(PON)를 생성하고, 데이타 버퍼(11)에 파워-온 신호(PON)를 공급한다.
클럭 발생기(12)에 외부 클럭 신호(CLK) 및 클럭 인에이블 신호(CKE)를 공급하고, 클럭 발생기(12)는 ICLKOE 및 ICLK와 같은 내부 클럭 신호를 발생한다. 데이타 버퍼(11)에 내부 클럭 신호(ICLKOE)를 공급하고, 데이타 버퍼(11)에 데이타 출력 타이밍이 주어진다. 래치 회로(10), 커맨드 디코더(13) 및 제어 신호 발생기(15)에 내부 클럭 신호(ICLK)를 공급한다. 내부 클럭 신호(ICLK)는 데이타 회로(10)에 래치 타이밍을 주고, 커맨드 디코더(13)에 커맨드를 디코드하기 위한 타이밍을 주고 그리고 제어 신호 발생기(15)에 내부 제어 신호를 연속적으로 발생하기 위한 타이밍을 준다.
외부 제어 신호(CSB, RASB, CASB 및 WE)는 종래 기술의 동기 다이내믹 랜덤 액세스 메모리 장치에서 커맨드를 나타낸다. 전위 레벨의 조합은 상이한 커맨드들, 예를 들어 행 어드레스를 제어하기 위한 커맨드, 열 어드레스를 제어하기 위한 커맨드, 데이타 기록용 커맨드, 데이타 판독용 커맨드 및 데이타 전송 모드를 지정하기 위한 커맨드를 나타낸다. 커맨드 디코더(13)에 외부 제어 신호들(CSB, RASB, CASB 및 WE)를 공급하고, 커맨드 디코더(13)는 내부 클럭 신호(ICLK)의 펄스 상승시 디코드된 신호를 발생하기 위하여 커맨드를 삽입한다. 커맨드가 데이타 전송 모드를 나타낸다면, 모드 레지스터(14)에 디코드된 신호를 공급하고, 거기에 저장한다. 데이타 전송 모드를 나타내는 디코드된 신호는 제어 신호 발생기(15)에 공급된다. 커맨드 디코더(13)는 다른 동작을 나타내는 커맨드에서 디코드된 신호를 생성하고, 제어 신호 발생기(15)에 디코드된 신호를 공급한다.
제어 신호 발생기(15)는 내부 제어 신호를 연속적으로 발생하기 위하여 커맨드 디코더(13) 및 모드 레지스터(14)로부터 공급된 디코드된 신호에 응답한다. 열 어드레스 버퍼(2), 열 어드레스 디코더(3), 센스 증폭기(4), 행 어드레스 버퍼(5), 데이타 제어기(9), 래치 회로(10), 프리챠지 회로(6) 및 데이타 버퍼(11)에 내부 제어 신호를 공급한다. 내부 제어 신호들 중의 하나는 '출력 인에이블 신호(OE)'로서 불려지고, 데이타 버퍼(11)에 공급된다. 내부 제어 신호는 메모리 셀 어레이(1) 내로 데이타 비트를 기록하고 메모리 셀 어레이(1)로부터 데이타 비트를 판독하기 위하여 이들 회로들을 연속적으로 기동한다.
예로서, 외부 제어 신호들(CSB/RASB/CASB/WE)은 기동용 커맨드를 나타내는 것으로 가정한다. 먼저, 제어 신호 발생기(15)는 열 어드레스 버퍼(2)에 내부 제어 신호를 공급하고, 열 어드레스 버퍼(2)에 외부 열 어드레스 신호를 저장한다. 열 어드레스 버퍼(2)는 열 어드레스 프리디코드된 신호를 발생하고, 그것들을 열 어드레스 디코더(3)에 공급한다.
계속해서, 열 어드레스 디코더(3)가 열 어드레스 신호에 의해 지정된 워드 라인을 구동하기 위하여 열 어드레스 프리디코드된 신호들을 디코드하기 위하여 제어 신호 발생기(15)는 열 어드레스 디코더(3)에 내부 제어 신호를 공급한다. 선택된 워드 라인에 접속된 메모리 셀들은 연관된 비트 라인쌍 위에 데이타 비트를 놓고, 판독 데이타 비트는 각각 비트 라인쌍 위에 전위차를 형성한다.
계속해서, 센스 증폭기(4)가 비트 라인쌍 위의 전위차의 크기를 빠르게 증가시키도록 제어 신호 발생기(15)는 내부 제어 신호를 센스 증폭기(4)에 공급한다. 증가된 전위차는 선택된 메모리 셀로 리턴하고, 데이타 비트는 리프레쉬된다.
기동을 완료한 즉시, 외부 제어 신호들(CSB/RASB/CASB/WE)은 커맨드 디코더(13)에 데이타 판독을 나타내는 다른 커맨드를 운반한다. 커맨드 디코더(13)는 커맨드를 삽입하고, 제어 신호 발생기(15)에 디코드된 신호를 공급한다. 먼저, 제어 신호 발생기(15)는 행 어드레스 버퍼(5)에 내부 제어 신호를 공급한다. 외부 행 어드레스 신호는 행 어드레스 버퍼(5)에 의해 래치되고, 행 어드레스 프리디코드된 신호는 행 어드레스 디코더(6)에 공급된다. 행 어드레스 디코더(6)는 행 선택기(7)가 비트 라인쌍을 데이타 라인(8)에 선택적으로 접속하도록 하고, 데이타 제어기(9)는 데이타 비트를 일시적으로 저장하기 위하여 래치 회로(10)에 데이타 비트 또는 비트들을 전송한다. 데이타 비트는 래치 회로(10)에서 데이타 버퍼(11)로 전송된다. 데이타 버퍼(11)는 출력 인에이블 신호(OE)로 인에이블되고, 클럭 신호(ICLKOE)에 응답하여 출력 데이타 신호(Dout)를 출력한다.
출력 데이타 신호(Dout)가 데이타 버퍼(11)로부터 전달된 후에, 프리챠지를나타내는 다른 커맨드는 커맨드 디코더(13)에 공급된다. 커맨드 디코더(13)는 커맨드를 디코드하고, 제어 신호 발생기(15)가 인액티브 레벨로 열 어드레스 디코더(3)에 이미 공급된 내부 제어 신호를 되돌리도록 지시한다. 선택된 메모리 셀은 비트 라인쌍으로부터 분리된다.
계속해서, 프리챠지 회로(16)가 소정의 레벨에서 비트 라인을 균형잡도록 제어 신호 발생기(15)는 프리챠지 회로(16)에 내부 제어 신호를 공급한다. 따라서, 종래 기술의 동기 다이내믹 랜덤 액세스 메모리 장치는 미리 다음 액세스를 준비한다.
도 2는 데이타 버퍼(11)를 도시한다. 데이타 버퍼(11)는 입력 회로(11a) 및 출력 회로(11b)를 포함하고, 입력 회로(11a) 및 출력 회로(11b)는 데이타 라인(18)과 데이타 포트(19)사이에 병렬로 접속된다. 출력 회로(11b)는 아래에 기술된다.
출력 회로(11b)는 NOR 게이트(NR1), NAND 게이트(ND1), 인버터(IV1), n-채널 인핸스먼트(enhancement)형 스위칭 트랜지스터(11c/11d), 데이타 저장 루프(11e) 및 출력 드라이버(11f)를 포함한다. 데이타 라인은 NOR 게이트(NR1)의 입력 모드들 중 하나에 접속되고, NAND 게이트(ND1)의 입력 노드들 중 하나에 접속되고, n-채널 인핸스먼트형 스위칭 트랜지스터들(11c/11d)은 NOR 게이트/NAND 게이트(ND1)와 데이타 저장 루프(11e) 사이에 접속된다. 출력 인에이블 신호(OE)는 NAND 게이트(ND1)의 다른 입력에 직접 공급되고, 인버터(IV1)를 통해 NOR 게이트(NR1)의 다른 입력 노드에 공급된다. 이러한 이유로, NAND 게이트(ND1) 및 NOR 게이트(NR1)는 하이 레벨의 출력 인에이블 신호(OE)로 인에이블되고, 판독 데이타 신호(Sread)에 응답한다. n-채널 인핸스먼트형 스위칭 트랜지스터들(11c/11d)은 내부 클럭 신호(ICLKOE)에 의해 게이트된다. 내부 클럭 신호(ICLKOE)가 로우 레벨로 있는 동안, n-채널 인핸스먼트형 스위칭 트랜지스터들(11c/11d)은 턴 오프되고, 데이타 저장 루프(11e)는 NOR 게이트(NR1) 및 NAND 게이트(ND1)로부터 전기적으로 절연된다. 한편, 내부 클럭 신호(ICLKOE)가 하이 레벨로 변할 때, n-채널 인핸스먼트형 전계 효과 트랜지스터들(11c/11d)은 턴 온되고, 새로운 판독 데이타 비트는 데이타 저장 루프(11e)를 통해 NOR 게이트/NAND 게이트(NR1/ND1)에서 출력 드라이버(11f)로 전송된다. 종래 기술의 동기 다이내믹 랜덤 액세스 메모리 장치가 데이타 출력 홀드 시간(tOH) 및 데이타 출력 고-임피던스 타임(tHZ)를 쉽게 만족하기 때문에, 내부 클럭 신호(ICLKOE)에 의해 게이트된 n-채널 인핸스먼트형 전계 효과 트랜지스터(11c/11d)보다 오히려 업스트립측 상에 위치된 NOR 게이트(NR1) 및 NAND 게이트(ND1)에 출력 인에이블 신호(OE)를 공급하는 이유일 수 있다.
데이타 저장 루프(11e)는 각각 인버터/NOR 게이트(IV2/NR2) 및 인버터/NAND 게이트(IV3/ND2)를 갖고, 각 인버터(IV2/IV3)의 출력 노드 및 입력 노드는 각각 NOR 게이트(NR2) 또는 NAND 게이트(ND2)의 입력 노드 및 출력 노드에 접속된다. NOR 게이트/NAND 게이트(NR2/ND2)는 연관된 인버터들(IV2/IV3)의 입력 노드에서의 전위 레벨을 인버터들(IV2/IV3)의 출력 노드에서의 반대 레벨로 고정하고, 새로운 판독 데이타 비트가 인버터들(IV2/IV3)의 입력 노드에 도달할 때까지 판독 데이타 비트를 유지한다.
내부 전원 전압이 소정의 레벨로 상승하는 동안, 파워-온 신호(PON)는 하이레벨에 있다. 내부 전원 전압이 소정의 레벨에 도달할 때, 파워-온 신호(PON)는 낮은 레벨로 되돌아간다. 파워-온 신호(PON)는 NOR 게이트(NR2)의 다른 입력 노드에 공급되고, 인버터(IV4)를 통해 NAND 게이트(ND2)의 다른 입력 노드에 공급된다. 이러한 이유로, NOR 게이트(NR2) 및 NAND 게이트(ND2)는 내부 전원 전압의 불안전한 전위가 상승하는 동안 파워-온 신호(PON)로 디스에이블되고, 인버터들(IV2/IV3)은 각각 출력 노드들을 고 레벨 및 저 레벨로 고정한다. 그러나, 소정의 전압에 도달한 후에, 파워-온 신호(PON)는 저 레벨로 되돌아가고, NOR 게이트(NR2) 및 NAND 게이트(ND2)는 인버트된 파워-온 신호(PON)로 인에이블된다.
도 3은 출력 드라이버(11f)의 회로 구성을 도시한다. 출력 드라이버(11f)는 p-채널 인핸스먼트형 전계 효과 트랜지스터(11g) 및 n-채널 인핸스먼트형 전계 효과 트랜지스터(11h)의 일련의 조합을 포함한다. 전계 효과 트랜지스터들(11g/11h)의 일련의 조합은 전원선(Vdd) 및 접지선(GND) 사이에 접속된다. 인버터(IV2)의 출력 노드 및 인버터(IV3)의 출력 노드는 각각 p-채널 인핸스먼트형 전계 효과 트랜지스터(11g)의 게이트 전극 및 n-채널 인핸스먼트형 전계 효과 트랜지스터(11h)의 게이트 전극에 접속된다. 이러한 이유로, 파워-온 신호(PON)가 고 레벨인 동안, p-채널 인핸스먼트형 전계 효과 트랜지스터(11g) 및 n-채널 인핸스먼트형 전계 효과 트랜지스터(11h)는 턴 오프되고, 출력 포트(19)는 내부 전원선(Vdd) 및 접지선(GND)으로부터 절연된다. 반면, 파워-온 신호(PON)가 저 레벨로 변할 때, 인버터들(IV2/IV3)은 p-채널 인핸스먼트형 전계 효과 트랜지스터(11g) 및 n-채널 인핸스먼트형 전계 효과 트랜지스터(11h)가 출력 포트(19)를 구동하기 위하여 보충적으로 턴 온, 턴 오프하게 한다.
외부 전원이 시간(t1)에서 외부 전원 전압(PW)을 공급하기 시작하고, 전원(17)이 내부 전원 전압(Vdd)를 상승시키고, 시간 (t2)에서 파워-온 신호(PON)를 고 레벨로 변화시킨다고 가정한다. 파워-온 신호(PON)는 NOR 게이트(NR2) 및 인버터(IV4)에 공급되고, NOR 게이트(NR2) 및 NAND 게이트(ND2)는 인버트된 파워-온 신호(PON)를 공급한다. 인버터(IV2)는 출력 노드를 고 레벨로 고정하고, 인버터(IV3)는 출력 노드를 저 레벨로 고정한다. 따라서, 전계 효과 트랜지스터들(11g/11h) 둘다는 턴 오프되고, 데이타 포트(19)는 전원선(Vdd) 및 접지선(GNd)으로부터 전기적으로 절연된다. 따라서, 데이타 포트(19)는 시간(t3)에서 고 임피던스 상태(HZ)로 들어간다. 내부 클럭 신호(ICLKOE)는 시간(t3)전에 저레벨로 고정되고, NOR 게이트(NR2) 및 NAND 게이트(ND2)는 인버터들(IV2/IV3)이 출력 노드에서 전위 레벨로 변하지 않게 한다. 내부 전원 전압은 시간(t4)에서 소정의 레벨로 도달하고, 전원(17)은 파워-온 신호(PON)를 저 레벨로 변경한다. 그런 다음, NOR 게이트(NR2) 및 NAND 게이트(ND2)는 인에이블되고, 인버터들(IV2/IV3)은 판독 데이타 신호(Sread)에 응답한다. 따라서, 데이타 포트(19)는 판독 신호(Sread)에 따라 전원 전압선(Vdd) 및 접지선(GND) 중 하나에 접속될 수 있다.
내부 전원 전압이 소정의 레벨로 바로 되기 때문에, 전원(17)은 신뢰성이 적고, 가끔 파워-온 신호(PON)를 고 레벨로 변경하는데 실패한다. 이러한 상황에서, NOR 게이트(NR1) 및 NAND 게이트(ND1) 둘다는 인에이블되고, 출력 드라이버(11f)는 시간(t3)에서 도 5에 도시된 바와 같이 저 임피던스 상태이다. 내부 전원 전압은소정의 레벨로 도달하지 않고, 데이타 포트(19)는 전원선(Vdd) 및 전비선(GND)에 접속될 수 있다. 이러한 것은 출력 회로(11b)는 출력 데이타 신호(Dout)를 비의도적으로 출력하는 결과를 초래한다.
본 발명의 중요한 목적은 내부 전원 전압이 안정될 때까지 고 임피던스 상태에서 안전하게 데이타 포트를 유지하는 반도체 동기 메모리 장치를 제공하는 것이다.
또한, 본 발명의 중요한 목적은 반도체 동기 메모리 장치의 데이타 포트를 제어하기 위한 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명은 출력 드라이버가 고 임피던스 상태로 들어가도록 하기 위하여 외부 제어 신호로부터 내부 제어 신호를 생성하는 것을 제안한다.
본 발명의 한 양상에 따라, 얼마의 데이타 정보를 저장하기 위한 다수의 메모리 위치를 포함하는 메모리 셀 어레이, 데이타 포트에 접속되고 고-임피던스 상태 사이에서 데이타 포트를 변경하기 위한 출력 회로를 갖는 데이타 버퍼, 선택된 얼마의 데이타 정보를 나타내는 제1 전위 레벨 및 다른 얼마의 데이타 정보를 나타내는 저 전위 레벨, 다수의 메모리 위치를 데이타 버퍼에 선택적으로 접속하는 어드레싱 수단, 외부 전원 전압에서 일정한 레벨의 내부 전원 전압을 발생하기 위한 전원, 및 내부 전원 전압이 일정한 레벨로 올라가는 동안 출력 회로가 데이타 포트를 고-임피던스 상태로 변경하도록 제1 내부 제어 신호를 발생하기 위하여 외부 제어 신호에 응답하는 제어 수단을 포함하는 반도체 동기 메모리 장치를 제공한다.
본 발명의 다른 양상에 따라, a) 외부 신호원으로부터 반도체 동기 메모리 장치로 고-임피던스 상태로의 진입을 나타내는 외부 제어 신호를 공급하는 단계, b) 반도체 동기 메모리 장치로의 외부 전원 전압의 공급을 개시하여, 내부 전원 전압이 일정한 레벨로의 상승을 개시하도록 하는 단계, c) 내부 전원 전압이 일정한 레벨로 되는 중에 외부 제어 신호를 인식하여, 반도체 동기 메모리 장치의 출력 드라이버가 데이타 포트를 고-임피던스 상태로 진입하도록 하는 단계, 및 d) 내부 전원 전압이 일정한 레벨에 도달한 후에 고-임피던스 상태로부터 저-임피던스 상태로 데이타 포트를 변경하는 단계를 포함하는 반도체 동기 메모리 장치를 제어하기 위한 방법이 제공된다.
도 1은 종래 기술의 동기 다이내믹 랜덤 액세스 메모리 장치에 결합된 부속 회로들의 배치를 도시하는 블럭도.
도 2는 종래 기술의 동기 다이내믹 랜덤 액세스 메모리 장치에 결합된 데이타 버퍼를 도시하는 회로도.
도 3은 출력 회로에 결합된 출력 드라이버를 도시하는 회로도.
도 4는 전원이 내부 전원 전압을 상승시키는 동안의 신호 파형을 도시하는 그래프.
도 5는 파워-온 신호를 생성하지 않고 전위를 상승시키는 동안의 신호 파형을 도시하는 그래프.
도 6은 본 발명에 따른 동기 다이내믹 랜덤 액세스 메모리 장치의 기본적 기술을 도시하는 회로도.
도 7은 동기 다이내믹 랜덤 액세스 메모리 장치에 결합된 데이타 버퍼를 도시하는 회로도.
도 8은 데이타 버퍼에 결합된 출력 드라이버를 도시하는 회로도.
도 9는 내부 전원 전압의 전위를 상승시키는 동안 동기 다이내믹 랜덤 액세스 메모리 장치에서 관찰된 신호 파형을 도시하는 그래프.
도 10은 데이타를 판독하는 동안 동기 다이내믹 랜덤 액세스 메모리 장치에서 관찰된 신호 파형을 도시하는 그래프.
<도면의 주요 부분에 대한 부호의 설명>
31 : 메모리 셀 어레이
32 : 열 어드레스 버퍼
33 : 열 어드레스 디코더
34 : 센스 증폭기
35 : 행 어드레스 버퍼
36 : 행 어드레스 디코더
37 : 행 선택기
39 : 데이타 제어기
40 : 래치 회로
46a : 마스킹 신호 발생기
반도체 동기 메모리 장치 및 제어 방법의 특성 및 이점들은 첨부된 도면들과 함께 다음 설명으로부터 더욱 더 명백히 이해될 것이다.
도면들 중 도 6을 참조하면, 본 발명을 구체화하는 동기 다이내믹 랜덤 액세스 메모리 장치는 반도체 칩(30) 상에 제작된다. 메모리 셀 어레이(31), 열 어드레스 버퍼(32), 열 어드레스 디코더(33), 센스 증폭기(34), 행 어드레스 버퍼(35), 행 어드레스 디코더(36), 행 선택기(37), 데이타 제어기(39), 래치 회로(40), 커맨드 디코더(41), 모드 레지스터(42) 및 프리챠지 회로(43)는 동기 다이내믹 랜덤 액세스 메모리 장치에서 구체화된다. 이들 부품 회로들(31/32/34/35/36/37/39/40/ 41/42/43)은 종래 기술의 동기 다이내믹 랜덤 액세스 메모리 장치의 부품 회로들과유사하고, 이러한 이유로 이하 명세서에서는 기술하지 않는다.
동기 다이내믹 랜덤 액세스 메모리 장치는 전원(44), 클럭 발생기(45), 제어 신호 발생기(46) 및 데이타 포트(48)에 접속된 데이타 버퍼(47)를 구비한다. 이들 부품 회로들(44/45/46/47)은 종래 기술의 동기 다이내믹 랜덤 액세스 메모리 장치의 것과 상이하다. 전원(44)은 외부 전원 전압(PW)으로부터 내부 전원 전압을 발생하고, 전원선(Vdd)을 통해 내부 전원 전압을 다른 부속 회로들에 분배된다. 그러나, 파워-온 신호(PON)는 데이타 버퍼(47)에 공급되지 않는다. 외부 클럭 신호(CLK) 및 클럭 인에이블 신호(CKE)는 클럭 발생기(45)에 공급된다. 클럭 인에이블 신호(CKE)는 클럭 발생기(45)를 인에이블하고, 클럭 발생기(45)는 내부 클럭 신호들(ICLK/ICLKOE)를 생성한다. 내부 클럭 신호(ICLK)는 내부 클럭 신호(ICLK)의 신호와 유사한 것으서 선택된 부속 회로들로 분배되고, 내부 클럭 신호(ICKLOE)는 데이타 버퍼(47)에 공급된다. 내부 전원 전압이 소정의 레벨로 상승하는 동안, 클럭 발생기(45)는 내부 클럭 신호(ICLKOE)를 고 레벨로 유지한다.
제어 신호 발생기(46)는 출력 인에이블 신호(OE)를 제외한 내부 제어 신호들을 유사하게 발생하고, 도시된 바와 같이 선택된 부속 회로들에 내부 제어 신호를 선택적으로 공급한다. 제어 신호 발생기(46)는 마스킹 신호 발생기(46a) 및 NOR 게이트(46b)를 포함한다. 제어 신호 발생기(46)의 다른 특성은 제어 신호 발생기(15)의 특성과 유사하고, 단지 마스킹 신호 발생기(46a) 및 NOR 게이트(46b)가 상세히 기술된다.
마스킹 신호 발생기(46a)는 다이내믹 랜덤 액세스 메모리 제어기(50)에 접속되고, 도 6에서 'DRAM 제어기'로 단축된다. 다이내믹 랜덤 액세스 메모리 제어기(50)는 마이크로프로세서(51)의 제어하에 있고, 데이타 마스킹 신호(DMQ) 및 다른 외부 제어 신호들(CSB/RASB/CASE/WE)를 생성한다. 데이타 마스킹 신호(DMQ)는 데이타 포트(48)를 인액티브로 만들고, 데이타 버퍼(11)는 입력 데이타 신호(Din) 및 출력 데이타 신호(Dout)에 응답하지 않는다. 따라서, 데이타 마스킹 신호(DMQ)는 데이타 포트(48)를 마스크한다. 외부 전원(미 도시됨)이 전원(44)에 외부 전원 전압(PW)를 공급하기 시작할 때, 다이내믹 랜덤 액세스 메모리 제어기(50)는 마스킹 신호 발생기(46a)에 데이타 마스킹 신호(DMQ)를 공급하고, 마스킹 신호 발생기(46a)는 내부 마스킹 신호(OEMSK)를 고 레벨로 변경한다. 내부 마스킹 신호(OEMSK)는 NOR 게이트(46a)의 입력 노드들 중 하나에 공급되고, 데이타 판독 신호(READB)는 NOR 게이트(46b)의 다른 입력 노드에 공급된다. 제어 신호 발생기(46)의 다른 논리 게이트(미 도시됨)는 액티브 저 레벨과 인액티브 고 레벨 사이에서 데이타 판독 신호(READB)를 변경한다. 따라서, 마스킹 신호 발생기(46a)는 내부 전원 전압의 전위가 상승하는 동안 내부 마스킹 신호(OEMSK)로 NOR 게이트(46b)를 디스에이블하고, 따라서 NOR 게이트(46b)는 데이타 판독 신호(READB)에 관계없이 출력 노드를 저 레벨로 유지한다. NOR 게이트(46b)의 출력 노드에서의 전위 레벨은 출력 인에이블 신호(OE)로서 작용한다.
데이타 버퍼(47)는 도 7에 도시되고, 래치 회로(40)와 데이타 포트(48)사이에서 병렬로 접속된 입력 회로(47a) 및 출력 회로(47b)를 포함한다. 출력 회로(47b)는 NOR 게이트(NR11), NAND 게이트(ND11), 인버터(IV11), n-채널 인핸스먼트형 스위칭 트랜지스터들(47c/47d), 데이타 저장 루프(47e) 및 출력 드라이버(47f)를 포함한다. 래치 회로(40)는 NOR 게이트(NR1)의 입력 노드들 중 하나에 접속되고, NAND 게이트(ND1)의 입력 노드들 중 하나에 접속되고, n-채널 인핸스먼트형 스위칭 트랜지스터들(47c/47d)은 NOR 게이트/NAND 게이트(NR11/ND11)와 데이타 저장 루프(47e)사이에 접속된다. 출력 인에이블 신호(OE)는 NAND 게이트(ND11)의 다른 입력 노드에 직접 공급되고, 인버터(IV11)를 통해 NOR 게이트(NR11)의 다른 입력 노드에 접속된다. 이러한 이유로, NAND 게이트(ND1) 및 NOR 게이트(NR11)는 고 레벨의 출력 인에이블 신호(OE)로 인에이블되고, 판독 데이타 신호(Sread)에 응답한다. n-채널 인핸스먼트형 스위칭 트랜지스터들(47c/47d)은 내부 클럭 신호(ICLKOE)에 의해 게이트된다. 내부 클럭 신호(ICLKOE)가 저 레벨 상태로 있는 동안, n-채널 인핸스먼트형 스위칭 트랜지스터들(47c/47d)은 턴 오프되고, 데이타 저장 루프(47e)는 NOR 게이트(NR11) 및 NAND 게이트(NR11)으로부터 전기적으로 절연된다. 반면, 내부 클럭 신호(ICLKOE)가 고 레벨로 변할 때, n-채널 인핸스먼트형 전계 효과 트랜지스터들(47c/47d)은 턴 온되고, 새로운 판독 데이타 비트는 데이타 저장 루프(47e)를 통해 NOR 게이트/NAND 게이트(NR11/ND11)에서 출력 드라이버(47f)로 전송된다.
데이타 저장 루프(11e)는 각각 한쌍의 인버터(IV12) 및 한쌍의 인버터(IV3)를 갖고, 인버터들(IV12/IV13) 중 하나의 출력 노드 및 입력 노드는 각각 동일한 쌍의 다른 인버터(IV12/IV13) 중 입력 노드 및 출력 노드에 접속된다.
도 8은 출력 드라이버(47f)의 회로 구성을 도시한다. 출력 드라이버(47f)는p-채널 인핸스먼트형 전계 효과 트랜지스터(47g) 및 n-채널 인핸스먼트형 전계 효과 트랜지스터(47h)의 일련의 조합을 포함한다. 전계 효과 트랜지스터들(47g/47h)의 일련의 조합은 전원선(Vdd) 및 접지선(GND)사이에 접속된다. 인버터(IV12)의 출력 노드 및 인버터(IN13)의 출력 노드는 p-채널 인핸스먼트형 전계 효과 트랜지스터(47g)의 게이트 전극 및 n-채널 인핸스먼트형 전계 효과 트랜지스터(47h)의 게이트 전극에 접속된다.
이전에 기술한 바와 같이, 전원(44)이 소정의 일정한 레벨로 내부 전원 전압(Vdd)를 상승시킬 때, 클럭 발생기(45)는 내부 클럭 신호(ICLKOE)를 고 레벨로 유지하고, 그런 다음 n-채널 인핸스먼트형 전계 효과 트랜지스터들(47c/47d)은 턴 온된다. NOR 게이트(46b)는 전위가 소정의 일정한 레벨로 상승하는 동안 출력 인에이블 신호(OE)를 저 레벨로 유지하고, 출력 인에이블 신호(OE)는 NAND 게이트(ND11) 및 NOR 게이트(NR11)가 각각 출력 노드를 고 레벨로 출력 노드를 저 레벨로 고정하도록 한다. 고 레벨 및 저 레벨은 n-채널 인핸스먼트형 스위칭 트랜지스터들(47c/47d)을 통해 NOR 게이트(NR11) 및 NAND 게이트(ND11)에서 인버터들(IV12/IV13)로 전송되고, 인버터들(IV12/IV13)은 고 레벨 및 저 레벨을 각각 p-채널 인핸스먼트형 전계 효과 트랜지스터(47g) 및 n-채널 인핸스먼트형 전계 효과 트랜지스터(47h)의 게이트 전극에 공급한다. p-채널 인핸스먼트형 전계 효과 트랜지스터(47g) 및 n-채널 인핸스먼트형 전계 효과 트랜지스터(47h)는 턴 오프되고, 데이타 포트(48)는 고-임피던스 상태로 진입한다.
도 6 내지 도 10을 참조하여 동기 다이내믹 랜덤 액세스 메모리 장치의 회로동작을 이하 설명할 것이다. 도 7에서, 신호들(CLK/DM/OEMSK/ICLKOE/DQ)은 네트(netted)된 주기에서 불확실하다. 외부 클럭 신호(CLK)는 계속해서 클럭 발생기(45)에 공급되고, 다이내믹 랜덤 액세스 메모리 제어기(50)는 데이타 마스킹 신호(DMQ)를 시간(t30)전에 고 레벨로 변경한다.
외부 전원이 시간(t30)에서 외부 전원 전압(PW)을 전원(44)으로 공급하기 시작하고, 전원(44)은 전원선(Vdd)상의 내부 전원 전압을 점차적으로 상승시킨다고 가정한다. 내부 전원 전압이 소정의 일정한 레벨로 상승하는 동안, 동기 다이내믹 랜덤 액세스 메모리 장치는 파워-온 주기를 통과하고, 데이타 포트(48)가 도 9에 도시된 바와 같이 고 임피던스 상태로 진입하도록 한다.
먼저, 클럭 발생기(45) 및 마스킹 신호 발생기(46a)는 시간(t31)에서 클럭 인에이블 신호(CKE)의 전위 레벨 및 데이타 마스킹 신호(DMQ)를 인식하고, 클럭 발생기(45)는 내부 클럭 신호(ICLKOE)를 고 레벨로 즉시 변경한다. 계속해서, 마스킹 신호 발생기(46a)는 시간(t32)에서 내부 마스킹 신호(OEMSK)를 고 레벨로 변경한다.
고 레벨의 내부 클럭 신호(ICLKOE)는 n-채널 인핸스먼트형 스위칭 트랜지스터(47c)를 턴 온 시키고, NOR 게이트(NR11)의 출력 노드 및 NAND 게이트(ND11)의 출력 노드는 각각 n-채널 인핸스먼트형 스위칭 트랜지스터들(47c/47d) 및 인버터들(IV12/IV13)을 통해 p-채널 인핸스먼트형 전계 효과 트랜지스터(47g)의 게이트 전극 및 n-채널 인핸스먼트형 전계 효과 트랜지스터(47h)의 게이트 전극에 접속된다.
고 레벨의 내부 마스킹 신호(OEMSK)는 NOR 게이트(46b)를 디스에이블하고, NOR 게이트(46b)는 출력 인에이블 신호(OE)를 저 레벨로 고정한다. 저 레벨의 출력 인에이블 신호(OE)는 NOR 게이트(NR11) 및 NAND 게이트(ND11)를 디스에이블하고, NOR 게이트(NR11) 및 NAND 게이트(ND11)는 다른 입력 노드에서의 전위 레벨과 관계없이 출력 노드들을 고 레벨 및 저 레벨로 고정한다. 저 레벨 및 고 레벨은 n-채널 인핸스먼트형 스위칭 트랜지스터들(47c/47d)을 통해 NOR 게이트(NR11) 및 NAND 게이트(ND11)에서 인버터들(IV12/IV13)로 전송되고, 인버터들(IV12/IV13)은 각각 출력 노드들을 고 레벨 및 저 레벨로 고정한다. 인버터들(IV12/IV13)은 고 레벨 및 저레벨을 각각 p-채널 인핸스먼트형 전계 효과 트랜지스터(47g)의 게이트 전극 및 n-채널 인핸스먼트형 전계 효과 트랜지스터(47h)의 게이트 전극에 공급하고, 출력 드라이버(47f)는 고-임피던스 상태로 진입한다. 이러한 이유로, 출력 드라이버(47f)는 출력측에서 임의의 불확실한 출력 데이타 신호를 출력하지 않는다.
내부 전원 전압이 소정의 일정한 레벨에 도달한 후에, 데이타 마스킹 신호(DMQ)는 시간(t34)에서 저 레벨로 변경되고, 따라서, 마스킹 신호 발생기(46a)는 시간(t35)에서 내부 마스킹 신호(OEMSK)를 저 레벨로 되돌린다. NOR 게이트는 저 레벨의 내부 마스킹 신호(OEMSK)로 인에이블되고, 데이타 판독 요청 신호(READB)에 응답한다. 동기 다이내믹 랜덤 액세스 메모리 장치들은 대기 모드로 진입한다.
대기 모드로 진입한 후, 다이내믹 랜덤 애게스 메모리 제어기(50)는 커맨드로 데이타 비트를 판독하기 위하여 동기 다이내믹 랜덤 액세스 메모리 장치를 요청한다. 커맨드는 커맨드 디코더(41)에 의해 디코드되고, 제어 신호 발생기(15)는 데이타 판독 요청 신호(READB)를 액티브 저 레벨로 변경하고, NOR 게이트(46b)는 시간(t41)에서 출력 인에이블 신호(OE)를 액티브 고 레벨로 변경한다(도 10 참조). NOR 게이트(NR11) 및 NAND 게이트(ND11)는 출력 인에이블 신호(OE)로 인에이블되고, 판독 데이타 신호(Sread)에 응답한다.
내부 클럭 신호(ICLKOE)는 고 레벨과 저 레벨 사이에서 주기적으로 변하고, n-채널 인핸스먼트형 스위칭 트랜지스터들(47c/47d)은 온-상태와 오프-상태에서 반복적으로 변한다.
내부 클럭 신호(ICLKOE)가 고 레벨인 동안, n-채널 인핸스먼트형 스위칭 트랜지스터들(47c/47d)은 인버트된 판독 데이타 신호(B Sread)를 인버터(IV12/IV13)으로 전송하고, 인버터들(IV12/IV13)은 출력 드라이버(47f)가 출력 데이타 신호(Dout)로 변하도록 한다. 반면, 내부 클럭 신호(ICLKOE)가 저 레벨로 변할 때, n-채널 인핸스먼트형 스위칭 트랜지스터들(47c/47d)는 턴 오프되고, 판독 데이타 비트는 데이타 저장 루프(47e)에 저장된다.
양호한 실시예에서, 전체적으로, 열 어드레스 버퍼(32), 열 어드레스 디코더(33), 센스 증폭기(34), 행 어드레스 버퍼(35), 행 어드레스 디코더(36), 행 선택기(37), 데이타 제어기(39), 래치 회로(40) 및 프리챠지 회로(43)가 어드레싱 수단을 구성한다. 커맨드 디코더(41), 모드 레지스터(42), 제어 신호 발생기(46) 및 클럭 발생기(45)는 제어 수단을 조합하여 형성한다.
이전 설명으로부터 명백한 바와 같이, 다이내믹 랜덤 액세스 메모리제어기(50)는 제어 신호 발생기(46)가 각각 액티브 고 레벨 및 인액티브 저 레벨에서 내부 마스킹 신호(OEMSK) 및 출력 인에이블 신호(OE)를 고정하도록 하고, 출력 드라이버(47e)는 고-임피던스 상태로 안전하게 진입한다.
본 발명의 특정 실시예를 도시하고 기술함에도 불구하고, 본 발명의 범위 및 범주에 벗어남이 없이도 본 기술 분야에 숙련된 사람은 다양한 변경 및 수정이 가능하다는 것은 주지의 사실이다.
상기 기술한 바와 같이, 본 발명은 내부 전원 전압이 안정될 때까지 고-임피던스 상태에서 안전하게 데이타 포트를 유지하는 효과와 반도체 동기 메모리 장치의 데이타 포트를 제어하는 효과를 제공한다.

Claims (11)

  1. 데이타 정보들을 저장하기 위하여 다수의 메모리 위치를 포함하는 메모리 셀 어레이(31);
    데이타 포트(48)에 접속되고, 고-임피던스 상태, 선택된 데이타 정보를 나타내는 제1 전위 레벨 및 또 다른 데이타 정보를 나타내는 저 전위 레벨 사이에서 상기 데이타 포트(48)를 변화시키기 위한 출력 회로(47A)를 갖는 데이타 버퍼(47);
    상기 데이타 버퍼(47)에 상기 다수의 메모리 위치를 선택적으로 접속시키는 어드레싱 수단(32/33/34/35/36/37/39/40/43); 및
    외부 전원 전압(PW)으로부터 일정한 레벨의 내부 전원 전압을 발생시키기 위한 전원(44)을 포함하는 반도체 동기 메모리 장치에 있어서,
    외부 제어 신호(DQM)에 응답하여, 상기 내부 전원 전압이 상기 일정한 레벨로 상승하는 동안에 상기 출력 회로(47a)가 상기 데이타 포트(48)를 상기 고임피던스 상태로 변화시키게 하는 제1 내부 제어 신호(OEMSK)를 발생시키는 제어 수단(41/42/45/46/47)을 더 포함하는 것을 특징으로 하는 반도체 동기 메모리 장치.
  2. 제1항에 있어서, 상기 외부 제어 신호(DQM)는 데이타 처리 장치(51)에 의해 관리되는 제어기(50)로부터 공급되는 것을 특징으로 하는 반도체 동기 메모리 장치.
  3. 제2항에 있어서, 상기 다수의 메모리 위치는 다이내믹 랜덤 액세스 메모리 셀이고, 상기 외부 제어기는 다이내믹 랜덤 액세스 메모리 제어기(50)인 것을 특징으로 하는 반도체 동기 메모리 장치.
  4. 제1항에 있어서, 상기 제어 수단(41/42/45/46/47)은 외부 커맨드(CSB/RASB/CASB/WE)에 추가적으로 응답하여, 상기 데이타 버퍼(47)와 상기 어드레싱 수단들(32/33/34/35/36/37/39/40/43)에 제2 내부 제어 신호를 순차적으로 공급하여, 상기 내부 전원 전압이 상기 일정 레벨에 도달된 후에 상기 메모리 셀 어레이(31)와 상기 데이타 버퍼(47) 사이에서 데이타 전송을 제어하는 것을 특징으로 하는 반도체 동기 메모리 장치.
  5. 제4항에 있어서,
    상기 제어 수단은,
    상기 외부 커맨드(CSB/RASB/CASB/WE)에 응답하여 디코드된 신호를 발생시키는 커맨드 디코더(41); 및
    상기 외부 제어 신호(DQM)에 응답하여 상기 제1 내부 제어 신호(OEMAK)를 발생시키는 제1 신호 서브-발생기(46a), 상기 외부 커맨드(CSB/RASB/CASB/WE)에 응답하여 상기 제2 내부 제어 신호들을 발생시키는 제2 신호 서브-발생기, 및 상기 제1 내부 제어 신호(OEMSK) 및 상기 제2 내부 제어 신호들 중 하나(READB)를 입력받아상기 출력 회로(47a)에 공급되는 인에이블 신호(OE)를 발생시키는 제1 논리 회로(46b)를 갖는 제어 신호 발생기
    를 포함하는 것을 특징으로 하는 반도체 동기 메모리 장치.
  6. 제5항에 있어서, 상기 외부 제어 신호(DQM)는 상기 데이타 포트(48) 상의 마스킹 동작을 나타내고, 상기 제1 내부 제어 신호(OEMSK)는 상기 제1 논리 회로(46b)가 상기 제2 내부 제어 신호들 중 상기 하나(READB)에 응답할 수 없도록 하는 것을 특징으로 하는 반도체 동기 메모리 장치.
  7. 제6항에 있어서, 상기 제1 내부 제어 신호(OEMSK)는 액티브 고 레벨에 있고, 상기 제1 논리 회로는 NOR 게이트(46b)인 것을 특징으로 하는 반도체 동기 메모리 장치.
  8. 제5항에 있어서, 상기 제어 수단은 외부 클럭 인에이블 신호(CKE)에 응답하여 내부 클럭 신호(ICLKOE)를 발생시키는 클럭 발생기(45)를 포함하고,
    상기 출력 회로(47a)는,
    상기 제1 논리 회로(46b)로부터의 상기 인에이블 신호(OE) 및 제1 판독 데이타 신호(Sread)를 입력받아 제2 판독 데이타 신호(B Sread)를 생성하는 제2 논리 회로(47b);
    상기 제2 논리 회로(47b)의 출력 노드에 접속되고, 상기 내부 클럭신호(ICLKOE)에 응답하여 온-상태와 오프-상태 사이에서 변하는 전송 트랜지스터(47c);
    상기 전송 트랜지스터(47c)에 접속되어, 상기 제2 판독 데이타 신호(B Sread)로부터 제3 판독 데이타 신호(Sread)를 생성하는 제3 논리 회로(47d); 및
    상기 제3 논리 회로(47d)와 상기 데이타 포트(48) 사이에 접속된 출력 드라이버(47e)를 포함하는 것을 특징으로 하는 반도체 동기 메모리 장치.
  9. 제8항에 있어서, 상기 인에이블 신호(OE)는 액티브 고 레벨 및 인액티브 저 레벨 사이에서 변경되고, 상기 제1 논리 회로, 상기 제2 논리 회로 및 상기 제3 논리 회로는 각각 NOR 게이트(46b), NAND 게이트(47b) 및 인버터(47d)인 것을 특징으로 하는 반도체 동기 메모리 장치.
  10. 반도체 동기 메모리 장치를 제어하는 방법에 있어서,
    a) 외부 신호원(50)으로부터 반도체 동기 메모리 장치로 고-임피던스 상태로의 진입을 나타내는 외부 제어 신호(DQM)를 공급하는 단계;
    b) 상기 반도체 동기 메모리 장치로의 외부 전원 전압(PW)의 공급을 개시하여, 내부 전원 전압이 일정한 레벨로의 상승을 개시하도록 하는 단계;
    c) 상기 내부 전원 전압이 상기 일정한 레벨로 되는 중에 상기 외부 제어 신호(DQM)를 인식하여, 상기 반도체 동기 메모리 장치의 출력 드라이버(47e)가 데이타 포트(48)를 상기 고-임피던스 상태에 진입하도록 하는 단계; 및
    d) 상기 내부 전원 전압이 상기 일정한 레벨에 도달한 후에 상기 고-임피던스 상태로부터 저-임피던스 상태로 상기 데이타 포트(48)를 변경하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  11. 제10항에 있어서, e) 외부 커맨드(CSB/RASB/CASB/WE)에 응답하여 상기 반도체 동기 메모리 장치의 메모리 셀 어레이로부터 상기 데이타 포트(48)로 하나의 데이타 정보를 선택적으로 판독하는 단계를 더 포함하는 것을 특징으로 하는 방법.
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