RU2693331C1 - Порт чтения - Google Patents
Порт чтения Download PDFInfo
- Publication number
- RU2693331C1 RU2693331C1 RU2018104643A RU2018104643A RU2693331C1 RU 2693331 C1 RU2693331 C1 RU 2693331C1 RU 2018104643 A RU2018104643 A RU 2018104643A RU 2018104643 A RU2018104643 A RU 2018104643A RU 2693331 C1 RU2693331 C1 RU 2693331C1
- Authority
- RU
- Russia
- Prior art keywords
- channel transistor
- dynamic
- transistors
- channel
- dynamic circuit
- Prior art date
Links
- 238000005070 sampling Methods 0.000 claims description 9
- 239000000126 substance Substances 0.000 abstract 1
- 210000004027 cell Anatomy 0.000 description 7
- 238000010276 construction Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- GEPDYQSQVLXLEU-AATRIKPKSA-N methyl (e)-3-dimethoxyphosphoryloxybut-2-enoate Chemical compound COC(=O)\C=C(/C)OP(=O)(OC)OC GEPDYQSQVLXLEU-AATRIKPKSA-N 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
Изобретение относится к устройствам цифровой вычислительной техники и может быть использовано в качестве базового элемента при построении многопортовых запоминающих устройств. Техническим результатом является расширение функциональных возможностей порта за счет его использования при построении многопортовых запоминающих устройств. Порт чтения содержит две динамические схемы, две локальные битовые шины, глобальную битовую шину, элемент И-НЕ, шесть адресных шин, n-канальный транзистор и р-канальный транзистор, а каждая i-я динамическая схема, где i=1,2, содержит четыре пары последовательно соединенных n-канальных транзисторов, р-канальный транзистор, n-канальный транзистор и выходы ячеек памяти порта. 2 ил.
Description
Изобретение относится к устройствам цифровой вычислительной техники, и может быть использовано в качестве базового элемента при построении многопортовых запоминающих устройств.
Известно «Многопортовое запоминающее устройство» [SU №1718270 A1, G11C 7/00, 07.03.1992], содержащее бистабильный элемент 1 хранения, N портов 2 записи, буферный дифференциальный усилитель 3, М портов 4 считывания, дешифраторы 5-1…5-N записи строк, дешифраторы 6-1…6-N записи столбцов, дешифраторы 7-1…7-М считывания строк, дешифраторы 8-1…8-М считывания столбцов.
Недостатком данного устройства является его довольно сложная конструкция.
Наиболее близким к заявляемому является «Многовходовый логический элемент И на КМДП транзисторах» [RU №2319299 С1, H03K 19/094, 10.03.2008], содержащий элемент И-НЕ, инвертирующий элемент, тактовый транзистор n-типа и тактовый транзистор p-типа, элемент И-НЕ содержит предзарядовый транзистор p-типа, включенный между шиной питания и выходом данного элемента, и ключевую цепь, состоящую из последовательно соединенных транзисторов n-типа, затворы которых подключены к входам устройства, первый вывод ключевой цепи подключен к выходу элемента И-НЕ, а второй вывод через тактовый транзистор n-типа соединен с нулевой шиной, тактовый транзистор p-типа включен между шиной питания и вторым выводом ключевой цепи элемента И-НЕ, инвертирующий элемент содержит логический транзистор р-типа, включенный между шиной питания и выходом устройства, и предзарядовый транзистор n-типа, включенный между выходом устройства и нулевой шиной, затворы тактовых транзисторов и предзарядового транзистора р-типа подключены к тактовой шине, затворы логического транзистора р-типа и предзарядового транзистора n-типа инвертирующего элемента подключены соответственно к выходу элемента И-НЕ и ко второму выводу ключевой цепи элемента И-НЕ, так же содержит дополнительный транзистор n-типа, который включен между выходом элемента И-НЕ и вторым выводом ключевой цепи того же элемента и затвор которого соединен с выходом устройства, причем устройство содержит не менее 8 входов.
Недостатком данного элемента является отсутствие возможности его использования при построении многопортовых запоминающих устройств.
Техническим результатом является расширение функциональных возможностей порта за счет его использования при построении многопортовых запоминающих устройств.
Технический результат достигается тем, в порт чтения, содержащий элемент И-НЕ, n-канальный транзистор и p-канальный транзистор, представляющий собой две динамические схемы, дополнительно введены две локальных битовых шины, глобальная битовая шина и шесть адресных шин, каждая i-я динамическая схема, где i=1, 2, содержит четыре пары последовательно соединенных n-канальных транзисторов, p-канальный транзистор, n-канальный транзистор и выходы ячеек памяти порта, локальные битовые шины динамических схем соединены с первым и вторым входами элемента И-НЕ, выход которого соединен с затвором n-канального транзистора 6, сток которого соединен с корпусом, а исток с динамической глобальной битовой шиной, выход элемента И-НЕ соединен с затвором p-канального транзистора, сток и исток которого соединены соответственно с локальными битовыми шинами динамических схем, первые четыре адресные шины первого уровня выборки соединены с затворами соответственно с первого по четвертый n-канальных транзисторов первой динамической схемы и с затворами с первого по четвертый n-канальных транзисторов второй динамической схемы, пятая адресная шина второго уровня выборки соединена с затворами соответственно р-канального транзистора и n-канального транзистора второй динамической схемы, шестая адресная шина второго уровня выборки соединена с затворами соответственно р-канального транзистора и n-канального транзистора первой динамической схемы, стоки р-канальных транзисторов и n-канальных транзисторов первой и второй динамических схем соединены с корпусом, стоки верхних из каждой пары транзисторов первой динамической схемы и второй динамической схемы соединены со стоками соответственно р-канальных транзисторов, истоки нижних из каждой пары транзисторов первой динамической схемы второй динамической схемы соединены со стоками соответственно n-канальных транзисторов, затворы нижних из каждой пары транзисторов первой динамической схемы второй динамической схемы соединены с соответствующими выходами ячеек памяти порта.
На фиг. 1 представлена схема порта чтения.
На фиг. 2 представлена временная диаграмма работы порта чтения.
Порт чтения (фиг. 1) содержит две динамические схемы 1.1 и 1.2, две локальных битовых шины 2.1 и 2.2, глобальную битовую шину 3, элемент И-НЕ 4, шесть адресных шин 5.1, 5.2, …, 5.6, n-канальный транзистор 6 и р-канальный транзистор 7, а каждая i-я, где i=1, 2, каждая динамическая схема 1.i содержит четыре пары последовательно соединенных n-канальных транзисторов 8.i.j и 8.i.j+4, где j=1, 2, 3, 4, р-канальный транзистор 9.i, и n-канальный транзистор 10.i и выходы ячеек памяти порта 11.1, 11.2 …, 11.8.
Порт чтения (фиг. 1) содержит две динамические схемы 1.1 и 1.2, две локальных битовых шины 2.1 и 2.2, глобальную битовую шину 3, элемент И-НЕ 4, шесть адресных шин 5.1, 5.2, …, 5.6, n-канальный транзистор 6 и р-канальный транзистор 7, а каждая i-я динамическая схема 1.i, где i=1, 2, содержит четыре пары последовательно соединенных n-канальных транзисторов 8.i.j и 8.i.j+4, где j=1, 2, 3, 4, р-канальный транзистор 9.i, и n-канальный транзистор 10.i и выходы ячеек памяти порта 11.1, 11.2 …, 11.8, локальные битовые шины 2.1 и 2.2 динамических схем 1.1 и 1.2 соединены с первым и вторым входами элемента И-НЕ 4, выход которого соединен с затвором n-канального транзистора 6, сток которого соединен с корпусом, а исток с динамической глобальной битовой шиной 3, выход элемента И-НЕ 4 соединен с затвором р-канального транзистора 7, сток и исток которого соединены соответственно с локальными битовыми шинами 2.1 и 2.2 динамических схем 1.1 и 1.2, первые четыре адресные шины 5.1, 5.2, … 5.4 первого уровня выборки соединены с затворами соответственно с первого по четвертый 8.1.1, 8.1.2, 8.1.3 и 8.1.4 n-канальных транзисторов первой динамической схемы 1.1 и с первого по четвертый 8.2.1, 8.2.2, 8.2.3, 8.2.4 второй динамической схемы 1.2, пятая адресная шина 5.5 второго уровня выборки соединена с затворами соответственно р-канального транзистора 9.2 и n-канального транзистор 10.2 второй динамической схемы 1.2, шестая адресная шина 5.6 второго уровня выборки соединена с затворами соответственно р-канального транзистора 9.1 и n-канального транзистор 10.1 первой динамической схемы 1.1, стоки р-канальных транзисторов 9.1 и 9.2 соединены с шиной питания, стоки n-канальных транзисторов 10.1 и 10.2 первой и второй динамических схем 1.1 и 1.2 соединены с корпусом. Стоки верхних из каждой пары транзисторов 8.1.1, 8.1.2, 8.1.3 и 8.1.4 первой динамической схемы 1.1 и 8.2.1, 8.2.2, 8.2.3, 8.2.4 второй динамической схемы 1.2 соединены со стоками соответственно р-канальных транзисторов 9.1 и 9.2, истоки нижних из каждой пары транзисторов 8.1.5, 8.1.6, 8.1.7 и 8.1.8 первой динамической схемы 1.1 и 8.2.5, 8.2.6, 8.2.7 и 8.2.8 второй динамической схемы 1.2 соединены со стоками соответственно n-канальных транзисторов 10.1 и 10.2. Затворы нижних из каждой пары транзисторов 8.1.5, 8.1.6, 8.1.7 и 8.1.8 первой динамической схемы 1.1 и 8.2.5, 8.2.6, 8.2.7 и 8.2.8 второй динамической схемы 1.2 соединены с соответствующими выходами ячеек памяти порта 11.1, 11.2 …, 11.8.
Схема удержания высокого уровня на локальных битовых шинах 2.1 и 2.2 реализована на р-канальном транзисторе 7, который включен стоком и истоком между локальными битовыми шинами 2.1 и 2.2, а затвором подключен к выходу элемента И-НЕ 4 для обеспечения положительной обратной связи во время считывания информации.
Предзаряд локальных битовых шин 2.1 и 2.2 в динамических схемах 1.1 и 1.2 происходит через р-канальные транзисторы 9.1 и 9.2 соответственно, при отсутствии положительных сигналов на входах 5.5 и 5.6. Это исключает возможность появления помех от перераспределения заряда между локальными битовыми шинами 2.1 и 2.2 и не требует применения отдельного синхронизируемого сигнала управления предзарядом.
Порт чтения (фиг. 1) работает следующим образом. В исходном состоянии, при отсутствии положительных сигналов выборки на адресных шинах 5.1, 5.2, …, 5.6, n-канальные транзисторы 8.1.1-8.1.4, 8.2.1-8.2.4, 10.1 и 10.2 закрыты, р-канальные транзисторы 9.1, 9.2 открыты, локальные битовые шины 2.1 и 2.2 имеют потенциал питания, выход элемента И-НЕ 4 имеет потенциал корпуса, n-канальный транзистор 6 закрыт, глобальная битовая шина 3 предзаряжена к потенциалу питания.
Работа рассматривается на примере считывания из запоминающей ячейки, выход которой подается на шину 11.1. Схема активируется сигналами выборки. На адресные шины 5.1 и 5.6 подается потенциал питания. При этом закрывается р-канальный транзистор 9.1 предзаряда локальной битовой шины 2.1 схемы 1.1, и открываются n-канальные транзисторы 10.1, 8.1.1. Если на выходе 11.1 первой ячейки памяти порта имеется потенциал питания, то локальная битовая шина 2.1 начинает разряжаться через 3 последовательно включенных n-канальных транзистора 8.1.1, 8.1.5 и 10.1 до потенциала корпуса (фиг. 2.).
Выход элемента И-НЕ 4 получает потенциал питания, и открывается n-канальный транзистор 6, через который глобальная битовая шина 3 разряжается до потенциала корпуса.
В случае, когда на выходе первой ячейки памяти порта 11.1 имеется потенциал корпуса, то n-канальный транзистор 8.1.5 остается закрытым, и локальная битовая шина 2.1 сохраняет потенциал питания, который поддерживается через открытые последовательно соединенные р-канальные транзисторы 9.2 и 7. Выход элемента И-НЕ 4 имеет при этом потенциал корпуса, n-канальный транзистор 6 закрыт, глобальная битовая шина 3 сохраняет потенциал питания.
Таким образом, порт чтения обеспечивает возможность использования его при построении многопортовых запоминающих устройств.
Claims (1)
- Порт чтения, содержащий элемент И-НЕ, n-канальный транзистор и р-канальный транзистор, представляющий собой две динамические схемы, отличающийся тем, что в него дополнительно введены две локальные битовые шины, глобальная битовая шина и шесть адресных шин, каждая i-я динамическая схема, где i=1, 2, содержит четыре пары последовательно соединенных n-канальных транзисторов, р-канальный транзистор, n-канальный транзистор и выходы ячеек памяти порта, локальные битовые шины динамических схем соединены с первым и вторым входами элемента И-НЕ, выход которого соединен с затвором n-канального транзистора 6, сток которого соединен с корпусом, а исток - с динамической глобальной битовой шиной, выход элемента И-НЕ соединен с затвором р-канального транзистора, сток и исток которого соединены соответственно с локальными битовыми шинами динамических схем, первые четыре адресные шины первого уровня выборки соединены с затворами соответственно с первого по четвертый n-канальных транзисторов первой динамической схемы и с затворами с первого по четвертый n-канальных транзисторов второй динамической схемы, пятая адресная шина второго уровня выборки соединена с затворами соответственно р-канального транзистора и n-канального транзистора второй динамической схемы, шестая адресная шина второго уровня выборки соединена с затворами соответственно р-канального транзистора и n-канального транзистора первой динамической схемы, стоки р-канальных транзисторов и n-канальных транзисторов первой и второй динамических схем соединены с корпусом, стоки верхних из каждой пары транзисторов первой динамической схемы и второй динамической схемы соединены со стоками соответственно р-канальных транзисторов, истоки нижних из каждой пары транзисторов первой динамической схемы второй динамической схемы соединены со стоками соответственно n-канальных транзисторов, затворы нижних из каждой пары транзисторов первой динамической схемы и второй динамической схемы соединены с соответствующими выходами ячеек памяти порта.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2018104643A RU2693331C1 (ru) | 2018-02-07 | 2018-02-07 | Порт чтения |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2018104643A RU2693331C1 (ru) | 2018-02-07 | 2018-02-07 | Порт чтения |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2693331C1 true RU2693331C1 (ru) | 2019-07-02 |
Family
ID=67252160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2018104643A RU2693331C1 (ru) | 2018-02-07 | 2018-02-07 | Порт чтения |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2693331C1 (ru) |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4833648A (en) * | 1987-07-02 | 1989-05-23 | Texas Instruments Incorporated | Multiport ram hybrid memory cell with fast write |
| SU1635214A1 (ru) * | 1989-05-05 | 1991-03-15 | Предприятие П/Я Х-5737 | Элемент пам ти |
| SU1718270A1 (ru) * | 1990-03-29 | 1992-03-07 | Институт Точной Механики И Вычислительной Техники Им.С.А.Лебедева | Многопортовое запоминающее устройство |
| RU2006967C1 (ru) * | 1991-03-13 | 1994-01-30 | Московский институт электронной техники | Элемент памяти |
| US6469328B2 (en) * | 1998-10-27 | 2002-10-22 | Fujitsu Limited | Semiconductor memory device |
| RU2319299C1 (ru) * | 2006-11-13 | 2008-03-10 | Институт проблем управления им. В.А. Трапезникова РАН | Многовходовый логический элемент и на кмдп транзисторах |
| RU2507611C1 (ru) * | 2012-09-20 | 2014-02-20 | федеральное государственное бюджетное учреждение "Научно-производственный комплекс "Технологический центр "МИЭТ" | Ячейка памяти статического оперативного запоминающего устройства |
| US8971096B2 (en) * | 2013-07-29 | 2015-03-03 | Qualcomm Incorporated | Wide range multiport bitcell |
| US20160351252A1 (en) * | 2014-02-28 | 2016-12-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-port memory cell |
-
2018
- 2018-02-07 RU RU2018104643A patent/RU2693331C1/ru active
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4833648A (en) * | 1987-07-02 | 1989-05-23 | Texas Instruments Incorporated | Multiport ram hybrid memory cell with fast write |
| SU1635214A1 (ru) * | 1989-05-05 | 1991-03-15 | Предприятие П/Я Х-5737 | Элемент пам ти |
| SU1718270A1 (ru) * | 1990-03-29 | 1992-03-07 | Институт Точной Механики И Вычислительной Техники Им.С.А.Лебедева | Многопортовое запоминающее устройство |
| RU2006967C1 (ru) * | 1991-03-13 | 1994-01-30 | Московский институт электронной техники | Элемент памяти |
| US6469328B2 (en) * | 1998-10-27 | 2002-10-22 | Fujitsu Limited | Semiconductor memory device |
| RU2319299C1 (ru) * | 2006-11-13 | 2008-03-10 | Институт проблем управления им. В.А. Трапезникова РАН | Многовходовый логический элемент и на кмдп транзисторах |
| RU2507611C1 (ru) * | 2012-09-20 | 2014-02-20 | федеральное государственное бюджетное учреждение "Научно-производственный комплекс "Технологический центр "МИЭТ" | Ячейка памяти статического оперативного запоминающего устройства |
| US8971096B2 (en) * | 2013-07-29 | 2015-03-03 | Qualcomm Incorporated | Wide range multiport bitcell |
| US20160351252A1 (en) * | 2014-02-28 | 2016-12-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-port memory cell |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR930004625B1 (ko) | 감지회로 | |
| US9269423B2 (en) | Latch-based memory array | |
| US7859921B2 (en) | Apparatus and method for low power sensing in a multi-port SRAM using pre-discharged bit lines | |
| US8570784B2 (en) | Differential ROM | |
| JPS613390A (ja) | 記憶装置 | |
| US9058858B2 (en) | Method and apparatus for dual rail SRAM level shifter with latching | |
| US11539367B2 (en) | Level shifter enable | |
| US8665658B2 (en) | Tracking cell and method for semiconductor memories | |
| US20120230130A1 (en) | Memory Cell System and Method | |
| US8488401B2 (en) | Semiconductor storage device | |
| JP2003223788A5 (ru) | ||
| RU2693331C1 (ru) | Порт чтения | |
| US6108256A (en) | NFET/PFET RAM precharge circuitry to minimize read sense amp operational range | |
| US8441885B2 (en) | Methods and apparatus for memory word line driver | |
| US11990181B2 (en) | Low-power static random access memory | |
| Hemaprabha et al. | Comparative analysis of sense amplifiers for memories | |
| US6898135B2 (en) | Latch type sense amplifier method and apparatus | |
| KR100318464B1 (ko) | 재쓰기회로를갖는스태틱램디바이스 | |
| US8873314B2 (en) | Circuits and methods for providing data to and from arrays of memory cells | |
| US5491661A (en) | Semiconductor static random access memory device having previously equalizable memory cells | |
| RU2680870C1 (ru) | Способ сравнения данных в ячейке ассоциативного запоминающего устройства и модуль сравнения данных в ячейке ассоциативного запоминающего устройства | |
| SU1014030A1 (ru) | Параллельный дешифратор | |
| US20230223054A1 (en) | Latch array with mask-write functionality | |
| RU2665248C1 (ru) | Многопортовая ячейка оперативного запоминающего устройства | |
| US20190189198A1 (en) | Partitioned memory circuit capable of implementing |