SU1718270A1 - Многопортовое запоминающее устройство - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, в частности к полупроводнико- вым устройствам на бипол рных транзисторах, и может быть использовано в электронных устройствах с параллельной обработкой данных. Цель изобретени  - повышение быстродействи , помехозащищенности . Устройство содержит бистабильный элемент 1 хранени , N портов 2 записи, буфферный дифференциальный усилитель 3, М портов 4 считывани , дешифраторы 5-1...5-N записи строк, дешифраторы 6-1...6-N записи столбцов, дешифраторы 7-1...7-М считывани  строк, дешифраторы 8-1...8-М считывани  столбцов . Введение буфферного дифференциального усилител  3, а в бистабильный элемент 1 хранени  двух дополнительных транзисторов 9-4, 9-5 и четырех дополнительных резисторов 10-1, 10-3, 10-5, 10-7 позвол ет разв зать бистабильный элемент хранени  от входных емкостей и токов нагрузки портов 4 считывани , а также разв зать выходные емкости портов 2 записи от коллекторов транзисторов 9-1, 9-2 бистабильного элемента хранени , избежать режима насыщени  транзисторов 9-1, 9-2 бистабильного элемента хранени  в режиме записи и использовать источник питани  с меньшим номиналом напр жени . 2 з.п. ф-лы, 2 ил. ш ш Ј со N3 VI О Фиг.1

Description

Изобретение относитс  к вычислительной технике, в частности к полупроводниковым устройствам на бипол рных транзисторах, и может быть использовано в электронных устройствах с параллельной обработкой данных. Известно многопортовое запоминающее устройство, имеющее несколько портов по записи и несколько портов по считыванию с возможностью записи и считывани  по всем портам в течение одного цикла 1. К недостаткам данного устройства можно отнести дублирование запоминающих  чеек при расширении портов считывани , что приводит к значительному ухудшению статических и динамических па- раметров запоминающего устройства при количестве портов считывани  более двух.

Наиболее близким по технической сущности к предлагаемому  вл етс  многопортовое запоминающее устройство. содержащее бистабильный элемент хранени , N портов записи и М портов считывани  с однофазными и парафазными координатными управл ющими входами, причем однофазные и парафазные коорди- натные управл ющие входы портов записи и однофазные координатные управл ющие входы портов считывани  подключены к выходам соответствующих дешифраторов, од- ноименные парафазные координатные входы портов считывани  объединены между собой, выходы портов считывани   вл ютс  выходными шинами устройства, бистабильный элемент хранени  выполнен на дифференциальном усилителе, к коллек- торам первого и второго транзисторов кото- рого подключены первые выводы соответствующих коллекторных резисторов , эмиттеры транзисторов дифференциального усилител  через транзисторный генератор тока подключены к первой шине источника питани  2. Однако в таком известном устройстве все транзисторы портов записи и портов считывани  подключены к коллекторам первого и второго транзисто- ров бистабильного элемента хранени , из- за чего образуетс  больша  паразитна  емкость в бистабильном элементе хранени , что уменьшает его быстродействие. При подаче тока записи через один из пор- тов записи транзисторы бистабильного элемента хранени  наход тс  в режиме насыщени . За счет подключени  к коллекторам первого и второго транзисторов бистабильного элемента хранени  цепей записи и считывани  за счет токов нагрузки и остаточных токов по цеп м записи уменьшаетс  перепад хранени , что приводит к ухудшению запаса помехоустойчивости, а

также требует номинал питани  -4.5 В, от чего растет энергопотребление.

Целью изобретени   вл етс  повышение быстродействи , снижение потребл емой мощности и повышение помехозащищенности устройства.

Цель достигаетс  тем, что в многопортовое запоминающее устройство, содержащее бистабильный элемент хранени , N портов записи и М портов считывани  с однофазными и парафазными координатными управл ющими входами, причем однофазные и парафазные координатные управл ющие входы портов записи и однофазные координатные управл ющие входы портов считывани  подключены к выходам соответствующих дешифраторов, одноименные парафазные координатные входы портов считывани  объединены между собой, выходы портов считывани   вл ютс  выходными шинами устройств, бистабильный элемент хранени  выполнен на дифференциальном усилителе, к коллекторам первого и второго транзисторов которого подключены первые выводы соответствующих коллекторных резисторов , эмиттеры транзисторов дифференциального усилител  через транзисторный генератор тока подключены к первой шине источника питани , введены буферный дифференциальный усилитель на транзисторах, а в бистабильный элемент хранени  два дополнительных транзистора и четыре дополнительных резистора, причем парафазные координатные управл ющие входы портов считывани  подключены к соответствующим выходам буферного дифференциального усилител , парафазные входы которого объединены с базами соответствующих транзисторов бистабильного элемента хранени , вторые выводы коллекторных резисторов соединены с соответствующими парафазными выходами портов записи и через первый и второй дополнительные резисторы с второй шиной источника питани . Кроме того, каждый из портов записи выполнен в виде дифференциального усилител  на двух транзисторах, эмиттеры которых подключены к однофазному координатному управл ющему входу, базы - к соответствующим парафазным управл ющим входам, коллекторы - к соответствующим выходам порта записи, а каждый из портов считывани  выполнен в виде диф- ференциального усилител  на двух транзисторах , эмиттеры которых подключены к коллектору третьего транзистора, база и эмиттер которого соединены с соответствующими однофазными координатными управл ющими входами порта считывани , базы первого и второго транзисторов соедийены с соответствующими парафазными входами, а коллекторы  вл ютс  выходами порта считывани , а дешифратор содержит четыре дифференциальных усилител  на двух транзисторах, четыре генератора тока и два эмиттерных повторител , причем базы первого и второго транзисторов первого дифференциального усилител  и базы второго и первого транзисторов третьего дифференциального усилител  подключены к пр мому и инверсному первым парафазным входам соответственно, базы транзисторов первого и второго эмиттерных повторителей соединены с соответствующими пр мым и инверсным вторыми парафазными входами, их коллекторы - с второй шиной питани , эмиттеры через первый и второй генераторы тока - с второй шиной питани , база первых транзисторов второго и четвертого дифференциальных усилителей соединены с эмиттерами транзистора первого эмиттерного повторител , базы вторых транзисторов второго и четвертого дифференциального усилителей подключены к эмиттеру транзистора второго эмиттерного повторител , эмиттеры транзисторов четвертого дифференциального усилител  через соответствующие третий и четвертый генератор тока подключены к второй шине источника питани , коллектор второго транзистора второго дифференциального усилител  подключен к эмиттерам первого и второго транзисторов первого дифференциального усилител , коллектор второго транзистора четвертого дифференциального усилител  подключен к эмиттерам транзисторов третьего дифференциального усилител , коллектор первого транзистора второго дифференциального усилител  соединен с коллектором второго транзистора первого дифференциального усилител  и через первый коллекторный резистор с коллекторами первых транзисторов первого и третьего дифференциальных усилителей, которые через второй коллекторный резистор подключены к коллекторам второго и первого транзисторов соответственно третьего и четвертого дифференциальных усилителей, коллекторы первых транзисторов первого и третьего дифференциальных усилителей через третий коллекторный резистор подключены к второй шине источника питани , а коллекторы вторых транзисторов первого и третьего дифференциальных усилителей соединены с выходными парафазными шинами дешифратора. Сущность изобретени  заключаетс  в том, что введение буфферного дифференциального усилител  позвол ет разв зать би- стабильный элемент хранени  от входных

емкостей и токов нагрузки цепей считывани .

Введение в бистабильный элемент хранени  дополнительных резисторов позвол ет разв зать выходные емкости портов записи от коллекторов транзисторов биста- бильного элемента хранени  с помощью коллекторных резисторов. Кроме того, так как перепад хранени  бистабильного эле0 мента хранени  создаетс  на паре последовательно соединенных резисторов в коллекторных цеп х транзисторов, а цепи считывани  подключены к дополнительному и коллекторному резисторам, то остаточ5 ный ток, существующий в транзисторах цепей записи в режиме полувыбранного адреса , создает сигнал помехи, уменьшенный по отношению к перепаду хранени  в отношении суммы номиналов дополнительных

0 резисторов и резисторов коллекторной цепи к номиналу дополнительного резистора. Введение дополнительных транзисторов совместно с резисторами позвол ет избежать насыщени  транзисторов

5 дифференциального усилител  бистабильного элемента хранени  в режиме записи при условии, что перепад записи, создаваемой на дополнительном резисторе током записи , совместно с перепадом хранени ,

0 создаваемом на резисторах и коллекторных цеп х током хранени , не превышает величины суммы напр жени  эмиттерно-базово- го перепада дополнительного транзистора и напр жени  насыщени  основныхтранзи5 сторов.

Введение буфферного дифференциального усилител , кроме того, позвол ет сместить уровни выходных сигналов из бистабильного элемента хранени  дл  обес0 печени  работы цепей считывани  при напр жении питани  - 3В и тем самым повысить КПД.

Использование дешифратора позвол ет реализовать многопортовое запоминаю5 щее устройство, работающее при номинале питани  -3 В в отличие от известных схема пам ти, рассчитанных на номинал питани  -4,5 или -5,2 В. Это достигаетс  тем, что в дешифраторе пр мой и инверсный пара0 фазные выходы снимаютс  непосредственно с коллектора вторых.транзисторов первого и третьего дифференциальных усилителей , а управление схемами дешифраторов осуществл етс  парафазно сигналами с

5 уменьшенным логическим перепадом (100- 150 мВ). Назначением третьего коллекторного резистора  вл етс  смещение в отрицательные значени  напр жений логического перепада на выходе дешифратора с целью предохранени  от режима насыщени  транзисторов записи портов бистабиль- ном элементе хранени  в режиме записи. Сравнение за вл емого технического решени  с прототипом позвол ет установить соответствие его критерию новизна. При изучении других известных технических решений в данной области техники признаки, отличающие изобретение от прототипа, не вы влены, потому они обеспечивают за вл емому техническому решению соответст- вне критерию существенные отличи .

На фиг, 1 представлена функциональна  электрическа  схема многопортового запоминающего устройства; на фиг. 2 - принципиальна  электрическа  схема де- шифратора.

Многопортовое запоминающее устройство содержит бистабильный элемент 1 хранени  N портов 2 записи, буферный дифференциальный усилитель 3, М портов 4 считывани , дешифраторы 5-1...5-N записи строк, дешифраторы 6-1...6-N записи столбцов , дешифраторы 7-1...7-М считывани  строк, дешифраторы 8-1...8-М считывани  столбцов.

Бистабильный элемент 1 хранени  выполнен на дифференциальном усилителе, состо щем из транзисторов 9-1 ...9-3, дополнительных транзисторов 9-4...9-5 и резисторов 10-1...10-7, из которых резисторы 10-1, 10-3, 10-5, 10-7  вл ютс  дополнительными. Порты 2 записи выполнены в виде дифференциального усилител  на транзисторах 11-1...11-N и 12-1...12.-N, буферный дифференциальный усилитель 3 выполнен на транзисторах 13-1... 13-3 и резисторах 14- 1...14-3. Порты 4 считывани  выполнены на транзисторах 15-1...15-М, 16-1...16-М и 17- 1...17-М, выходы портов считывани  имеют выходные шины 18-1 ..18-М, 19-1...19-М.

Дешифратор содержит четыре дифференциальных усилител  на транзисторах 20- 1, 20-2, 21-1, 21-2, 22-1, 22-2, 23-1, 23-2, коллекторные резисторы 24-1...24-3, четыре генератора тока, выполненные на транзи- сторах 25-1,..25-4 и резисторах 26-1...26-4, два эмиттерных повторител  на транзисторах 27, 28, первые пр мой и инверсный па- рафазные входы 29-1 и 29-2, вторые пр мой и инверсный парафазные входы 30-1 и 30-2, пр мой и инверсный парафазные выходы 31-1,31-2.

Базы транзисторов 9-1 и 9-2 бистабиль- ного элемента 1 хранени  соединены с па- рафазными входами буфферного дифференциального усилител  3, т.е. соответственно с базами транзисторов 13-2 и 13-1, а парафазные координатные управл ющие входы считывани , т.е. базы транзисторов 15-1...15 М и 16-1,..16-М

соответственно подключены к выходам буфферного дифференциального усилител , т.е. к коллекторам транзисторов 13-1 и 13-2 соответственно . Вторые выводы коллекторных резисторов 10-2 и 10-4 бистабильного элемента 1 хранени  соединены с соответствующими парафазными выходами портов 2 записи, т.е. с коллекторами транзисторов 11-1...1-N и 12-1...12-N соответственно. Однофазные и парафазные координатные управл ющие входы портов 2 записи, т.е. эмиттеры транзисторов 11-1...11-N и транзисторов 12-1...12-N и базы транзисторов 11-1...11-N и транзисторов 12-1...12-N подключены к выходам соответствующих дешифраторов 6-1. ,6-N и 5-1...5-N. Однофазные координатные управл ющие входы портов4 считывани , т.е. базы и эмиттеры транзисторов 17-1...17-М подключены к выходам соответствующих дешифраторов 7-1...7-М и 8-1...8-М. Причем базы первого и второго транзисторов 20-1 и 20-2 первого дифференциального усилител  и базы второго и первого транзисторов 22-2 и 22-1 третьего дифференциального усилител  подключены к входам 29-1 и 29-2 соответственно , базы транзисторов 27 и 28 первого и второго эмиттерных повторителей соединены с соответствующими парафазными входами 30-1 и 30-2, их эмиттеры через первый и второй генераторы гока - с второй шиной источника питани . Базы первых транзисторов 21-1, 23-1 второго и четвертого дифференциальных усилителей соединены с эмиттерами транзистора 27 первого эмит- терного повторител  базы вторых транзисторов 21-2, 23-2 второго и четвертого дифференциальных усилителей подключены к эмиттеру транзистора 28 второго эмит- терного повторител . Эмиттеры транзисторов 21-1, 21-2 второго дифференциального усилител  и эмиттеры транзисторов 23-1, 23-2 четвертого дифференциального усилител  через соответствующий третий и четвертый генераторы тока подключены к второй шине питани . Коллектор второго транзистора 21-1 второго дифференциального усилител  подключен к эмиттерам первого и второго транзисторов 20-1 и 20-2 первого дифференциального усилител , коллектор второго транзистора 23-2 четвертого дифференциального усилител  подключен к эмиттерам транзисторов 23-1 и 22-2 третьего дифференциального усилител , коллектор первого транзистора 21-1 второго дифференциального усилител  соединен с коллектором второго транзистора 20-2 первого дифференциального усилител  и через первый коллекторный резистор 24-1 с коллекторами первых транзисторов 20-1 и 22-1 первого и третьего дифференциальных усилителей , который через второй коллекторный резистор 24-2 подключен к коллекторам транзисторов 22-1 и 23-1 соответственно третьего и четвертого дифференциального усилител . Коллекторы перзых транзисторов первого и третьего дифференциальных усилителей через третий коллекторный резистор 24-3 подключены к второй шине ис- точника питани , а коллекторы вторых транзисторов 20-2 и 22-2 первого и третьего дифференциальных усилителей соединены с парафазными выходами 31-1 и 31-2 дешифратора .

Работает устройство по аналогии с 1 со следующими отличи ми. При записи в бис- табильный элемент 1 хранени  дешифратор 6-1 (6-N) записи на фиг. 1 вырабатывает на выходе ток записи, который через транзи- стор 11-1 (либо 12-1) создает перепад записи на резисторе 10-1 (либо 10-3). Перепад записи больше перепада хранени , поэтому бистабильный элемент хранени  либо перезаписывает информацию, либо подтверж- дает ранее записанную информацию. Запись может производитьс  в один элемент пам ти только по одному порту записи в течение одного цикла, по остальным портам записи в течение одного цикла может производитьс  запись в другие элементы хранени .

Дешифратор 5-1 (5-N) записи формирует на выходе 31-1 (либо 31-2) уровень выходного напр жени , определ емый падением напр жени  на резисторе 24-Зна фиг. 2, на втором выходе уровень выходного напр жени  более отрицательный на величину падени  напр жени  на резисторе 24-1 (либо 24-2). Информаци  на парафазных входах 30-1, 30-2 данных на фиг. 2 определ ет, какой из выходов 31-1 либо 31-2 имеет более положительный, а какой - более отрицательный потенциал.

Если дешифратор 5-1 (5-N) не выбран (парафазные адресные входы 29-1, 29-2 наход тс  в следующем состо нии - на входе 29-1 более положительный потенциал, на входе 29-2 - более отрицательный), на обоих выходах 31-1 и 31-2 будет отрицательный уровень напр жений и ток записи идет в другой выбранный элемент хранени . Считывание из  чейки осуществл етс  стандартным путем (см.1).

Использование предлагаемого устрой- ства обеспечивает по сравнению с существующими устройствами повышение быстродействи , понижение потребл емой мощности, повышение помехозащищенно- сти.

Claims (3)

1. Формула изобретени  1. Многопортовое запоминающее устройство , содержащее бистабильный элемент пам ти, однофазные и парафазные координатные управл ющие входы портов записи и однофазные координатные управл ющие входы портов считывани  подключены к выходам соответствующих дешифраторов, одноименные парафазные координатные входы портов считывани  объединены между собой, выходы портов считывани   вл ютс  информационными выходами устройства, бистабильный элемент пам ти выполнен на дифференциальном усилителе, к коллекторам первого и второго транзисторов которого подключены первые выводы соответствующих коллекторных резисторов, эмиттеры транзисторов дл  дифференциального усилител  биста- бильного элемента подключены к первому выводу транзисторного генератора тока, второй вывод которого подключен к первой шине источника питани , отличающ е е- с   тем, что, с целью повышени  быстродействи , снижени  потребл емой мощности и повышени  помехозащищенности, в него введены буферный дифференциальный усилитель на транзисторах, в бистабильный элемент пам ти-два дополнительных транзистора и четыре дополнительных резистора , парафазные координатные входы портов считывани  подключены к соответствующим выходам буферного дифференциального усилител , парафазные входы которого соединены с базами соответствующих транзисторов дифференциального уси- лител  бистабильного элемента пам ти,вторые выводы коллекторных резисторов которого соединены с соответствующими парафазными выходами портов записи, с первыми выводами первого и второго дополнительных резисторов, вторые выводы которых подключены к второй шине источника питани , коллекторы первого и второго дополнительных транзисторов бистабильного элемента хранени  подключены к второй шине источника питани , базы дополнительных транзисторов соединены с коллекторами первого и второго транзисторов дифференциального усилител  бистабильногоэлементахранени  соответственно, эмиттеры дополнительных транзисторов соединены с базами первого и второго транзисторов дифференциального усилител  бистабильного элемента соответственно и с первыми выводами третьего и четвертого дополнительных резисторов, вторые выводы которых подключены к первой шине источника питани .
2. 2.Устройство по п. 1,отличающее- с   тем, что каждый из портов записи выполнен в виде дифференциального усилител  на транзисторах, эмиттеры которых подключены к однофазному координатному уп- равл ющему входу, а базы - к соответствующим парафазным управл ющим входам, коллекторы транзисторов диф- ференциального усилител   вл ютс  парафазными выходами порта записи, каж- дый из портов считывани  выполнен в виде дифференциального усилител  на двух транзисторах, эмиттеры которых подключены к коллектору третьего транзистора, база и эмиттер которого  вл ютс  соответствующи- ми однофазными координатными управл ющими входами порта считывани , базы транзисторов дифференциального усилител   вл ютс  соответствующими парафазными входами порта считывани , а коллекторы - парафазными выходами порта считывани .
3. 3.Устройство по п. 1, о т л и ч а ю щ е е- с   тем, что, с целью повышени  КПД, каждый дешифратор содержит четыре дифференциальных усилител  на двух транзисторах, четыре генератора тока и два эмиттерных повторител , базы первого и второго транзисторов первого дифференциального усилител  и базы второго и первого транзисторов третьего дифференциального усилител   вл ютс  первыми парафазными входами соответственно, базы первых и вторых транзисторов второго и четвертого дифференциальных усилителей подключены соответственно к эмиттерам первого и второго эмиттерных повторителей, базы которых  вл ютс  вторыми парафазными входами, а коллекторы соединены с второй шиной источника питани , первые выводы генераторов тока с первого по четвертый подключены соответственно к эмиттерам первого и второго эмиттерных повторителей , к эмиттерам транзисторов второго и четвертого дифференциальных усилителей, вторые выводы генераторов тока подключены к первой шине источника питани , коллекторы вторых транзисторов второго и четвертого дифференциальных усилителей подключены соответственно к эмиттерам транзисторов первого и третьего дифференциальных усилителей, коллекторы первых транзисторов второго и четвертого дифференциальных усилителей соединены соот- ветственно с коллекторами вторых транзисторов первого и третьего дифференциальных усилителей, с первыми выводами первого и второго коллекторных резисторов и  вл ютс  парафазными выходами дешифратора , вторые выводы первого и второго коллекторных резисторов объединены, соединены с коллекторами первых транзисторов первого и третьего дифференциальных усилителей и с первым выводом третьего коллекторного резистора, второй вывод которого подключен к второй шине источника питани .,

   i

   2U-3